JP3208590B2 - シリアル制御装置 - Google Patents
シリアル制御装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
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Description
に適用して好適なシリアル制御装置に関する。
路用基板を始めとしてミキサ回路用基板、入力回路用基
板などの複数のカード基板をマザーボードに装着し、全
体として効率よく複数のカード基板を実装できるように
している。
板はマザーボード上に搭載された制御用CPUによって
その全体の管理、制御が行なわれ、そのために使用され
る制御信号はシリアル方式である。そのため、図3に示
すようにマザーボード2上のCPU5と複数のカード基
板3(3A,3B,・・・3N)は共通バス6によって
相互が連結され、CPU5からのシリアル制御信号によ
って全てのカード基板3A,3B,・・・3Nを制御し
ている。
一のIC(集積回路)が搭載されることもあるが、通常
は同一機能若しくはそれぞれ異なった機能をもつ複数の
ICが搭載されることが多い。シリアル制御方式では特
定のカード基板を制御する他に、選択されたそのカード
基板に搭載された特定のICが同じシリアル制御信号に
よって制御される。そのためこのようなカード基板は図
4に示すように構成される場合が多い。
載されるICの種類や機能が相違するだけでその基本構
成は同一である。カード基板3Aのみその基本構成を例
示すると、これは図4のようになる。
(Mは任意の整数)がカード基板3A上に搭載され、ま
たこれらを制御するためのシリアルインタフェース12
が搭載されている。シリアルインタフェース12はアド
レスデータADDのシリアル・パラレル変換器14とそ
のアドレスデコーダ15とで構成され、アドレスデコー
ダ15からは特定のICを選択するためにIC11A,
11B,・・・11Mに対するチップセレクト信号CS
1,CS2,・・・CSmが出力される。
1A,11B,・・・11M内に設けられた単一若しく
は複数のレジスタ(図示はしない)に所定のデータを書
き込む書き込みデータWDATAと、これらレジスタか
らの読み出しデータRDATAを制御するための書き込
みおよび読み出し制御信号が生成されてこれがデータ制
御回路13に供給される。
れると、カード基板3Aに取り付けられたコネクタ18
とマザーボード2に取り付けられたコネクタ19とが接
続される。コネクタ19にはそのカード基板特有の接続
パターンが形成されており、本例では5つのコネクタ端
子がその接続パターンにしたがって電源またはアースラ
インに接続される。この装着によって各カード基板番号
(スロットル番号)に対応した識別コード(スロットル
アドレス)SLOTADDが生成される。スロットルアドレスS
LOTADDはアドレスデコーダ15に供給される。
共通バス6(図3)によって結ばれ、17a〜17dは
カード基板3A側の入力端子を示す。マザーボード2側
から図5に示すようにクロック信号CKに同期してアド
レスデータADD(同図A,B)が入力されると、この
シリアルアドレスデータADDがシリアル・パラレル変
換器14に取り込まれてパラレルデータに変換され、こ
れがアドレスデコーダ15に供給される。
ADDの先頭5ビットのスロットルアドレスADSと、
カード基板3A側のスロットルアドレスSLOTADDとの比
較が行なわれ、両者が一致しときには当該カード基板3
Aが指定されたものとして、スロットルアドレスADS
に続くアドレスデータADDの解析が行なわれる。
アドレスデータADDの末端に割り当てられたパリティ
符号Pに基づいて入力アドレスデータADDのデータ誤
りが検出され、誤りが検出されないとき若しくは誤り訂
正処理が終了した段階で、ICアドレスデータICAD
で指定されたICがアクセスされる。ICのアクセスは
チップセレクト信号CSi(i=1〜m)によって行な
われる。チップセレクト信号CSiは全てアドレスデコ
ーダ15内で生成されることから、ICの搭載個数に応
じたm本のチップセレクト信号ラインが設けられる。
に設けられた単一若しくは複数のレジスタ(図示はしな
い)に対するデータの書き込みが行なわれる。レジスタ
アドレスREGADで指定された領域に所定のデータが
書き込まれる。データの読み出しも同じようにレジスタ
あるいはICが指定され、指定されたレジスタの内容か
若しくはICの内容が読み出されて出力される。
にカード基板を構成した場合には、アドレスデコーダ1
5でカード基板に搭載されたICを選択指定しているの
で、カード基板に搭載されるICの個数に比例してアド
レスデコーダ15からのチップセレクト信号用ラインが
増えてしまう。その結果、搭載されるICの個数が多い
ときにはカード基板の規模が大きくなってしまう。
を解決したものであって、搭載されるICの個数が増え
てもカード基板の規模が増大しないようにしたシリアル
制御装置を提案するものである。
め、この発明においては、複数のICが搭載された複数
のカード基板と、それぞれのカード基板に搭載された複
数のICをコントロールするCPUとを有し、上記カー
ド基板にはカード自体を識別するための基板一致検出手
段が設けられると共に、上記複数のICのそれぞれを識
別するIC一致検出手段がそれぞれのIC内に組み込ま
れ、上記CPUからは基板指定用の識別信号とIC指定
用の識別信号とを含むシリアル識別信号が送出され、こ
のシリアル識別信号と上記各一致検出手段とによって特
定のカード基板内の特定のICが選択されるようになさ
れたことを特徴とするものである。
OTADとが一致すると、アドレスデコーダ15からは全て
のIC11A〜11Mに対してチップセレクト信号CS
が送られる。スロットルアドレスADSに続くICアド
レスICADは各IC11A〜11Mに対して共通に供
給され、IC内部でICアドレスの一致、不一致が検出
される。
ドレスICADDi(i=1〜m)が与えられているので、
入力したICアドレスICADとの照合がそれぞれのI
C11A〜11M内で行なわれ、一致したICのみ能動
状態となり次の処理が実行される。このように、ICア
ドレスに関してはIC内部に用意された専用のICアド
レスICADDとの照合が行なわれるから、アドレスデコー
ダ15から出力されるチップセレクト信号CSのライン
は1本でよく、チップセレクト信号CS用のラインはカ
ード基板3A〜3Mのそれぞれに搭載されるICの個数
には依存しない。
一例を多数のカード基板を用いた編集装置などの電子機
器に適用した場合につき、図面を参照して詳細に説明す
る。
PU5が搭載されたマザーボード2に複数のカード基板
3A〜3Mが着脱自在に取り付けられ、カード基板3A
〜3Mのそれぞれには複数のICが搭載されている。そ
して、シリアル伝送されるアドレスデータADDによっ
てカード基板、IC、IC内のレジスタの順で、順次選
択指定される。
れに設けられたシリアルインタフェース12によって基
板アドレスを照合することによって特定のカード基板が
選択される。選択されたカード基板にあって、その内部
に搭載された複数のICのうちの特定のICの選択はそ
のICに入力するICアドレスを照合することによって
行われる。
ス12はカード基板を識別するための基板一致検出手段
として機能し、シリアルインタフェース20A,・・・
はICを識別するためのIC一致検出手段として機能す
る。
同一であるので、カード基板3Aを例示して説明する。
図1はこのカード基板3Aの具体的な構成を示す。その
基本構成は図4の従来構成と同様であるが、アドレスデ
コーダ15からは単一のチップセレクト信号CSが出力
され、カード基板3Aに搭載された複数のIC11A〜
11Mに共通に供給される。
専用のアドレスICADDi(i=1〜m)が与えられ
ている。専用のICアドレスICADDiはカード基板
に与えるアドレスSLOTADDと同じように、専用端子21
Aに特定のアドレス指定パターンの情報が入力するよう
になされている。
インタフェース(SIF)20Aが設けられ、ここで自
己が指定されたかどうかの判断が行われる。シリアルイ
ンタフェース20Aはカード基板3A用のシリアルイン
タフェース12とほぼ同じように構成されている。図2
を参照してその詳細を説明する。
フィルタとして構成されたカード基板3Aに適用した場
合であって、トランスバーサルフィルタはその本体22
と係数設定回路23とで構成され、トランスバーサルフ
ィルタ本体22は周知のように複数の単位遅延素子と、
それぞれの遅延出力を係数kと乗算する複数の乗算器
と、それらの乗算出力を加算する加算器とで構成され
る。単位遅延素子、乗算器、加算器は何れも図示してい
ない。
数設定用のレジスタ24A〜24N(Nは整数)が設け
られ、それぞれのレジスタ24A〜24Nにプリセット
された係数kが乗算器に供給される。トランスバーサル
フィルタのフィルタ特性は単位遅延素子の個数や乗算係
数kの値などによって任意に設定できる。その使用目的
に応じてレジスタ24A〜24Nに対するプリセット値
が設定される。このプリセット値の設定がシリアルイン
タフェース20Aを介して行われる。
うにアドレスの比較器31を有し、そのIC特有なアド
レスICADD1が端子21Aを介して供給される。端
子17aに入力したIC指定用のアドレス(ICアドレ
ス)ICADはシリアル・パラレル変換器32でパラレ
ルデータに変換されたのちアドレス比較器31に供給さ
れて両者の比較が行われる。
と入力アドレスICADが一致したときには自己のIC
11Aが指定されたものとして、レジスタアドレス用デ
コーダ33がイネーブル状態となり、ICアドレスIC
ADに続くレジスタアドレスREGADが同じくパラレ
ル変換されてレジスタ用デコーダ33に入力する。不一
致のときにはデコーダ33はイネーブル状態には至らな
いので、その場合にはデコード処理はなされない。
タアドレスによって係数設定回路23に設けられた係数
設定用レジスタ24A〜24Nの指定が行われ、対応す
るレジスタのみイネーブルとなる。
シリアル・パラレル変換器34がイネーブル状態とな
り、端子17cを介して供給された書き込みデータWD
ATAがパラレルデータに変換されて複数のレジスタ2
4A〜24Nに共通に供給される。
であるので、複数のレジスタ24A〜24Nのうちの特
定のレジスタがデコーダ33より指定され、変換器34
からクロック信号CKに同期して出力された書き込みデ
ータWDATAによってレジスタのデータが書き換えら
れる。複数のレジスタに対してデータの更新を行うとき
には、この図5の処理が繰り返される。
ているときには、その可変遅延量がレジスタによって設
定される。そのため、この場合にはトランスバーサルフ
ィルタ本体22が可変遅延素子本体となり、係数設定回
路23が単一のレジスタ(可変遅延量設定用レジスタ)
で構成されることになる。
制御回路では、カード基板にはカード自体を識別するた
めの基板一致検出手段が設けられると共に、複数のIC
のそれぞれを識別するIC一致検出手段がそれぞれのI
C内に組み込まれ、CPUから送出されたシリアル識別
信号と各一致検出手段とによって特定のカード基板内の
特定のICが選択されるようになされたことを特徴とす
るものである。
C内部に用意された専用のICアドレスとの照合が行な
われるから、カード基板用に設けられたアドレスデコー
ダから出力されるチップセレクト信号のラインは1本で
よい。つまり、チップセレクト信号用のラインはカード
基板のそれぞれに搭載されるICの個数には全く依存し
ないので、それだけカード基板の回路規模を縮小できる
特徴を有する。
カード基板の接続図である。
Claims (1)
- 【請求項1】 複数のICが搭載された複数のカード基
板と、それぞれのカード基板に搭載された複数のICを
コントロールするCPUとを有し、 上記カード基板にはカード自体を識別するための基板一
致検出手段が設けられると共に、上記複数のICのそれ
ぞれを識別するIC一致検出手段がそれぞれのIC内に
組み込まれ、 上記CPUからは基板指定用の識別信号とIC指定用の
識別信号とを含むシリアル識別信号が送出され、このシ
リアル識別信号と上記各一致検出手段とによって特定の
カード基板内の特定のICが選択されるようになされた
ことを特徴とするシリアル制御装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04364992A JP3208590B2 (ja) | 1992-02-28 | 1992-02-28 | シリアル制御装置 |
GB9303724A GB2264576B (en) | 1992-02-28 | 1993-02-24 | Serial control apparatus |
US08/021,676 US5568647A (en) | 1992-02-28 | 1993-02-24 | Serial control apparatus with a single chip select signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04364992A JP3208590B2 (ja) | 1992-02-28 | 1992-02-28 | シリアル制御装置 |
Publications (2)
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JPH05284390A JPH05284390A (ja) | 1993-10-29 |
JP3208590B2 true JP3208590B2 (ja) | 2001-09-17 |
Family
ID=12669717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04364992A Expired - Lifetime JP3208590B2 (ja) | 1992-02-28 | 1992-02-28 | シリアル制御装置 |
Country Status (3)
Country | Link |
---|---|
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JP (1) | JP3208590B2 (ja) |
GB (1) | GB2264576B (ja) |
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1992
- 1992-02-28 JP JP04364992A patent/JP3208590B2/ja not_active Expired - Lifetime
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1993
- 1993-02-24 US US08/021,676 patent/US5568647A/en not_active Expired - Lifetime
- 1993-02-24 GB GB9303724A patent/GB2264576B/en not_active Expired - Fee Related
Also Published As
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