JPS62243058A - マルチプロセツサシステムの割込制御方法 - Google Patents

マルチプロセツサシステムの割込制御方法

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JPS62243058A
JPS62243058A JP61086921A JP8692186A JPS62243058A JP S62243058 A JPS62243058 A JP S62243058A JP 61086921 A JP61086921 A JP 61086921A JP 8692186 A JP8692186 A JP 8692186A JP S62243058 A JPS62243058 A JP S62243058A
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JP
Japan
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bus
interrupt
address
bit
processor
Prior art date
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Application number
JP61086921A
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English (en)
Inventor
Mikio Yonekura
米倉　幹夫
Jiro Kinoshita
木下　次郎
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Fanuc Corp
Original Assignee
Fanuc Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムの割込制御方法に関
し、特に、特別の割込制御用のラインを使用しないで割
込を各プロセッサに認識させるようにしたマルチプロセ
ッサシステムの割込制御方法に関する。
〔従来の技術〕
プロセッサを用いたシステムの高度、複雑化に伴い、１
つのシステムで複数のプロセッサを用いるマルチプロセ
ッサシステムが使用されている。
このマルチプロセッサシステムにおいては各プロセッサ
がバスで接続されており、そのために外部から割込をか
けるためには、個々のプロセッサ毎に割込のための専用
ラインが必要であった。
〔発明が解決しようとする問題点〕
しかし、これらの専用ラインはＣＰＵの数が増加すると
必然的に増加し、ハードウェアの増加をもたらし、特に
、システムの融通性を低下させる本発明の目的は上記問
題点を解決し、専用ラインを使用せずに融通性に冨むマ
ルチプロセッサシステムの割込制御方法を提供すること
にある。
〔問題点を解決するための手段〕
本発明では上記の問題点を解決するために、１系統のバ
ス上に複数のプロセッサと割込を発生させるインターフ
ェイス回路を接続したマルチプロセッサシステムの割込
制御方法において、特定のアドレス空間を割込みアドレ
スとし、各プロセッサは該アドレス空間に対応したマス
クビットを選択し、該マスクビットを該プロセッサのレ
ジスタに記憶し、インターフェイス回路内のバスサイク
ル発生回路は割込信号でバスを専有し、自己の割込原因
を示し、かつ前記アドレス空間に対応したビットをアド
レスバスに書込み、前記プロセッサは前記アドレス空間
に対応する該アドレスのビットと前記レジスタのマスク
ビットから割込を認識するようにしたマルチプロセッサ
システムの割込制御方法が、 提供される。
〔作用〕
インターフェイス内のバスサイクル回路は割込が発生す
ると、割込原因に対応するアドレスビットに、データを
書込み、このアドレス空間は割込アドレスとして規定さ
れているので、プロセッサは割込を認識し、このアドレ
スとプロセッサ内のレジスタに記憶されているマスクビ
ットを比較し、自分への割込であることを認識する。
従って、割込のための特別のハードウェア上の制御ライ
ンは必要としない。
〔実施例〕
以下本発明の一実施例を図面に基ずいて説明する。
第１図は本発明の一実施例のブロック構成図を示す図で
ある。図において、１０は外部からの割込信号を受ける
インターフェイス回路であり、それぞれの割込信号ＩＳ
Ｉ、ＩＳ２．１３３に対応した制御回路１１．１２．１
３を有する。
２０はプロセッサボードであり、その内部にＣＰＵｌ−
２１、選択回路（ＳＣ）２２、デコーダ回路２３、マス
クビットレジスタ２４を有する。
デコーダ回路２３はアドレスバス入力をデコードし、マ
スクピットレジスタ２４の内容と比較し、プロセッサ２
０に対して割込があるかどうかを認識する。
３０．４０もプロセッサボード２０と同一構成であり、
同一内容のＣＰＵ２、ＣＰＵ３、選択回路、デコーダ回
路、マスクピットレジスタ３４．４４を有する。
インターフェイス回路１０と各プロセッサ２０．３０．
４０は相互にアドレスバス、データバス、ＲＥＡＤ、Ｗ
ＲＩＴＥなどのコマンドから成るバス４によって結合さ
れている。
次に動作について述べる。全アドレス空間のうちＡｄｄ
ｒｌ、Ａｄｄｒ２．Ａｄｄｒ３は割込用に割当られてい
る。今、外部から割込信号ＩＳ２が割込制御回路（ＩＣ
２）１２に入ると割込制御回路１２はバスを専有し、ア
ドレスバスに予め割込信号ＩＳ２に対応したビットデー
タ、Ａｄｄｒ２を書込み、同時にデータバスのＤθビッ
トに１を書込む。プロセッサボード２０ではアドレスバ
スを読込み、デコードして、このビットデータとマスク
ピットレジスタ２４の内容と比較し、又、データバスの
ＤＯビットが“１”であることを確認して、プロセッサ
２０に対する割込信号であることを認識して、ＣＰＵＩ
　　（２１）が割込プログラムの実行を開始する。勿論
、ここでマスクピットレジスタ２４の内容は３つのアド
レスＡｄｄｒ１、Ａｄｄｒ２．Ａｄｄｒ３に対応して。
０、　　　　１．　　　　０ となっている。
さらに、マスクビットレジスタの内容はどの割込信号が
どのプロセッサに対するものであるかを決めるものであ
るので、プログラムの中で変更することができる。図１
においては割込信号ＩＳＬがプロセッサ３０に、割込信
号ＩＳ２がプロセッサ２０に、割込信号ＩＳ３がプロセ
ッサ４０に対して割込むように、それぞれマスクビット
レジスタ２４．３４．４４の内容が記しである。
次に、割込制御回路１１の詳細について述べる。第２図
に割込制御回路（ＩＣＩ）１１の詳細なブロック構成図
を示す。図において１は割込信号の立下りを検出する立
下り検出回路である。２は割込にだいし、バスを制御す
るためのバスサイクル発生回路であり、立下り検出回路
１からの検出信号６でバス４の使用権を要求する。要求
が認められると端子ｅの信号ＡＣ（Ａｋｎｏｗｌｄｇｅ
）がアクティブになり、そこでバスサイクル発生回路は
ハス４を専有する。ハスがバスサイクル発生回路２に専
有されると、バスサイクル発生回路２はアドレスバスに
予め割込信号に対応して定められたアドレスを出力する
。この例では割込信号ＩＳＩについては２４ビツトのア
ドレスＡｄｄｒ１を出力する。又、同時に端子Ｃからバ
スドライバ３にたいし信号を出し、バスドライバ３はデ
ータバスのＤｏビットに“０”を書込む。ここで割込信
号は実信号で表しであるので＊■Ｓ１と表現し、割込が
あったとき“０”になる。従って、データバスのＤｏに
たいしても“０”が書込まれるのである。
以上アドレスを２４ビツトとして説明したが、勿論任意
のアドレス空間にたいして適用できることは勿論である
。又、データビットはＤＯビットを用いたが、どのビッ
トを当てるかは任意に決めることができる。さらに、ア
ドレスとデータビットを組み合わせることにより、割込
信号を多数に拡張することも可能である。
〔発明の効果〕
以上説明したように、本発明では割込のために特別のハ
ードウェアのラインを用いず、パスラインによって、ア
ドレス空間を割込用に割当て行うので、特別のハードウ
ェアを必要とせず、又、アドレスとデータバスの組合せ
によって割込信号を任意に増加させることができる。
又、割込マスクビットレジスタをプログラムで書き替え
ることにより、割込の割当プロセッサをプログラムで任
意に変更することもできる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック構成図であり、 第２図は割込制御回路の詳細なブロック構成図である。 ２−−−−−−−バスサイクル発生回路４・・・・−・
・アドレスバス ５−−−−−−データバス １０−・−インターフェイス回路 １１．１２．１３・−・−・割込制御回路２０．３０．
４０−１−・−プロセッサ２１−・−・−ＣＰＵ

Claims (2)

    【特許請求の範囲】
  1. （１）１系統のバス上に複数のプロセッサと割込を発生
    させるインターフェイス回路を接続したマルチプロセッ
    サシステムの割込制御方法において特定のアドレス空間
    を割込みアドレスとし、各プロセッサは該アドレス空間
    に対応したマスクビットを選択し、 該マスクビットを該プロセッサのレジスタに記憶し、 インターフェイス回路内のバスサイクル発生回路は割込
    信号でバスを専有し、 自己の割込原因を示し、かつ前記アドレス空間に対応し
    たビットをアドレスバスに書込み、前記プロセッサは前
    記アドレス空間に対応する該アドレスのビットと前記レ
    ジスタのマスクビットから割込を認識するようにしたマ
    ルチプロセッサシステムの割込制御方法。
  2. （２）割込信号の立下りでバスを専有するようにした特
    許請求の範囲第１項記載のマルチプロセッサシステムの
    割込制御方法。
JP61086921A 1986-04-15 1986-04-15 マルチプロセツサシステムの割込制御方法 Pending JPS62243058A (ja)

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DE8787902716T DE3784210T2 (de) 1986-04-15 1987-04-10 Unterbrechungssteuerungsverfahren in einem mehrprozessorsystem.
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