JPH09190338A - 論理演算装置での数学的オーバフロー・フラグ発生遅延の除去 - Google Patents

Abstract

(57)【要約】 【課題】 ＡＬＵのクリチカル・パスから、数学的オー
バフロー・フラッグの計算の際に生じる遅延を、除去す
る。 【解決手段】 ＡＬＵは、ｇがガード・ビットに数であ
り、ｎが符号ビットを含む一つのオペランドのビット数
である場合に、ｇ＋ｎビットを持つオペランドに対して
演算を行うとき、ｎ−ｉ最低位ビットの演算が（ｎ−
ｉ）ビット加算器によって行われるように構成されてい
る。（ｇ＋ｉ）最上位ビットに対して演算を行うため
に、二台の（ｇ＋ｉ）ビット加算器が設置されている。
二台の（ｇ＋ｉ）ビット加算器の内の一方は、論理１の
キャリーインを持ち、二台の（ｇ＋ｉ）ビット加算器の
他方は、論理０のキャリーインを持つ。二台の（ｇ＋
ｉ）加算器は相互に並列に、また（ｎ−ｉ）ビット加算
器と並列に動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して、マイクロ
プロセッサの論理演算装置に関し、特にマイクロプロセ
ッサの論理演算装置（ＡＬＵ）での数学的オーバフロー
・フラグの発生の遅延の除去に関する。

【０００２】

【従来の技術】ディジタル信号プロセッサのような、マ
イクロプロセッサの論理演算装置は、データに関する数
学的演算および論理演算が行われるマイクロプロセッサ
の論理回路の一部である。多くの場合、上記演算は少な
くとも一つのオペランドを含む。ＡＬＵは二組の出力ビ
ットを作る。一組の出力ビットは、一つのオペランドま
たは複数のオペランドに対して行われた演算の結果を表
し、通常アキュミュレータに保持される。状況ビットと
呼ばれる、もう一組の出力ビットは、種々のフラッグを
設定またはクリアするために、状況レジスタに送られ
る。

【０００３】加算および減算のような、二つのオペラン
ドを含む固定小数点演算の場合には、ＡＬＵ演算の結果
がＡＬＵの容量を超える恐れがある。ＡＬＵの容量を超
えることをオーバフローまたはオーバフロー条件と呼
ぶ。それ故、各ＡＬＵ演算は、オーバフローが起こるか
どうかの評価と関連する。オーバフローが起こる場合に
は、演算結果は信頼できないし、ユーザにオーバフロー
が起こったことを知らせるフラッグが設定される。

【０００４】通常のＡＬＵは、ｇ＋ｎビット・オペラン
ドの加算を行う加算器を持つが、この場合、最上位のｇ
ビットはガード・ビットであり、ｎは最上位にある符号
ビットを含む各オペランドのビット数である。ＡＬＵ
は、二つまたはそれ以上のオペランドのｇ＋ｎビットに
対して演算を行う。ＡＬＵからのｇ＋ｎビット出力の
内、ＡＬＵ演算結果のガード・ビットおよび符号ビット
を含む最上位のｇ＋ｌビットは、オーバフローがおこっ
たかどうかを判断するために、数学的オーバフロー検出
装置に送られる。ｇ＋ｌビットがすべて０または１であ
る場合には、オーバフローは起こらない。しかし、ｇ＋
ｌビットがすべて０またはすべて１でない場合には、数
学的オーバフローが起こり、論理ハイのようにオーバフ
ロー・フラッグがセットされる。

【０００５】それ故、各オペランドのすべてのｇ＋ｌビ
ットに対してＡＬＵが演算を行う数学的オーバフロー・
フラッグを計算する技術は、オーバフローが起こったか
どうかを確認するために、数学的オーバフロー検出装置
の結果の最上位のｇ＋ｌビットを評価する。最上位のｇ
＋ｌビットの上記評価は、オペランドに対するＡＬＵの
演算の結果を得た後で開始し、終了するので、ＡＬＵ演
算の結果を計算中に直ちに利用することはできない。数
学的オーバフロー・フラッグの計算中に起こる遅延は、
ＡＬＵのクリチカル・パスと呼ばれる。

【０００６】

【課題を解決するための手段】本発明の例示としての実
施例の場合には、ＡＬＵは、ＡＬＵのクリチカル・パス
から数学的オーバフロー・フラッグの計算の際に生じる
遅延を、除去するために設置されている。ｇがガード・
ビットに数であり、ｎが符号ビットを含む一つのオペラ
ンドのビット数である場合に、ｇ＋ｎビットを持つオペ
ランドに対して演算を行っているとき、ｉが１とｎとの
間の整数である場合に、ｎ−ｉ最低位ビットを（ｎ−
ｉ）ビット加算器によって、演算するようにとの命令が
ＡＬＵに与えられる。残りの（ｇ＋ｉ）最高位の桁、す
なわち、最上位ビットに対して演算を行うために、ニ台
の（ｇ＋ｉ）ビット加算器が設置されている。

【０００７】二台の（ｇ＋ｉ）ビット加算器の内の一方
は、論理１のキャリーインを持ち、他方の二台の（ｇ＋
ｉ）ビット加算機は、論理０のキャリーインを持つ。二
台の（ｇ＋ｉ）加算器は相互に並列に、また（ｎ−ｉ）
ビット加算器と並列に動作する。二台の（ｇ＋ｉ）ビッ
ト加算器それぞれからの合計出力ビットは処理され、二
つの可能性のある数学的オーバフロー・フラッグを提供
するが、その内の一つは二台の各（ｇ＋ｉ）ビット加算
器の合計出力ビットに基づくものである。（ｎ−ｉ）加
算器での加算が終了すると、（ｎ−ｉ）ビット加算器か
らのキャリーアウト・ビットが、二つの可能性のある数
学的オーバフロー・フラッグの内の一方を、ＡＬＵで終
了した演算に対する数学的オーバフロー・フラッグとし
て選択するために使用される。ｉの最適値は、すべての
回路が均衡のとれた遅延を持つような数値である。ｉを
最適値にするために、二つの可能性のあるオーバフロー
・フラッグと、選択装置制御信号がほぼ同じ遅延を持
ち、二つの可能性のあるオーバフロー・フラッグの一方
をほぼ同時に選択するように、選択装置に到着するよう
にする。

【０００８】

【発明の実施の形態】図面を参照しながら、例示として
の本発明を説明する。図１は、本発明の例示としての実
施例のＡＬＵ１０の一部の略図である。ＡＬＵ１０は、
マイクロプロセッサまたはディジタル信号プロセッサの
ような集積回路の一部である。レジスタ１２および１４
は、例示としてのもので、それぞれがオペランド１６お
よび１８の二進法表現を記憶することができる。オペラ
ンドをレジスタから供給する必要がないことを理解され
たい。ＡＬＵ１０は、オペランド１６および１８に対し
て、加算のような演算を行う。オペランド１６およびお
１８は、それぞれ最上位の符号ビットと、ｇガード・ビ
ットを含むｎ個のビットを持つ。周知の方法により、各
オペランドを表すビットの一部が加算器に供給される。
二つのオペランドのビットは、以下に説明するように、
加算器２０、２２および２４で加算される。

【０００９】ｎビットは、符号ビットを含めて、数値を
表す。数値を表す各オペランドのｎ−ｉ最下位ビット
（この場合、上記のように、ｉは１とｎとの間の整数）
は、周知の技術により（ｎ−ｉ）ビット加算器２４に送
られる。（ｎ−ｉ）ビット加算器２４は、もしある場合
には、キャリーイン・ビット２６と一緒に、（ｎ−ｉ）
ビットを受け取り、第一および第二のオペランド１６お
よび１８の（ｎ−ｉ）ビットとキャリーイン・ビット２
６とを加算する。加算器２４は、２８のところに表示さ
れた合計の（ｎ−ｉ）ビットと、３０のところに表示さ
れたキャリーイン・ビットを作る。

【００１０】各オペランド１６および１８の、ｇガード
・ビット、一つの符号ビットおよび（ｉ−ｌ）残りの最
上位ビット、すなわち、各オペランドの（ｇ＋ｉ）ビッ
トの合計は、周知の技術で、第一および第二の（ｇ＋
ｉ）ビット加算器２０および２２に送られる。加算器２
０のキャリーイン・ビット３２は、アースのような論理
ローと結合される。加算器２０は、各オペランドの（ｇ
＋ｉ）ビットを受け取り、オペランドのビットを、キャ
リーイン・ビット３２に加算し、（ｇ＋ｉ）ビットの合
計３４を作る。

【００１１】加算器２２のキャリーイン・ビット３６
は、電源のような論理ハイに結合される。加算器２２
は、各オペランドの（ｇ＋ｉ）ビットを受け取り、オペ
ランドのビットを、キャリーイン・ビット３６に加算
し、（ｇ＋ｉ）ビットの合計３８を作る。キャリーアウ
ト・ビット（図示せず）は使用しても、使用しなくても
よい。

【００１２】加算器２０が作った（ｇ＋ｉ）合計ビット
３４は、多重入力マルチプレクサ４２へ第一の入力とし
て供給される。（ｇ＋ｉ）合計ビット３４の最上位（ｇ
＋ｉ）ビットは、検出装置回路４０に供給される。加算
器２２が作った（ｇ＋ｉ）合計ビット３８は、多重入力
マルチプレクサ４２へ第二の入力として供給される。
（ｇ＋ｉ）合計ビット３８の最上位（ｇ＋ｉ）ビット
は、検出装置回路４４に供給される。

【００１３】検出装置回路４０および４４は、検出装置
回路への（ｇ＋ｉ）ビット入力が、すべて論理１、また
は論理０、または論理１と論理０との組み合わせである
かどうかを検出する。一つの可能な技術は、ビットがす
べて１であるかどうかを検出するために、（ｇ＋ｉ）ビ
ットを一連のカスケード式ＡＮＤゲートに入力として供
給し、また（ｇ＋ｉ）ビットは、ビットがすべて０かど
うかを検出するために、一連のカスケード式ＯＲゲート
に入力として供給される。図１に示すように、二つの
（ｇ＋ｉ）ビットが入力として、第一のＡＮＤゲート４
６ａに供給される。ＡＮＤゲート４６ａの出力およびも
う一つの（ｇ＋ｉ）ビットは、入力としてＡＮＤゲート
４６ｂに送られる。合計出力３４のすべての（ｇ＋ｉ）
ビットを処理するために、ＡＮＤゲート全体にわたって
上記方法が行われる。一連のＡＮＤゲートの最後のＡＮ
Ｄゲート４６ｃの出力ＡＯは、論理１である場合には、
すべての（ｇ＋ｉ）ビットが論理１であることを示す。

【００１４】同様に、二つの（ｇ＋ｉ）ビットが、第一
のＯＲゲート４８ａに供給される。ＯＲゲート４８ａの
出力およびもう一つの（ｇ＋ｉ）ビットは、入力として
ＯＲゲート４８ｂに送られる。ｇＯＲゲート全体にわた
って上記方法が行われる。最後のＯＲゲートの出力は反
転される。この反転は、インバータ等により、または図
１に示すように、一連のＯＲゲートの最後のＯＲゲート
を、ＮＯＲゲート５０で置き換えることによって行うこ
とができる。ＮＯＲゲート５０の出力ＡＺが論理１であ
る場合には、すべての（ｇ＋ｉ）ビットは論理０である
ことを示す。ＡＮＤゲート４６ｃおよびＮＯＲゲート５
０の出力は、ＮＯＲゲート５２で組み合わされる。検出
装置回路４４の動作は、検出装置回路４０の動作と同じ
であり、ＮＯＲゲート５４で組み合わされた出力を供給
する。

【００１５】ＮＯＲゲート５２および５４からの出力５
６おおよび５８は、それぞれ第一および第二の入力とし
てマルチプレクサ６０に供給される。出力５６および５
８は第一および第二の可能性のある数学的オーバフロー
・フラッグである。

【００１６】加算器２４からのキャリーアウト・ビット
３０は、両方のマルチプレクサ４２および６０の制御入
力となる。マルチプレクサ４２および６０に制御入力が
送られると、各マルチプレクサはその入力の内の一つを
その出力として選択する。

【００１７】動作中、オペランド１６および１８は、そ
れぞれＡＬＵ１０のレジスタ１２お１４に書き込まれ
る。各オペランドの（ｎ−ｉ）ビットは、加算器２４に
送られ、もし存在する場合には、キャリーイン２６に加
算される。加算器２４は、（ｎ−ｉ）合計ビット出力２
８およびキャリーアウト・ビット３０を作る。

【００１８】各オペランド１６および１８の残りの（ｇ
＋ｉ）ビットは、加算器２０および２２に送られる。キ
ャリーアウト３０は二つの可能な状態を持っているの
で、加算器２０および２２一方には論理ハイであるキャ
リーインが送られ、一方加算器２０および２２の他方に
は論理ローであるキャリーインが送られる。加算器２０
および２２は同時に作動し、また加算器２４とも同時に
作動し、合計出力３４および３８を作る。合計出力３４
および３８は、評価のために、マルチプレクサ４２およ
び検出装置回路４０および４４に送られる。検出装置回
路４０および４４は、合計出力ビットがすべて１か、す
べて０か、または１と０との組み合わせがあるのかを判
断するために、合計出力３４および３８のビットを評価
する。出力５６は、論理ローであるキャリーイン・ビッ
トを持つ、加算器２０の合計出力３４の（ｇ＋ｉ）最上
位ビットに基づく、第一の可能性のあるオーバフロー・
フラッグである。出力５８は、論理ハイであるキャリー
イン・ビットを持つ、加算器２２の合計出力３８の（ｇ
＋ｉ）最上位ビットに基づく、第二の可能性のあるオー
バフロー・フラッグである。

【００１９】加算器２０および２２の合計出力は同時に
計算され、また合計出力２８の計算と同時に計算され、
ほぼ同時にマルチプレクサ６０に到着する信号５６、５
８および３０の遅延の釣合をとる働きをする。加算器２
４からのキャリーアウト・ビットを使用できる場合に
は、正しい（ｇ＋ｉ）ビットを求めて加算器２０および
２２の合計出力の間で選択が行われ、ＡＬＵ１０の数学
的オーバフロー・フラッグを求めて二つの可能性のある
数学的オーバフロー・フラッグ５６および５８との間で
選択が行われる。

【００２０】加算器２４のキャリーアウト・ビット３０
が、論理ハイのような、第一の状態である場合には、マ
ルチプレクサ４２は、加算器２２からの（ｇ＋ｉ）合計
ビット出力を、その出力６４として選択する。マルチプ
レクサ６０は、第二の可能性のある数学的オーバフロー
・フラッグ５８を、その出力６２として選択する。それ
ぞれのマルチプレクサによって選択された出力６２およ
び６４は、その内部におけるキャリーイン・ビットの論
理状態が、キャリーアウト・ビット３０の論理状態と同
じである加算器によって供給される。

【００２１】加算器２４のキャリーアウトビット３０
が、論理ローのような、第二の状態である場合には、マ
ルチプレクサ４２は、加算器２０からの（ｇ＋ｉ）合計
ビット出力を、その出力６４として選択し、マルチプレ
クサ６０は、加算器２０が作った合計ビットに基づいて
生成した、可能性のある数学的オーバフロー・フラッグ
５６を、その出力６２として選択する。それぞれのマル
チプレクサによって選択された出力６２および６４は、
その内部におけるキャリーイン・ビットの論理状態が、
キャリーアウト・ビット３０の論理状態と同じである加
算器によって供給される。しかし、本発明はそれに限定
されるものではない。

【００２２】ガード・ビットの数は、通常ｎより小さ
い。ガード・ビットの数が増大してｎに近づくと、この
方法の利点は低下する。しかし、この技術はキャリーイ
ン・ビットと一緒に、（ｇ＋ｉ）ビットの合計をシーケ
ンシャルに計算する方法および、結果として得られた合
計の数学的オーバフロー・フラッグをシーケンシャルに
確認する方法より速度は遅くない。

【００２３】図２は、本発明の例示としての他の実施例
である。この他の例示としての実施例のＡＬＵ１０’に
おいては、各オペランドは三つのグループのビットに分
割されている。オペランド１６および１８の（ｎ−ｉ）
最下位ビットは、依然として加算器２４に供給される。
加算器２４は、オペランドを、もしある場合には、キャ
リーイン・ビット２６と加算する。加算器２４は、（ｎ
−ｉ）ビットを出力２８およびキャリーアウト・ビット
３０として供給する。

【００２４】各オペランドの（ｇ＋ｉ）最上位ビット
は、二つまたはそれ以上のグループに分割または区分さ
れる。図２に示す他の例示としての実施例の場合には、
各オペランドの（ｇ＋ｉ）ビットは、二つのグループ、
すなわち、ｊビットの第一のグループおよびｋビットの
第二のグループに分割される。この場合、ｊ＋ｋ＝ｇ＋
ｉである。（ｇ＋１−ｊ）が負になるのを防止するため
には、ｊ＜ｇ＋ｌが満足されなければならない。ｊおよ
びｋの数値は、全部の回路の遅延が釣り合うように選ば
れる。図示の実施例の場合には、ｊは（ｇ＋ｉ）ビット
の最上位ビットを表し、ｋは（ｇ＋ｉ）ビットの最下位
の桁、すなわち、最下位ビットを表す。しかし、本発明
はそれに限定されるものではない。四つの加算器１２
０、１２２、１２４および１２６は、階層的キャリー選
択加算器を構成するのに使用される。加算器１２２およ
び１２６はそれぞれ、論理ハイと結合しているキャリー
イン１３０および１３４を持つ。加算器１２０および１
２４はそれぞれ、論理ローと結合しているキャリーイン
１２８および１３２を持つ。各オペランド１６および１
８のｊ個のビットからなるガード・ビットの第一のグル
ープは、加算器１２０および１２２に送られる。加算器
１２０および１２２からの各出力１３６および１３８と
して、ｊ合計ビットを作るために、ｊビットはそれぞれ
のキャリーイン・ビットと加算される。各オペランド１
６および１８のｋ個のビットからなるガード・ビットの
第二のグループは、加算器１２４および１２６に送られ
る。加算器１２４および１２６からの各出力１４０およ
び１４２として、ｋ合計ビットを作るために、ｋビット
はそれぞれのキャリーイン・ビットと加算される。

【００２５】出力１３６のｊ合計ビットは、検出装置回
路１４８に送られ、また多重入力への第一の入力とし
て、多重ビット・マルチプレクサ１５６および１５８に
送られる。出力１３８のｊ合計ビットは、検出装置回路
１５０に送られ、また第二の入力として、マルチプレク
サ１５６および１５８に送られる。出力１４０のｋ合計
ビットは、マルチプレクサ１６０へ第一の入力として送
られ、出力１４０の（ｇ＋ｌ−ｊ）最上位ビットは検出
装置回路１５２に送られる。出力１４２のｋ合計ビット
は、マルチプレクサ１６０へ第二の入力として送られ、
出力１４２の（ｇ＋ｌ−ｊ）最上位ビットは検出装置回
路１５４に送られる。マルチプレクサ１５６は、加算器
１２４のキャリーアウト・ビット１４４によって制御さ
れる。加算器１２６のキャリーアウト・ビット１４６
は、制御入力をマルチプレクサ１５８０に供給する。

【００２６】検出装置回路１４８、１５０、１５２およ
び１５４は、各回路により受信した合計ビットが、すべ
て１またはすべて０であるかどうか、また１と０の組み
合わせであるかどうかを評価する。回路１４８、１５
０、１５２および１５４は、回路４０および４４と同じ
方法で動作する。検出装置回路１４８、１５０、１５２
および１５４は、それぞれ二つの二進法の出力、すなわ
ち、ＡＺおよびＡＯを作る。検出装置回路１４８からの
ＡＺ出力２００は、入力として、マルチプレクサ２１６
および２２０に送られる。検出装置回路１４８からのＡ
Ｏ出力２０２は、入力として、マルチプレクサ２１８お
よび２２２に送られる。検出装置回路１５０からのＡＺ
出力２０４は、マルチプレクサ２１６および２２０に第
二の入力を供給する。検出装置回路１５０からのＡＯ出
力２０６は、マルチプレクサ２１８および２２２に第二
の入力を供給する。加算器１２４からのキャリーアウト
・ビット１４４は、選択入力を、マルチプレクサ２１６
および２１８に供給する。同様に、加算器１２６からの
キャリーアウト・ビット１４６は、選択入力を、マルチ
プレクサ２２０および２２２に供給する。

【００２７】ＡＮＤゲート１６２ａ、１６２ｂ、１６２
ｃおよび１６２ｄは、検出装置回路からの出力を直接、
またはマルチプレクサ２１６−２２２による選択に従っ
て結合する。ＡＮＤゲート１６２ａは、その入力とし
て、マルチプレクサ２１６からの出力２２４および検出
装置回路１５２からの出力２０８を受信し、その出力を
一つの入力として、ＮＯＲゲート１６４に供給する。Ａ
ＮＤゲート１６２ｂは、その入力として、マルチプレク
サ２１８からの出力２２６および検出装置回路１５２か
らの出力２１０を受信し、その出力を他の入力として、
ＮＯＲゲート１６４に供給する。ＡＮＤゲート１６２ｃ
は、その入力として、マルチプレクサ２２０からの出力
２２８および検出装置回路１５４からの出力２１２を受
信し、その出力を一つの入力として、ＮＯＲゲート１６
８に供給する。ＡＮＤゲート１６２ｄは、その入力とし
て、マルチプレクサ２２２からの出力２３０および検出
装置回路１５４からの出力２１４を受信し、その出力を
他の入力として、ＮＯＲゲート１６８に供給する。

【００２８】ＮＯＲゲート１６４は、出力１６６とし
て、第一の可能性のある数学的オーバフロー・フラッグ
を生成する。加算器２４のキャリーアウト３０が論理ロ
ーである場合には、第一の可能性のある数学的オーバフ
ロー・フラッグは、正しい数学的オーバフロー・フラッ
グである。ＮＯＲゲート１６８は、出力１７０として、
第二の可能性のある数学的オーバフロー・フラッグを生
成する。加算器２４のキャリーアウト３０が論理ハイで
ある場合には、第二の可能性のある数学的オーバフロー
・フラッグは、正しい数学的オーバフロー・フラッグで
ある。数学的オーバフロー・フラッグは、キャリーアウ
ト３０の選択入力に基づいて、マルチプレクサ１７２に
よって選択される。

【００２９】加算器２４からのキャリーアウト・ビット
３０は、マルチプレクサ１６０、１７２および１８０に
制御入力を供給する。マルチプレクサ１６０、１７２、
１８０、２１６、２１８、２２０および２２２への制御
入力は、各マルチプレクサにその入力の内の一つを、そ
の出力として選択させる。オペランド１６および１８の
最下位ビットである（ｎ−ｉ）ビットの合計は、出力２
８である。加算器２４のキャリーアウトと一緒に、オペ
ランド１６および１８のｋビットの合計が、その二つの
入力から、マルチプレクサ１６０によって選択される。
もっと下位のビットの合計からのすべてのキャリーアウ
ト・ビットを含む、オペランド１６および１８のｊ最上
位ビットの合計は、マルチプレクサ１５６、１５８およ
び１８０により選択される。

【００３０】図３は、本発明の他の例示としての実施例
である。図３のＡＬＵ１０”の場合には、検出装置回路
は単純化されている。検出装置回路３００は、入力とし
て、加算器１２４からの出力１４０の（ｇ＋１−ｊ）最
上位サム・ビットを受信し、マルチプレクサ１５６から
ｊビット出力を受信する。検出装置回路３０２は、入力
として、加算器１２６からの出力１４２の（ｇ＋１−
ｊ）最上位合計ビットを受信し、マルチプレクサ１５８
からｊビット出力を受信する。各検出装置回路は、検出
装置回路４０および４４と同じ方法で作動し、ＡＺおよ
びＡＯ出力を発生する。検出装置回路３００および３０
２からのＡＺおよびＡＯ出力は、ＮＯＲゲート５２およ
び５４に、それぞれ入力を供給する。図３の回路の後の
部分は、図２と同じである。この他の例示としての実施
例の動作は、図２の例示としての実施例の動作を参照し
て理解されたい。

【００３１】図４は、本発明の他の例示としての実施例
である。図４のＡＬＵ１０”’の場合には、検出装置回
路４００は、その入力として、マルチプレクサ１５６か
らの出力ｊビットを受信する。検出装置回路４０２は、
入力として、加算器１２４からの出力１４０の（ｇ＋１
−ｊ）最上位合計ビットを受信する。検出装置回路４０
４は、入力として、マルチプレクサ１５８からｊビット
出力を受信する。検出装置回路４０６は、入力として、
加算器１２６から出力１４２の（ｇ＋１−ｊ）最上位合
計ビットを受信する。各検出装置回路は、検出装置回路
４０および４４と同じ方法で作動し、ＡＺおよびＡＯ出
力を発生する。検出装置回路４００−４０６の出力は、
図２のところで説明したように、入力として、ＡＮＤゲ
ート１６２ａ−１６２ｄに供給される。この他の例示と
しての実施例の動作は、図２の例示としての実施例の動
作を参照して理解されたい。

【００３２】本発明は、特にこの技術を含む集積回路を
使用する通信システムおよび装置で使用した場合特に有
用である。上記通信システムおよび装置は、論理演算装
置の動作中に時間を節約し、機能を向上させることが重
要な場合に、高速な加算および減算を実現するという利
点を持つ。

【００３３】このようにして、正しい可能性のある数学
的オーバフロー・フラッグを選択すると同時に、（ｇ＋
ｉ）ビットの正しい合計が選択される。この技術は、Ａ
ＬＵ１０、１０’、１０”および１０”’のクリチカル
・パスがオーバフロー・フラッグの計算をしないですむ
という利点を持つ。ＡＬＵのクリチカル・パスがオーバ
フロー・フラッグの計算をしなくてすむので、ＡＬＵの
サイクル時間の短縮をすることができ、さらにもっと時
間が掛かる演算を同じＡＬＵサイクル時間で行うことが
できる。

【００３４】二つのオペランドの演算をする、本発明の
例示としての実施例を説明してきたが、本発明は他のオ
ペランドに対する演算にも適用することができる。その
場合、第二のオペランドが存在する場合には、それをゼ
ロに結び付けることができる。

【００３５】パイプライン技法を内蔵する本発明の例示
としての実施例を説明してきたが、当業者なら設計の際
にパイプライン技法を使用することによって、より優れ
た計算効率を実現できることを理解できるだろう。パイ
プライン技法は、前の組のデータの計算を終了する前
に、新しいデータセットについての計算を開始すること
によって、達成される。パイプライン技法中でより多く
のラッチを使用すればするほど、パイプライン技法が深
くなる。パイプライン技法を使用すると、パイプライン
を満たすのに必要な計算時間に最初の空白が生じるが、
加算器のような資源を最大限度に使用することができ
る。

【図面の簡単な説明】

【図１】本発明の例示としての実施例の論理演算装置の
一部の略図である。

【図２】本発明の例示としての他の実施例の論理演算装
置の一部の略図である。

【図３】本発明の例示としてのさらに他の実施例の論理
演算装置の一部の略図である。

【図４】本発明の例示としてのもう一つの他の実施例の
論理演算装置の一部の略図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラヴ クマー コラゴトラ アメリカ合衆国 18031 ペンシルヴァニ ア，ブレイニグスヴィル，クロス クリー ク サークル 7959 (72)発明者 ホサハリ アール．スリニヴァス アメリカ合衆国 18104 ペンシルヴァニ ア，アレンタウン，アパートメント ナン バー102，ベナー ロード 554

Claims (19)

【特許請求の範囲】
1. 【請求項１】 少なくとも一つの各オペランド（１６、
   １８）の（ｇ＋ｎ）ビットを、第一のグループのビット
   （ｎ−ｉ）と第二のグループのビット（ｇ＋ｌ）に割り
   当てるステップと、 第一の合計出力（２８）と第一のキャリー出力（３０）
   とを発生するために、少なくとも一つのオペランド（１
   ６、１８）の第一のグループのビット（ｎ−ｉ）の合計
   を計算するステップと、 第一のグループのビットの合計を計算するのと同時に、
   第二の合計出力（３８）を発生するために、論理ハイで
   あるキャリーイン（３６）と一緒に、少なくとも一つの
   オペランド（１６、１８）の第二のグループのビット
   （ｇ＋ｉ）の合計を計算するステップと、 第一の可能性のある数学的オーバフロー・フラッグ（５
   ６）を生成するために、第二の合計出力（３８）を評価
   するステップと、 第一のグループのビット（ｇ＋ｉ）の合計を計算するの
   と同時に、第三の合計出力（３４）を発生するために、
   論理ローであるキャリーイン（３２）と一緒に、第二の
   グループのビット（ｇ＋ｉ）のもう一つの合計を計算す
   るステップと、 第二の可能性のある数学的オーバフロー・フラッグ（５
   ８）を生成するために、第三の合計出力（３４）を評価
   するステップと、 第一のキャリーアウト（３０）が第一の状態であるとき
   に、ＡＬＵ（１０）の数学的オーバフロー・フラッグ
   （６２）として、第一の可能性のある数学的オーバフロ
   ー・フラッグ（５６）を選択（６０）し、第一のキャリ
   ー出力（３０）が第二の状態であるときに、ＡＬＵ（１
   ０）の数学的オーバフロー・フラッグ（６２）として、
   第二の可能性のある数学的オーバフロー・フラッグを選
   択（６０）するステップとを備えてなる、それぞれが符
   号ビットおよびｇガード・ビットを含むｎビットを持つ
   少なくとも一つのオペランドに対して演算を行うことが
   できる論理演算装置での数学的オーバフロー・フラッグ
   の計算方法。
2. 【請求項２】 第一のキャリーアウト（３０）が第一の
   状態であるときに、第二のグループのビット（ｇ＋ｉ）
   として、第二の合計出力（３８）を選択するステップ
   と、 第一のキャリーアウト（３０）が第二の状態であるとき
   に、第二のグループのビット（ｇ＋ｉ）として、第三の
   合計出力（３４）を選択するステップと、をさらに含む
   請求項１に記載の方法。
3. 【請求項３】 第一のグループのビット（ｎ−ｉ）が、
   （ｇ＋ｎ）ビットの最上位ビットからなる請求項１に記
   載の方法。
4. 【請求項４】 第二のグループのビット（ｇ＋ｉ）が、
   （ｇ＋ｎ）ビットの最上位ビットからなる請求項１に記
   載の方法。
5. 【請求項５】 少なくとも一つの各オペランドの（ｇ＋
   ｎ）ビットを、第一のグループのビット（ｎ−ｉ）と第
   二のグループのビット（ｇ＋ｉ）に割り当てるステップ
   と、 第一の合計出力（２８）と第一のキャリー出力（３０）
   とを発生するために、少なくとも一つのオペランド（１
   ６、１８）の第一のグループのビットの合計を計算する
   ステップと、 第一のグループのビット（ｎ−ｉ）の合計を計算するの
   と同時に、第二の合計出力（３８）を発生するために、
   論理ハイであるキャリーイン（３６）と一緒に、少なく
   とも一つのオペランドの第二のグループのビット（ｇ＋
   ｉ）の合計を計算するステップと、 第一の可能性のある数学的オーバフローフラッグ（５
   ８）を生成するために、第二の合計出力（３８）を評価
   するステップと、 第一のグループのビットの合計を計算するのと同時に、
   第三の合計出力（３４）を発生するために、論理ローで
   あるキャリーイン（３２）と一緒に、第二のグループの
   ビット（ｇ＋ｉ）のもう一つの合計を計算するステップ
   と、 第二の可能性のある数学的オーバフロー・フラッグ（５
   ６）を生成するために、第三の合計出力（３４）を評価
   するステップと、 第一のキャリーアウト（３０）が第一の状態であるとき
   に、第二のグループのビット（ｇ＋ｉ）の合計として、
   第二の合計出力（３８）を選択し、第一のキャリー出力
   （３０）が第二の状態であるときに、第二のグループの
   ビット（ｇ＋ｉ）の合計として、第三の合計出力（３
   ４）を選択するステップとを含む、それぞれが符号ビッ
   トおよびｇガード・ビットを含むｎビットを持つ少なく
   とも一つのオペランドに対して演算を行うことができる
   論理演算装置での数学的オーバフロー・フラッグの計算
   方法。
6. 【請求項６】 第一のキャリーアウト（３０）が第一の
   状態であるときに、論理演算装置の数学的オーバフロー
   ・フラッグ（６２）として、第一の可能性のある数学的
   オーバフロー・フラッグ（５８）を選択し、第一のキャ
   リー出力（３０）が第二の状態であるときに、論理演算
   装置の数学的オーバフロー・フラッグ（６２）として、
   第二の可能性のある数学的オーバフロー・フラッグ（５
   ６）を選択するステップをさらに含む請求項５に記載の
   方法。。
7. 【請求項７】 それぞれが符号ビットおよびｇガード・
   ビットを含むｎビットを持つ少なくとも一つのオペラン
   ドに関する演算を行うことができる論理演算装置での数
   学的オーバフロー・フラッグの計算方法であって、 少なくとも一つの各オペランド（１６、１８）の（ｇ＋
   ｎ）ビットを、第一（ｎ−ｉ）、と第二（ｋ）、第三
   （ｊ）のグループの隣接するビットに割り当てるステッ
   プと、 第一の合計出力（２８）と第一のキャリー出力（３０）
   とを発生するために、第一のグループのビットの合計を
   計算するステップと、 第一のグループのビットの合計を計算するのと同時に、
   第二の合計出力（１４２）および第三のキャリー出力
   （１４６）を発生するために、論理ハイであるキャリー
   イン（１３４）と一緒に、第二のグループのビットの合
   計を計算するステップと、 第三の合計出力（１４０）と第三のキャリー出力（１４
   ４）を発生するために、論理ロー（１３２）であるキャ
   リーインと一緒に、第二のグループのビットの合計を計
   算するステップと、 第一のグループのビットの合計を計算するのと同時に、
   第四の合計出力（１３８）を発生するために、論理ハイ
   （１３０）であるキャリーインと一緒に、第三のグルー
   プのビットの合計を計算するステップと、 第五の合計出力（１３６）を発生するために、論理ロー
   （１２８）であるキャリーインと一緒に、第三のグルー
   プのビットの合計を計算するステップと、 第一の可能性のある数学的オーバフロー・フラッグ（１
   ７０）を生成するために、第二（１４２）、第三（１４
   ０）、第四（１３８）、および第五（１３６）の合計出
   力を評価するステップと、 第二の可能性のある数学的オーバフロー・フラッグ（１
   ６６）を生成するために、第二（１４２）、第三（１４
   ０）、第四（１３８）、および第五（１３６）の合計出
   力を評価するステップと、 第一のキャリーアウト（３０）が第一の状態であるとき
   に、数学的オーバフロー・フラッグ（１７４）として、
   第一の可能性のある数学的オーバフロー・フラッグ（１
   ７０）を選択し、第一のキャリー出力（３０）が第二の
   状態であるときに、数学的オーバフロー・フラッグ（１
   ７４）として、第二の可能性のあるオーバフロー・フラ
   ッグ（１６６）を選択するステップと、を含む論理演算
   装置での数学的オーバフロー・フラッグの計算方法。
8. 【請求項８】 第一のキャリーアウト（３０）が第一の
   状態であるときに、第二のグループのビットの合計とし
   て、第二の合計出力（１４２）を選択するステップと、 第一のキャリーアウト（３０）が第二の状態であるとき
   に、第二のグループのビットの合計として、第三の合計
   出力（１４０）を選択するステップをさらに含む請求項
   ７に記載の方法。
9. 【請求項９】 第三のキャリーアウトが第一の状態であ
   るときに、第三のグループのビットの合計として、第五
   の合計出力を選択するステップと、 第三のキャリーアウトが第二の状態であるときに、第三
   のグループのビットの合計として、第四の合計出力を選
   択するステップをさらに含む請求項７に記載の方法。
10. 【請求項１０】 それぞれが符号ビットおよびｇガード
    ・ビットを含むｎビットを持つ少なくとも一つのオペラ
    ンドに関する演算を行うことができる論理演算装置での
    数学的オーバフロー・フラッグの計算方法であって、 少なくとも一つの各オペランド（１６、１８）の（ｇ＋
    ｎ）ビットを、第一（ｎ−ｉ）、第二（ｋ）、および第
    三（ｊ）のグループのビットに割り当てるステップと、 第一の合計出力（２８）と第一のキャリー出力（３０）
    とを発生するために、第一のグループのビットの合計を
    計算するステップと、 第一のグループのビットの合計を計算するのと同時に、
    第二の合計出力（１４２）および第二のキャリー出力
    （１４６）を発生するために、論理ハイであるキャリー
    イン（１３４）と一緒に、第二のグループのビットの合
    計を計算するステップと、 第一のグループのビットの合計を計算するのと同時に、
    第三の合計出力（１４０）と第三のキャリー出力（１４
    ４）を発生するために、論理ローであるキャリーイン
    （１３２）と一緒に、第二のグループのビットの合計を
    計算するステップと、 第一のグループのビットの合計を計算するのと同時に、
    第四の合計出力（１３８）を発生するために、論理ハイ
    であるキャリーイン（１３０）と一緒に、第三のグルー
    プのビットの合計を計算するステップと、 第五の合計出力（１３６）を発生するために、論理ロー
    であるキャリーイン（１２８）と一緒に、第三のグルー
    プのビットの合計を計算するステップと、 第一の可能性のある数学的オーバフロー・フラッグ（１
    ７０）を生成するために、第二、第三、第四、および第
    五の合計出力（１４２、１４０、１３８、１３６）を評
    価するステップと、 第二の可能性のある数学的オーバフロー・フラッグ（１
    ６６）を生成するために、第二、第三、第四、および第
    五（１４２、１４０、１３８、１３６）の合計出力を評
    価するステップと、 第三のキャリーアウト（３０）が第一の状態であるとき
    に、第二のグループのビットの合計として、第二の合計
    出力（１４２）を選択し、第三のキャリーアウト（３
    ０）が第二の状態であるときに、第二のグループのビッ
    トの合計として、第六の合計出力（１４０）を選択する
    ステップと、を含む論理演算装置での数学的オーバフロ
    ー・フラッグの計算方法。
11. 【請求項１１】 第一のキャリーアウト（３０）が第一
    の状態であるときに、数学的オーバフロー・フラッグ
    （１７４）として、第一の可能性のあるオーバフロー・
    フラッグ（１７０）を選択し、第一のキャリー出力（３
    ０）が第二の状態であるときに、数学的オーバフロー・
    フラッグ（１７４）として、第二の可能性のあるオーバ
    フロー・フラッグ（１６６）を選択する請求項１０に記
    載の方法。
12. 【請求項１２】 それぞれが符号ビットおよびｇガード
    ・ビットを含むｎビットを持つ少なくとも一つのオペラ
    ンドに対する演算を行うことができる論理演算装置での
    数学的オーバフロー・フラッグの計算方法であって、 少なくとも一つの各オペランド（１６、１８）の（ｇ＋
    ｎ）ビットを、第一（ｎ−ｉ）、第二（ｋ）、および第
    三（ｊ）のグループのビットに割り当てるステップと、 第一の合計出力（２８）と第一のキャリー出力（３０）
    とを発生するために、第一のグループのビットの合計を
    計算するステップと、 第一のグループのビットの合計を計算するのと同時に、
    第二の合計出力（１４２）および第二のキャリー出力
    （１４６）を発生するために、論理ハイであるキャリー
    イン（１３４）と一緒に、第二のグループのビットの合
    計を計算するステップと、 第一のグループの合計を計算すると同時に、第三の合計
    出力（１４０）と第三のキャリー出力（１４４）を発生
    するために、論理ローであるキャリーイン（１３２）と
    一緒に、第二のグループのビットの合計を計算するステ
    ップと、 第一のグループのビットの合計を計算するのと同時に、
    第四の合計出力（１３８）を発生するために、論理ハイ
    であるキャリーイン（１３０）と一緒に、第三のグルー
    プのビットの合計を計算するステップと、 第五の合計出力（１３６）を発生するために、論理ロー
    であるキャリーイン（１２８）と一緒に、第三のグルー
    プのビットの合計を計算するステップと、 第一の可能性のある数学的オーバフロー・フラッグ（１
    ７０）を生成するために、第二、第三、第四、および第
    五の合計出力（１４２、１４０、１３８、１３６）を評
    価するステップと、 第二の可能性のある数学的オーバフロー・フラッグ（１
    ６６）を生成するために、第二、第三、第四、および第
    五（１４２、１４０、１３８、１３６）の合計出力を評
    価するステップと、 第三のキャリーアウト（１４４）が第一の状態であると
    きに、第三のグループのビットの合計として、第五の合
    計出力を選択し、第一のキャリー出力（１４４）が第二
    の状態であるときに、第三のグループのビットの合計と
    して、第六の合計出力（１３６）を選択するステップ
    と、を含む論理演算装置での数学的オーバフロー・フラ
    ッグの計算方法。
13. 【請求項１３】 第一のキャリーアウト（３０）が第一
    の状態であるときに、数学的オーバフロー・フラッグ
    （１７４）として、第一の可能性のある数学的オーバフ
    ロー・フラッグ（１７０）を選択し、第一のキャリー出
    力（３０）が第二の状態であるときに、数学的オーバフ
    ロー・フラッグ（１７４）として、第二の可能性のある
    オーバフロー・フラッグ（１６６）を選択する請求項５
    に記載の方法。。
14. 【請求項１４】 それぞれが符号ビットおよびｇガード
    ・ビットを含むｎビットを持つ少なくとも一つのオペラ
    ンドに対する演算を行うことができる数学的オーバフロ
    ー・フラッグを計算するための論理演算装置であって、 少なくとも一つの各オペランド（１６、１８）の二進法
    表現の（ｎ−ｉ）ビットを受信し、二進法表現の合計を
    計算するための、少なくとも二つのオペランド（１６、
    １８）と第一のキャリーアウト（３０）の合計の二進法
    表現である第一の合計出力（２８）を供給する（ｎ−
    ｉ）ビット加算器（２４）と、 少なくとも一つの各オペランド（１６、１８）のｇガー
    ド・ビットと符号ビットおよび論理ハイであるキャリー
    イン・ビット（３６）を受信し、少なくとも一つのオペ
    ランドの（ｇ＋ｉ）ビットと論理ハイであるキャリーイ
    ン・ビットの合計を計算するための、第二の合計出力
    （３８）を供給する第一の（ｇ＋ｉ）ビット加算器（２
    ２）と、 第二の合計出力（３８）を評価し、第一の可能性のある
    数学的オーバフロー・フラッグ（５８）を生成するため
    の評価回路（４４、５４）と、 少なくとも一つの各オペランド（１６、１８）のｇガー
    ド・ビットと符号ビットおよび論理ローであるキャリー
    イン・ビット（３２）を受信し、少なくとも一つのオペ
    ランドの（ｇ＋ｉ）ビットの合計を計算するための、第
    三の合計出力（３４）を供給する第二の（ｇ＋ｉ）ビッ
    ト加算器（２０）と、 第三の合計出力（３４）を評価し、第二の可能性のある
    数学的オーバフロー・フラッグ（５６）を生成するため
    の評価回路（４０、５２）と、 第一のキャリーアウト（３０）が第一の状態であるとき
    に、数学的オーバフロー・フラッグ（６２）として、第
    一の可能性のある数学的オーバフロー・フラッグ（５
    ８）を選択し、第一のキャリー出力（３０）が第二の状
    態であるときに、数学的オーバフロー・フラッグ（６
    ２）として、第二の可能性のあるオーバフロー・フラッ
    グ（５６）を選択するためのフラッグ選択回路（６０）
    とを備えてなる、数学的オーバフロー・フラッグを計算
    するための論理演算装置。
15. 【請求項１５】 第一のキャリーアウト（３０）が第一
    の状態であるときに、少なくとも一つのオペランドの
    （ｇ＋ｉ）ビットの合計として、第二の合計出力（３
    ８）を選択し、第一のキャリー出力（３０）が第二の状
    態であるときに、少なくとも一つのオペランドの（ｇ＋
    ｉ）ビットの合計として、第三の合計出力（３４）を選
    択するための選択回路（４２）をさらに備えてなる請求
    項１４に記載の論理演算装置。
16. 【請求項１６】 符号ビットおよびｇガード・ビットを
    含むｎビットを持つ少なくとも一つのオペランドに対す
    る演算を行うことができる論理演算装置を含む集積回路
    であって、 少なくとも一つの各オペランド（１６、１８）の二進法
    表現の（ｎ−ｉ）ビットを受信し、二進法表現の合計を
    計算するための、少なくとも二つのオペランド（１６、
    １８）と第一のキャリーアウトの合計の二進法表現であ
    る第一の合計出力（２８）を供給する（ｎ−ｉ）ビット
    加算器（２４）と、 少なくとも一つの各オペランド（１６、１８）のｇガー
    ド・ビットと符号ビットおよび論理ハイであるキャリー
    イン・ビット（３６）を受信し、少なくとも一つのオペ
    ランドの（ｇ＋ｉ）ビットと論理ハイであるキャリーイ
    ン・ビットの合計を計算するための、第二の合計出力
    （３８）を供給する第一の（ｇ＋ｉ）ビット加算器（２
    ２）と、 第二の合計出力（３８）を評価し、第一の可能性のある
    数学的オーバフロー・フラッグ（５８）を生成するため
    の評価回路（４４、５４）と、 少なくとも一つの各オペランド（１６、１８）のｇガー
    ド・ビットと、符号ビットおよび論理ローであるキャリ
    ーイン・ビット（３２）を受信し、少なくとも一つのオ
    ペランドの（ｇ＋ｉ）ビットの合計を計算するための、
    第三の合計出力（３４）を供給する第二の（ｇ＋ｉ）ビ
    ット加算器（２０）と、 第三の合計出力（３４）を評価し、第二の可能性のある
    数学的オーバフロー・フラッグ（５６）を生成するため
    の評価回路と、 第一のキャリーアウト（３０）が第一の状態であるとき
    に、数学的オーバフロー・フラッグ（６２）として、第
    一の可能性のある数学的オーバフロー・フラッグ（５
    ８）を選択し、第一のキャリー出力（３０）が第二の状
    態であるときに、数学的オーバフロー・フラッグ（６
    ２）として、第二の可能性のあるオーバフロー・フラッ
    グ（５６）を選択するためのフラッグ選択回路（６０）
    と、を備えてなる論理演算装置を含む集積回路。
17. 【請求項１７】 第一のキャリーアウト（３０）が第一
    の状態であるときに、少なくとも一つのオペランドの
    （ｇ＋ｉ）ビットの合計として、第二の合計出力（３
    ８）を選択し、第一のキャリー出力（３０）が第二の状
    態であるときに、少なくとも一つのオペランドの（ｇ＋
    ｉ）ビットの合計として、第三の合計出力（３４）を選
    択するための選択回路（４２）をさらに備えてなる、請
    求項１６に記載の集積回路。
18. 【請求項１８】 集積回路が、ディジタル信号プロセッ
    サである請求項１６に記載の集積回路。
19. 【請求項１９】 集積回路が、マイクロプロセッサであ
    る請求項１６に記載の集積回路。