JP3198141B2 - 半導体不揮発性記憶素子の製造方法 - Google Patents
半導体不揮発性記憶素子の製造方法Info
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- JP3198141B2 JP3198141B2 JP02909792A JP2909792A JP3198141B2 JP 3198141 B2 JP3198141 B2 JP 3198141B2 JP 02909792 A JP02909792 A JP 02909792A JP 2909792 A JP2909792 A JP 2909792A JP 3198141 B2 JP3198141 B2 JP 3198141B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶素
子の製造方法に関し、とくに、高集積化を図ることがで
きる半導体不揮発性記憶素子の製造方法に関するもので
ある。
子の製造方法に関し、とくに、高集積化を図ることがで
きる半導体不揮発性記憶素子の製造方法に関するもので
ある。
【０００２】
【従来の技術】一般に、不揮発性記憶素子の情報の書換
え、読み出しにＭＯＳトランジスタが必要なために、同
一の素子領域内にＭＯＳトランジスタとメモリトランジ
スタとを形成する。この不揮発性記憶素子の製造工程に
おいて、ＭＯＳトランジスタのＭＯＳゲート電極とメモ
リトランジスタのメモリゲート電極との形成方法は次に
記すゲート電極形成工程を行う。
え、読み出しにＭＯＳトランジスタが必要なために、同
一の素子領域内にＭＯＳトランジスタとメモリトランジ
スタとを形成する。この不揮発性記憶素子の製造工程に
おいて、ＭＯＳトランジスタのＭＯＳゲート電極とメモ
リトランジスタのメモリゲート電極との形成方法は次に
記すゲート電極形成工程を行う。
【０００３】従来例における共通ソースの両側にＭＯＳ
ゲート電極とメモリゲート電極とを形成するときの不揮
発性記憶素子の製造工程を、図６〜図９の断面図を用い
て説明する。
ゲート電極とメモリゲート電極とを形成するときの不揮
発性記憶素子の製造工程を、図６〜図９の断面図を用い
て説明する。
【０００４】まず図６に示すように、第１導電型の半導
体基板９のフィールド領域１５に、選択酸化法を用いて
フィールド酸化膜１０を形成する。次に、素子領域１４
にゲート酸化膜２０を形成し、第１の多結晶シリコン膜
２１を形成する。
体基板９のフィールド領域１５に、選択酸化法を用いて
フィールド酸化膜１０を形成する。次に、素子領域１４
にゲート酸化膜２０を形成し、第１の多結晶シリコン膜
２１を形成する。
【０００５】次に図７に示すように、レジスト１６を形
成し、このレジスト１６をマスクに第１の多結晶シリコ
ン膜２１とゲート酸化膜２０とをエッチングする、いわ
ゆるホトエッチング技術により第１の多結晶シリコン膜
２１からなるＭＯＳゲート電極２２を形成する。
成し、このレジスト１６をマスクに第１の多結晶シリコ
ン膜２１とゲート酸化膜２０とをエッチングする、いわ
ゆるホトエッチング技術により第１の多結晶シリコン膜
２１からなるＭＯＳゲート電極２２を形成する。
【０００６】その後、図８に示すように、全面にメモリ
酸化膜５と、ナイトライド膜６と、このナイトライド膜
６を酸化したトップ酸化膜７とを形成し、さらに全面に
第２の多結晶シリコン膜２３を形成する。その後、第２
の多結晶シリコン膜２３上にレジスト１６を形成する。
酸化膜５と、ナイトライド膜６と、このナイトライド膜
６を酸化したトップ酸化膜７とを形成し、さらに全面に
第２の多結晶シリコン膜２３を形成する。その後、第２
の多結晶シリコン膜２３上にレジスト１６を形成する。
【０００７】次に図９に示すように、ホトエッチング技
術によりＭＯＳゲート電極２２に重なるように形成した
レジスト１６をマスクにして、第２の多結晶シリコン膜
２３からなるメモリゲート電極１を形成する。次に、Ｍ
ＯＳゲート電極２２とメモリゲート電極１とをマスク
に、ソースとドレインとなる第２導電型の高濃度不純物
層１１を半導体基板９に形成し、メモリトランジスタと
ＭＯＳトランジスタとを備える不揮発性記憶素子を形成
する。このとき２つのＭＯＳゲート電極２２の間の高濃
度不純物層１１が共通ソース２４となる。
術によりＭＯＳゲート電極２２に重なるように形成した
レジスト１６をマスクにして、第２の多結晶シリコン膜
２３からなるメモリゲート電極１を形成する。次に、Ｍ
ＯＳゲート電極２２とメモリゲート電極１とをマスク
に、ソースとドレインとなる第２導電型の高濃度不純物
層１１を半導体基板９に形成し、メモリトランジスタと
ＭＯＳトランジスタとを備える不揮発性記憶素子を形成
する。このとき２つのＭＯＳゲート電極２２の間の高濃
度不純物層１１が共通ソース２４となる。
【０００８】
【発明が解決しようとする課題】この従来の半導体不揮
発性記憶素子は、ＭＯＳトランジスタとメモリトランジ
スタとが混在するため、高集積化が難しい。また、ＭＯ
Ｓゲート電極２２間に高濃度不純物層１１からなる共通
ソース２４を形成するが、この共通ソース２４は半導体
基板９中に形成した拡散層であるため、微細化すると高
抵抗となり高集積化に対して不利であるという課題を生
じる。
発性記憶素子は、ＭＯＳトランジスタとメモリトランジ
スタとが混在するため、高集積化が難しい。また、ＭＯ
Ｓゲート電極２２間に高濃度不純物層１１からなる共通
ソース２４を形成するが、この共通ソース２４は半導体
基板９中に形成した拡散層であるため、微細化すると高
抵抗となり高集積化に対して不利であるという課題を生
じる。
【０００９】本発明の目的は、上記課題を解決して、高
集積化を可能とした半導体不揮発性記憶素子の製造方法
を提供することである。
集積化を可能とした半導体不揮発性記憶素子の製造方法
を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明においては、下記記載の半導体不揮発性記憶素子
の製造方法を採用する。
本発明においては、下記記載の半導体不揮発性記憶素子
の製造方法を採用する。
【００１１】本発明の半導体不揮発性記憶素子の製造方
法は、第１導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、前記ポリシリ
コン膜をエッチングし、前記共通ソースの両側壁にメモ
リゲート電極を形成する工程と、前記メモリゲート電極
との整合した領域の前記素子領域に高濃度不純物層を形
成する工程と、全面に高融点金属膜を形成し、熱処理を
行い、前記高濃度不純物層のシリコンと前記高融点金属
膜とを反応させ、さらに前記メモリゲート電極のポリシ
リコン膜と前記高融点金属膜とを反応させシリサイド膜
を形成する工程と、未反応の前記高融点金属膜を除去す
る工程と、二酸化シリコン膜を主体とする多層配線用絶
縁膜を形成する工程と、ホトエッチング技術により該多
層配線用絶縁膜にコンタクト窓を形成する工程と、配線
金属を形成する工程とを有することを特徴とする。
法は、第１導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、前記ポリシリ
コン膜をエッチングし、前記共通ソースの両側壁にメモ
リゲート電極を形成する工程と、前記メモリゲート電極
との整合した領域の前記素子領域に高濃度不純物層を形
成する工程と、全面に高融点金属膜を形成し、熱処理を
行い、前記高濃度不純物層のシリコンと前記高融点金属
膜とを反応させ、さらに前記メモリゲート電極のポリシ
リコン膜と前記高融点金属膜とを反応させシリサイド膜
を形成する工程と、未反応の前記高融点金属膜を除去す
る工程と、二酸化シリコン膜を主体とする多層配線用絶
縁膜を形成する工程と、ホトエッチング技術により該多
層配線用絶縁膜にコンタクト窓を形成する工程と、配線
金属を形成する工程とを有することを特徴とする。
【００１２】本発明の半導体不揮発性記憶素子の製造方
法は、第１導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、該ポリシリコ
ン膜をエッチングし、前記共通ソースの両側壁にメモリ
ゲート電極を形成する工程と、前記メモリゲート電極と
の整合した領域の前記素子領域に高濃度不純物層を形成
する工程と、二酸化シリコン膜を主体とする多層配線用
絶縁膜を形成する工程と、ホトエッチング技術により該
多層配線用絶縁膜にコンタクト窓を形成する工程と、配
線金属を形成する工程とを有することを特徴とする。
法は、第１導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、該ポリシリコ
ン膜をエッチングし、前記共通ソースの両側壁にメモリ
ゲート電極を形成する工程と、前記メモリゲート電極と
の整合した領域の前記素子領域に高濃度不純物層を形成
する工程と、二酸化シリコン膜を主体とする多層配線用
絶縁膜を形成する工程と、ホトエッチング技術により該
多層配線用絶縁膜にコンタクト窓を形成する工程と、配
線金属を形成する工程とを有することを特徴とする。
【００１３】
【実施例】以下図面を用いて本発明の実施例を説明す
る。
る。
【００１４】まず、はじめに図１を用いて本発明におけ
る半導体不揮発性記憶素子の構造を説明する。
る半導体不揮発性記憶素子の構造を説明する。
【００１５】金属シリサイド膜２と多結晶シリコン膜３
との積層膜からなる共通ソース４を設ける。この共通ソ
ース４の側壁の両側にメモリゲート電極１を設ける。こ
の共通ソース４とメモリゲート電極１との整合した領域
の半導体基板９にドレインとなる高濃度不純物層１１を
設ける。さらに共通ソース４の下の半導体基板９に、こ
の共通ソース４と半導体基板９とを接続する拡散層１２
を設ける。共通ソース４は、多結晶シリコン膜３のみで
も良い。
との積層膜からなる共通ソース４を設ける。この共通ソ
ース４の側壁の両側にメモリゲート電極１を設ける。こ
の共通ソース４とメモリゲート電極１との整合した領域
の半導体基板９にドレインとなる高濃度不純物層１１を
設ける。さらに共通ソース４の下の半導体基板９に、こ
の共通ソース４と半導体基板９とを接続する拡散層１２
を設ける。共通ソース４は、多結晶シリコン膜３のみで
も良い。
【００１６】このように構成した不揮発性記憶素子にお
いては、共通ソース４としては、多結晶シリコン膜３、
あるいは金属シリサイド２と多結晶シリコン膜３との積
層膜から構成するため、従来の半導体基板に形成した共
通ソースと比べ低抵抗とすることができ、微細化が可能
である。
いては、共通ソース４としては、多結晶シリコン膜３、
あるいは金属シリサイド２と多結晶シリコン膜３との積
層膜から構成するため、従来の半導体基板に形成した共
通ソースと比べ低抵抗とすることができ、微細化が可能
である。
【００１７】また、このように構成した不揮発性記憶素
子のメモリ絶縁膜は、メモリ酸化膜５と、ナイトライド
膜６と、トップ酸化膜７との三層膜から構成するため、
ナイトライド膜６中にトラップされる電荷によりメモリ
特性を示す。
子のメモリ絶縁膜は、メモリ酸化膜５と、ナイトライド
膜６と、トップ酸化膜７との三層膜から構成するため、
ナイトライド膜６中にトラップされる電荷によりメモリ
特性を示す。
【００１８】したがって、メモリ酸化膜５とトップ酸化
膜７とを構成するシリコン酸化膜の禁制帯幅は、ナイト
ライド膜６の禁制帯幅に比較して大きい。このため、メ
モリ酸化膜５とトップ酸化膜７であるシリコン酸化膜
は、ナイトライド膜６から見た場合、電子および正孔に
対して障壁として作用する。
膜７とを構成するシリコン酸化膜の禁制帯幅は、ナイト
ライド膜６の禁制帯幅に比較して大きい。このため、メ
モリ酸化膜５とトップ酸化膜７であるシリコン酸化膜
は、ナイトライド膜６から見た場合、電子および正孔に
対して障壁として作用する。
【００１９】したがって、書き込みが生じない電圧であ
る読み出し電圧をメモリゲート電極１に印加し、データ
の読み出しを行うことにより、従来必要であったＭＯＳ
ゲート電極が不要となり高集積化が達成できる。
る読み出し電圧をメモリゲート電極１に印加し、データ
の読み出しを行うことにより、従来必要であったＭＯＳ
ゲート電極が不要となり高集積化が達成できる。
【００２０】すなわち本発明の半導体不揮発性記憶素子
の情報の書き込み方法は、情報の読み出し電圧に対して
書き込み電圧を充分高くして行う。
の情報の書き込み方法は、情報の読み出し電圧に対して
書き込み電圧を充分高くして行う。
【００２１】次に、この構造を形成するための製造方法
を説明する。図２〜図５は、本発明の不揮発性記憶素子
の構造を製造するための製造方法を工程順に示す断面図
である。
を説明する。図２〜図５は、本発明の不揮発性記憶素子
の構造を製造するための製造方法を工程順に示す断面図
である。
【００２２】まず図２に示すように、第１導電型である
Ｐ型の半導体基板９の素子領域１４の周囲のフィールド
領域１５に、選択酸化処理を行うことにより、フィール
ド酸化膜１０を７００ｎｍの厚さで形成する。
Ｐ型の半導体基板９の素子領域１４の周囲のフィールド
領域１５に、選択酸化処理を行うことにより、フィール
ド酸化膜１０を７００ｎｍの厚さで形成する。
【００２３】次に、全面にモノシラン雰囲気中で化学気
相成長法（以下ＣＶＤ法と記す）によって高濃度のリン
（Ｐ）を含んだ多結晶シリコン膜３を、３００ｎｍ程度
の厚さで形成する。さらにこの多結晶シリコン膜３の上
に、スパッタリング法によってタングステンシリサイド
膜からなる金属シリサイド膜２を２００ｎｍ程度の膜厚
で形成する。
相成長法（以下ＣＶＤ法と記す）によって高濃度のリン
（Ｐ）を含んだ多結晶シリコン膜３を、３００ｎｍ程度
の厚さで形成する。さらにこの多結晶シリコン膜３の上
に、スパッタリング法によってタングステンシリサイド
膜からなる金属シリサイド膜２を２００ｎｍ程度の膜厚
で形成する。
【００２４】次に共通ソース４を形成する領域にレジス
ト１６を形成する。その後、このレジスト１６をエッチ
ングのマスクとし、エッチングガスとして、六フッ化イ
オウ（ＳＦ6）と酸素（Ｏ2）との混合ガスを用いたドラ
イエッチングにより、金属シリサイド膜２と、多結晶シ
リコン膜３とをエッチングする。この結果、金属シリサ
イド膜２と多結晶シリコン膜３とからなる共通ソース４
を形成する。
ト１６を形成する。その後、このレジスト１６をエッチ
ングのマスクとし、エッチングガスとして、六フッ化イ
オウ（ＳＦ6）と酸素（Ｏ2）との混合ガスを用いたドラ
イエッチングにより、金属シリサイド膜２と、多結晶シ
リコン膜３とをエッチングする。この結果、金属シリサ
イド膜２と多結晶シリコン膜３とからなる共通ソース４
を形成する。
【００２５】次に、図３に示すように、酸素と窒素の混
合気体中で酸化処理を行い、厚さ２ｎｍ程度の二酸化シ
リコン膜からなるメモリ酸化膜５を形成する。このメモ
リ酸化膜５を形成する酸化処理により、半導体基板９に
拡散層１２を形成する。この拡散層１２は、高濃度にリ
ンを含む多結晶シリコン膜３から、不純物を半導体基板
９に拡散して形成する。
合気体中で酸化処理を行い、厚さ２ｎｍ程度の二酸化シ
リコン膜からなるメモリ酸化膜５を形成する。このメモ
リ酸化膜５を形成する酸化処理により、半導体基板９に
拡散層１２を形成する。この拡散層１２は、高濃度にリ
ンを含む多結晶シリコン膜３から、不純物を半導体基板
９に拡散して形成する。
【００２６】次に、このメモリ酸化膜５上の全面にＣＶ
Ｄ法によって、窒化シリコン膜からなるナイトライド膜
６を９ｎｍ程度の厚さで形成する。
Ｄ法によって、窒化シリコン膜からなるナイトライド膜
６を９ｎｍ程度の厚さで形成する。
【００２７】さらに酸化雰囲気中で酸化処理を行い、ナ
イトライド膜６を酸化して、このナイトライド膜６上に
トップ酸化膜７を形成する。
イトライド膜６を酸化して、このナイトライド膜６上に
トップ酸化膜７を形成する。
【００２８】次に、モノシラン雰囲気中でＣＶＤ法によ
って、全面にポリシリコン膜１７を４００ｎｍ程度の厚
さで形成する。
って、全面にポリシリコン膜１７を４００ｎｍ程度の厚
さで形成する。
【００２９】次に、図４に示すように、エッチングガス
としてＳＦ6とＯ2との混合ガスを用いた異方性ドライエ
ッチングにより、ポリシリコン膜１７と、トップ酸化膜
７と、ナイトライド膜６と、メモリ酸化膜５とをエッチ
ングする。
としてＳＦ6とＯ2との混合ガスを用いた異方性ドライエ
ッチングにより、ポリシリコン膜１７と、トップ酸化膜
７と、ナイトライド膜６と、メモリ酸化膜５とをエッチ
ングする。
【００３０】この結果、共通ソース４の側壁の両側に、
ポリシリコン膜１７からなるメモリゲート電極１を形成
する。
ポリシリコン膜１７からなるメモリゲート電極１を形成
する。
【００３１】次に、共通ソース４とメモリゲート電極１
とをマスクに、砒素を６０ｋｅＶの加速エネルギで４．
０×１０15ａｔｏｍｓ／ｃｍ2程度のイオン注入量でイ
オン注入することによって、半導体基板９に第２導電型
であるＮ型のドレインとなる高濃度不純物層１１を形成
する。
とをマスクに、砒素を６０ｋｅＶの加速エネルギで４．
０×１０15ａｔｏｍｓ／ｃｍ2程度のイオン注入量でイ
オン注入することによって、半導体基板９に第２導電型
であるＮ型のドレインとなる高濃度不純物層１１を形成
する。
【００３２】次に、スパッタリング法によって、全面に
チタン（Ｔｉ）膜を１００ｎｍ程度の厚さで形成する。
チタン（Ｔｉ）膜を１００ｎｍ程度の厚さで形成する。
【００３３】その後、窒素雰囲気中で温度６００℃で熱
処理を行い、チタン膜と半導体基板９のシリコン、およ
びチタン膜とメモリゲート電極１のポリシリコンとを反
応させて、高濃度不純物層１１とメモリゲート電極１と
の表面にシリサイド膜８を形成する。
処理を行い、チタン膜と半導体基板９のシリコン、およ
びチタン膜とメモリゲート電極１のポリシリコンとを反
応させて、高濃度不純物層１１とメモリゲート電極１と
の表面にシリサイド膜８を形成する。
【００３４】次に、水酸化アンモニウム（ＮＨ4ＯＨ）
と過酸化水素（Ｈ2Ｏ2）との混合溶液を用いて、未反応
のチタン膜をエッチングして除去する。
と過酸化水素（Ｈ2Ｏ2）との混合溶液を用いて、未反応
のチタン膜をエッチングして除去する。
【００３５】次に、図５に示すように二酸化シリコン膜
を主体とする多層配線用絶縁膜１２を形成し、ホトエッ
チング技術を用いてコンタクト窓１８を形成し配線金属
１３としてアルミニウムを形成することによって不揮発
性記憶素子が得られる。
を主体とする多層配線用絶縁膜１２を形成し、ホトエッ
チング技術を用いてコンタクト窓１８を形成し配線金属
１３としてアルミニウムを形成することによって不揮発
性記憶素子が得られる。
【００３６】これまで述べてきた実施例においては、共
通ソース４として金属シリサイド膜２と多結晶シリコン
膜３とから構成するものを示したが、共通ソース４とし
て金属膜、金属シリサイド膜、多結晶シリコン膜のみか
ら構成することもできる。
通ソース４として金属シリサイド膜２と多結晶シリコン
膜３とから構成するものを示したが、共通ソース４とし
て金属膜、金属シリサイド膜、多結晶シリコン膜のみか
ら構成することもできる。
【００３７】また、ドレインとなる高濃度不純物層１１
とメモリゲート電極１表面にチタン膜のシリサイド膜８
を形成する実施例で説明したが、シリサイド膜８を形成
せず高濃度不純物層１１とメモリゲート電極１のみで
も、本発明と同様な効果を有する不揮発性記憶素子を得
ることができる。
とメモリゲート電極１表面にチタン膜のシリサイド膜８
を形成する実施例で説明したが、シリサイド膜８を形成
せず高濃度不純物層１１とメモリゲート電極１のみで
も、本発明と同様な効果を有する不揮発性記憶素子を得
ることができる。
【００３８】
【発明の効果】本発明においては、共通ソースを多結晶
シリコン膜と金属シリサイド膜との積層膜や低抵抗な多
結晶シリコン膜などで構成し、共通ソースを低抵抗とす
ることにより、従来の拡散層による共通ソースと比べ、
微細化が可能である。さらに、共通ソースを自己整合と
して、この共通ソースの両側にメモリゲート電極を形成
するため、従来のホトリソ技術を用いたメモリゲート電
極の形成より微細化が可能である。また、情報の読み出
し電圧に対し、書き込み電圧を充分に高くすることによ
り、従来必要であったＭＯＳゲート電極が不要となり、
高集積化が容易である。以上の結果、形成工程が簡単
で、高集積化を実現する不揮発性記憶素子が得られる。
シリコン膜と金属シリサイド膜との積層膜や低抵抗な多
結晶シリコン膜などで構成し、共通ソースを低抵抗とす
ることにより、従来の拡散層による共通ソースと比べ、
微細化が可能である。さらに、共通ソースを自己整合と
して、この共通ソースの両側にメモリゲート電極を形成
するため、従来のホトリソ技術を用いたメモリゲート電
極の形成より微細化が可能である。また、情報の読み出
し電圧に対し、書き込み電圧を充分に高くすることによ
り、従来必要であったＭＯＳゲート電極が不要となり、
高集積化が容易である。以上の結果、形成工程が簡単
で、高集積化を実現する不揮発性記憶素子が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図２】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図３】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図４】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図５】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図６】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図７】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図８】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図９】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
１ メモリゲート電極 ２ 金属シリサイド膜 ３ 多結晶シリコン膜 ４ 共通ソース ５ メモリ酸化膜 ６ ナイトライド膜 ７ トップ酸化膜 １０ フィールド酸化膜 １１ 高濃度不純物層 １２ 拡散層 １７ ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 第１導電型の半導体基板の素子領域の周
囲のフィールド領域にフィールド酸化膜を形成し、全面
に多結晶シリコン膜と金属シリサイド膜とを形成し、ホ
トエッチング技術により共通ソースを形成する工程と、
メモリ酸化膜とナイトライド膜とトップ酸化膜とからな
る三層絶縁膜を形成し、全面にポリシリコン膜を形成す
る工程と、異方性ドライエッチング技術により、前記ポ
リシリコン膜をエッチングし、前記共通ソースの両側壁
にメモリゲート電極を形成する工程と、前記メモリゲー
ト電極との整合した領域の前記素子領域に高濃度不純物
層を形成する工程と、全面に高融点金属膜を形成し、熱
処理を行い、前記高濃度不純物層のシリコンと前記高融
点金属膜とを反応させ、さらに前記メモリゲート電極の
ポリシリコン膜と前記高融点金属膜とを反応させシリサ
イド膜を形成する工程と、未反応の前記高融点金属膜を
除去する工程と、二酸化シリコン膜を主体とする多層配
線用絶縁膜を形成する工程と、ホトエッチング技術によ
り該多層配線用絶縁膜にコンタクト窓を形成する工程
と、配線金属を形成する工程とを有することを特徴とす
る半導体不揮発性記憶素子の製造方法。 - 【請求項２】 第１導電型の半導体基板の素子領域の周
囲のフィールド領域にフィールド酸化膜を形成し、全面
に多結晶シリコン膜と金属シリサイド膜とを形成し、ホ
トエッチング技術により共通ソースを形成する工程と、
メモリ酸化膜とナイトライド膜とトップ酸化膜とからな
る三層絶縁膜を形成し、全面にポリシリコン膜を形成す
る工程と、異方性ドライエッチング技術により、該ポリ
シリコン膜をエッチングし、前記共通ソースの両側壁に
メモリゲート電極を形成する工程と、前記メモリゲート
電極との整合した領域の前記素子領域に高濃度不純物層
を形成する工程と、二酸化シリコン膜を主体とする多層
配線用絶縁膜を形成する工程と、ホトエッチング技術に
より該多層配線用絶縁膜にコンタクト窓を形成する工程
と、配線金属を形成する工程とを有することを特徴とす
る半導体不揮発性記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02909792A JP3198141B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02909792A JP3198141B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体不揮発性記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198823A JPH05198823A (ja) | 1993-08-06 |
| JP3198141B2 true JP3198141B2 (ja) | 2001-08-13 |
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ID=12266854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02909792A Expired - Fee Related JP3198141B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体不揮発性記憶素子の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3198141B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3873908B2 (ja) | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR100498507B1 (ko) * | 2003-08-08 | 2005-07-01 | 삼성전자주식회사 | 자기정렬형 1 비트 소노스(ｓｏｎｏｓ) 셀 및 그 형성방법 |
-
1992
- 1992-01-21 JP JP02909792A patent/JP3198141B2/ja not_active Expired - Fee Related
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| JPH05198823A (ja) | 1993-08-06 |
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