JP3198141B2 - 半導体不揮発性記憶素子の製造方法 - Google Patents
半導体不揮発性記憶素子の製造方法Info
- Publication number
- JP3198141B2 JP3198141B2 JP02909792A JP2909792A JP3198141B2 JP 3198141 B2 JP3198141 B2 JP 3198141B2 JP 02909792 A JP02909792 A JP 02909792A JP 2909792 A JP2909792 A JP 2909792A JP 3198141 B2 JP3198141 B2 JP 3198141B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- gate electrode
- common source
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体不揮発性記憶素
子の製造方法に関し、とくに、高集積化を図ることがで
きる半導体不揮発性記憶素子の製造方法に関するもので
ある。
子の製造方法に関し、とくに、高集積化を図ることがで
きる半導体不揮発性記憶素子の製造方法に関するもので
ある。
【0002】
【従来の技術】一般に、不揮発性記憶素子の情報の書換
え、読み出しにMOSトランジスタが必要なために、同
一の素子領域内にMOSトランジスタとメモリトランジ
スタとを形成する。この不揮発性記憶素子の製造工程に
おいて、MOSトランジスタのMOSゲート電極とメモ
リトランジスタのメモリゲート電極との形成方法は次に
記すゲート電極形成工程を行う。
え、読み出しにMOSトランジスタが必要なために、同
一の素子領域内にMOSトランジスタとメモリトランジ
スタとを形成する。この不揮発性記憶素子の製造工程に
おいて、MOSトランジスタのMOSゲート電極とメモ
リトランジスタのメモリゲート電極との形成方法は次に
記すゲート電極形成工程を行う。
【0003】従来例における共通ソースの両側にMOS
ゲート電極とメモリゲート電極とを形成するときの不揮
発性記憶素子の製造工程を、図6〜図9の断面図を用い
て説明する。
ゲート電極とメモリゲート電極とを形成するときの不揮
発性記憶素子の製造工程を、図6〜図9の断面図を用い
て説明する。
【0004】まず図6に示すように、第1導電型の半導
体基板9のフィールド領域15に、選択酸化法を用いて
フィールド酸化膜10を形成する。次に、素子領域14
にゲート酸化膜20を形成し、第1の多結晶シリコン膜
21を形成する。
体基板9のフィールド領域15に、選択酸化法を用いて
フィールド酸化膜10を形成する。次に、素子領域14
にゲート酸化膜20を形成し、第1の多結晶シリコン膜
21を形成する。
【0005】次に図7に示すように、レジスト16を形
成し、このレジスト16をマスクに第1の多結晶シリコ
ン膜21とゲート酸化膜20とをエッチングする、いわ
ゆるホトエッチング技術により第1の多結晶シリコン膜
21からなるMOSゲート電極22を形成する。
成し、このレジスト16をマスクに第1の多結晶シリコ
ン膜21とゲート酸化膜20とをエッチングする、いわ
ゆるホトエッチング技術により第1の多結晶シリコン膜
21からなるMOSゲート電極22を形成する。
【0006】その後、図8に示すように、全面にメモリ
酸化膜5と、ナイトライド膜6と、このナイトライド膜
6を酸化したトップ酸化膜7とを形成し、さらに全面に
第2の多結晶シリコン膜23を形成する。その後、第2
の多結晶シリコン膜23上にレジスト16を形成する。
酸化膜5と、ナイトライド膜6と、このナイトライド膜
6を酸化したトップ酸化膜7とを形成し、さらに全面に
第2の多結晶シリコン膜23を形成する。その後、第2
の多結晶シリコン膜23上にレジスト16を形成する。
【0007】次に図9に示すように、ホトエッチング技
術によりMOSゲート電極22に重なるように形成した
レジスト16をマスクにして、第2の多結晶シリコン膜
23からなるメモリゲート電極1を形成する。次に、M
OSゲート電極22とメモリゲート電極1とをマスク
に、ソースとドレインとなる第2導電型の高濃度不純物
層11を半導体基板9に形成し、メモリトランジスタと
MOSトランジスタとを備える不揮発性記憶素子を形成
する。このとき2つのMOSゲート電極22の間の高濃
度不純物層11が共通ソース24となる。
術によりMOSゲート電極22に重なるように形成した
レジスト16をマスクにして、第2の多結晶シリコン膜
23からなるメモリゲート電極1を形成する。次に、M
OSゲート電極22とメモリゲート電極1とをマスク
に、ソースとドレインとなる第2導電型の高濃度不純物
層11を半導体基板9に形成し、メモリトランジスタと
MOSトランジスタとを備える不揮発性記憶素子を形成
する。このとき2つのMOSゲート電極22の間の高濃
度不純物層11が共通ソース24となる。
【0008】
【発明が解決しようとする課題】この従来の半導体不揮
発性記憶素子は、MOSトランジスタとメモリトランジ
スタとが混在するため、高集積化が難しい。また、MO
Sゲート電極22間に高濃度不純物層11からなる共通
ソース24を形成するが、この共通ソース24は半導体
基板9中に形成した拡散層であるため、微細化すると高
抵抗となり高集積化に対して不利であるという課題を生
じる。
発性記憶素子は、MOSトランジスタとメモリトランジ
スタとが混在するため、高集積化が難しい。また、MO
Sゲート電極22間に高濃度不純物層11からなる共通
ソース24を形成するが、この共通ソース24は半導体
基板9中に形成した拡散層であるため、微細化すると高
抵抗となり高集積化に対して不利であるという課題を生
じる。
【0009】本発明の目的は、上記課題を解決して、高
集積化を可能とした半導体不揮発性記憶素子の製造方法
を提供することである。
集積化を可能とした半導体不揮発性記憶素子の製造方法
を提供することである。
【0010】
【課題を解決するための手段】上記目的を達成するため
本発明においては、下記記載の半導体不揮発性記憶素子
の製造方法を採用する。
本発明においては、下記記載の半導体不揮発性記憶素子
の製造方法を採用する。
【0011】本発明の半導体不揮発性記憶素子の製造方
法は、第1導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、前記ポリシリ
コン膜をエッチングし、前記共通ソースの両側壁にメモ
リゲート電極を形成する工程と、前記メモリゲート電極
との整合した領域の前記素子領域に高濃度不純物層を形
成する工程と、全面に高融点金属膜を形成し、熱処理を
行い、前記高濃度不純物層のシリコンと前記高融点金属
膜とを反応させ、さらに前記メモリゲート電極のポリシ
リコン膜と前記高融点金属膜とを反応させシリサイド膜
を形成する工程と、未反応の前記高融点金属膜を除去す
る工程と、二酸化シリコン膜を主体とする多層配線用絶
縁膜を形成する工程と、ホトエッチング技術により該多
層配線用絶縁膜にコンタクト窓を形成する工程と、配線
金属を形成する工程とを有することを特徴とする。
法は、第1導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、前記ポリシリ
コン膜をエッチングし、前記共通ソースの両側壁にメモ
リゲート電極を形成する工程と、前記メモリゲート電極
との整合した領域の前記素子領域に高濃度不純物層を形
成する工程と、全面に高融点金属膜を形成し、熱処理を
行い、前記高濃度不純物層のシリコンと前記高融点金属
膜とを反応させ、さらに前記メモリゲート電極のポリシ
リコン膜と前記高融点金属膜とを反応させシリサイド膜
を形成する工程と、未反応の前記高融点金属膜を除去す
る工程と、二酸化シリコン膜を主体とする多層配線用絶
縁膜を形成する工程と、ホトエッチング技術により該多
層配線用絶縁膜にコンタクト窓を形成する工程と、配線
金属を形成する工程とを有することを特徴とする。
【0012】本発明の半導体不揮発性記憶素子の製造方
法は、第1導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、該ポリシリコ
ン膜をエッチングし、前記共通ソースの両側壁にメモリ
ゲート電極を形成する工程と、前記メモリゲート電極と
の整合した領域の前記素子領域に高濃度不純物層を形成
する工程と、二酸化シリコン膜を主体とする多層配線用
絶縁膜を形成する工程と、ホトエッチング技術により該
多層配線用絶縁膜にコンタクト窓を形成する工程と、配
線金属を形成する工程とを有することを特徴とする。
法は、第1導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、全面に多結晶
シリコン膜と金属シリサイド膜とを形成し、ホトエッチ
ング技術により共通ソースを形成する工程と、メモリ酸
化膜とナイトライド膜とトップ酸化膜とからなる三層絶
縁膜を形成し、全面にポリシリコン膜を形成する工程
と、異方性ドライエッチング技術により、該ポリシリコ
ン膜をエッチングし、前記共通ソースの両側壁にメモリ
ゲート電極を形成する工程と、前記メモリゲート電極と
の整合した領域の前記素子領域に高濃度不純物層を形成
する工程と、二酸化シリコン膜を主体とする多層配線用
絶縁膜を形成する工程と、ホトエッチング技術により該
多層配線用絶縁膜にコンタクト窓を形成する工程と、配
線金属を形成する工程とを有することを特徴とする。
【0013】
【実施例】以下図面を用いて本発明の実施例を説明す
る。
る。
【0014】まず、はじめに図1を用いて本発明におけ
る半導体不揮発性記憶素子の構造を説明する。
る半導体不揮発性記憶素子の構造を説明する。
【0015】金属シリサイド膜2と多結晶シリコン膜3
との積層膜からなる共通ソース4を設ける。この共通ソ
ース4の側壁の両側にメモリゲート電極1を設ける。こ
の共通ソース4とメモリゲート電極1との整合した領域
の半導体基板9にドレインとなる高濃度不純物層11を
設ける。さらに共通ソース4の下の半導体基板9に、こ
の共通ソース4と半導体基板9とを接続する拡散層12
を設ける。共通ソース4は、多結晶シリコン膜3のみで
も良い。
との積層膜からなる共通ソース4を設ける。この共通ソ
ース4の側壁の両側にメモリゲート電極1を設ける。こ
の共通ソース4とメモリゲート電極1との整合した領域
の半導体基板9にドレインとなる高濃度不純物層11を
設ける。さらに共通ソース4の下の半導体基板9に、こ
の共通ソース4と半導体基板9とを接続する拡散層12
を設ける。共通ソース4は、多結晶シリコン膜3のみで
も良い。
【0016】このように構成した不揮発性記憶素子にお
いては、共通ソース4としては、多結晶シリコン膜3、
あるいは金属シリサイド2と多結晶シリコン膜3との積
層膜から構成するため、従来の半導体基板に形成した共
通ソースと比べ低抵抗とすることができ、微細化が可能
である。
いては、共通ソース4としては、多結晶シリコン膜3、
あるいは金属シリサイド2と多結晶シリコン膜3との積
層膜から構成するため、従来の半導体基板に形成した共
通ソースと比べ低抵抗とすることができ、微細化が可能
である。
【0017】また、このように構成した不揮発性記憶素
子のメモリ絶縁膜は、メモリ酸化膜5と、ナイトライド
膜6と、トップ酸化膜7との三層膜から構成するため、
ナイトライド膜6中にトラップされる電荷によりメモリ
特性を示す。
子のメモリ絶縁膜は、メモリ酸化膜5と、ナイトライド
膜6と、トップ酸化膜7との三層膜から構成するため、
ナイトライド膜6中にトラップされる電荷によりメモリ
特性を示す。
【0018】したがって、メモリ酸化膜5とトップ酸化
膜7とを構成するシリコン酸化膜の禁制帯幅は、ナイト
ライド膜6の禁制帯幅に比較して大きい。このため、メ
モリ酸化膜5とトップ酸化膜7であるシリコン酸化膜
は、ナイトライド膜6から見た場合、電子および正孔に
対して障壁として作用する。
膜7とを構成するシリコン酸化膜の禁制帯幅は、ナイト
ライド膜6の禁制帯幅に比較して大きい。このため、メ
モリ酸化膜5とトップ酸化膜7であるシリコン酸化膜
は、ナイトライド膜6から見た場合、電子および正孔に
対して障壁として作用する。
【0019】したがって、書き込みが生じない電圧であ
る読み出し電圧をメモリゲート電極1に印加し、データ
の読み出しを行うことにより、従来必要であったMOS
ゲート電極が不要となり高集積化が達成できる。
る読み出し電圧をメモリゲート電極1に印加し、データ
の読み出しを行うことにより、従来必要であったMOS
ゲート電極が不要となり高集積化が達成できる。
【0020】すなわち本発明の半導体不揮発性記憶素子
の情報の書き込み方法は、情報の読み出し電圧に対して
書き込み電圧を充分高くして行う。
の情報の書き込み方法は、情報の読み出し電圧に対して
書き込み電圧を充分高くして行う。
【0021】次に、この構造を形成するための製造方法
を説明する。図2〜図5は、本発明の不揮発性記憶素子
の構造を製造するための製造方法を工程順に示す断面図
である。
を説明する。図2〜図5は、本発明の不揮発性記憶素子
の構造を製造するための製造方法を工程順に示す断面図
である。
【0022】まず図2に示すように、第1導電型である
P型の半導体基板9の素子領域14の周囲のフィールド
領域15に、選択酸化処理を行うことにより、フィール
ド酸化膜10を700nmの厚さで形成する。
P型の半導体基板9の素子領域14の周囲のフィールド
領域15に、選択酸化処理を行うことにより、フィール
ド酸化膜10を700nmの厚さで形成する。
【0023】次に、全面にモノシラン雰囲気中で化学気
相成長法(以下CVD法と記す)によって高濃度のリン
(P)を含んだ多結晶シリコン膜3を、300nm程度
の厚さで形成する。さらにこの多結晶シリコン膜3の上
に、スパッタリング法によってタングステンシリサイド
膜からなる金属シリサイド膜2を200nm程度の膜厚
で形成する。
相成長法(以下CVD法と記す)によって高濃度のリン
(P)を含んだ多結晶シリコン膜3を、300nm程度
の厚さで形成する。さらにこの多結晶シリコン膜3の上
に、スパッタリング法によってタングステンシリサイド
膜からなる金属シリサイド膜2を200nm程度の膜厚
で形成する。
【0024】次に共通ソース4を形成する領域にレジス
ト16を形成する。その後、このレジスト16をエッチ
ングのマスクとし、エッチングガスとして、六フッ化イ
オウ(SF6)と酸素(O2)との混合ガスを用いたドラ
イエッチングにより、金属シリサイド膜2と、多結晶シ
リコン膜3とをエッチングする。この結果、金属シリサ
イド膜2と多結晶シリコン膜3とからなる共通ソース4
を形成する。
ト16を形成する。その後、このレジスト16をエッチ
ングのマスクとし、エッチングガスとして、六フッ化イ
オウ(SF6)と酸素(O2)との混合ガスを用いたドラ
イエッチングにより、金属シリサイド膜2と、多結晶シ
リコン膜3とをエッチングする。この結果、金属シリサ
イド膜2と多結晶シリコン膜3とからなる共通ソース4
を形成する。
【0025】次に、図3に示すように、酸素と窒素の混
合気体中で酸化処理を行い、厚さ2nm程度の二酸化シ
リコン膜からなるメモリ酸化膜5を形成する。このメモ
リ酸化膜5を形成する酸化処理により、半導体基板9に
拡散層12を形成する。この拡散層12は、高濃度にリ
ンを含む多結晶シリコン膜3から、不純物を半導体基板
9に拡散して形成する。
合気体中で酸化処理を行い、厚さ2nm程度の二酸化シ
リコン膜からなるメモリ酸化膜5を形成する。このメモ
リ酸化膜5を形成する酸化処理により、半導体基板9に
拡散層12を形成する。この拡散層12は、高濃度にリ
ンを含む多結晶シリコン膜3から、不純物を半導体基板
9に拡散して形成する。
【0026】次に、このメモリ酸化膜5上の全面にCV
D法によって、窒化シリコン膜からなるナイトライド膜
6を9nm程度の厚さで形成する。
D法によって、窒化シリコン膜からなるナイトライド膜
6を9nm程度の厚さで形成する。
【0027】さらに酸化雰囲気中で酸化処理を行い、ナ
イトライド膜6を酸化して、このナイトライド膜6上に
トップ酸化膜7を形成する。
イトライド膜6を酸化して、このナイトライド膜6上に
トップ酸化膜7を形成する。
【0028】次に、モノシラン雰囲気中でCVD法によ
って、全面にポリシリコン膜17を400nm程度の厚
さで形成する。
って、全面にポリシリコン膜17を400nm程度の厚
さで形成する。
【0029】次に、図4に示すように、エッチングガス
としてSF6とO2との混合ガスを用いた異方性ドライエ
ッチングにより、ポリシリコン膜17と、トップ酸化膜
7と、ナイトライド膜6と、メモリ酸化膜5とをエッチ
ングする。
としてSF6とO2との混合ガスを用いた異方性ドライエ
ッチングにより、ポリシリコン膜17と、トップ酸化膜
7と、ナイトライド膜6と、メモリ酸化膜5とをエッチ
ングする。
【0030】この結果、共通ソース4の側壁の両側に、
ポリシリコン膜17からなるメモリゲート電極1を形成
する。
ポリシリコン膜17からなるメモリゲート電極1を形成
する。
【0031】次に、共通ソース4とメモリゲート電極1
とをマスクに、砒素を60keVの加速エネルギで4.
0×1015atoms/cm2程度のイオン注入量でイ
オン注入することによって、半導体基板9に第2導電型
であるN型のドレインとなる高濃度不純物層11を形成
する。
とをマスクに、砒素を60keVの加速エネルギで4.
0×1015atoms/cm2程度のイオン注入量でイ
オン注入することによって、半導体基板9に第2導電型
であるN型のドレインとなる高濃度不純物層11を形成
する。
【0032】次に、スパッタリング法によって、全面に
チタン(Ti)膜を100nm程度の厚さで形成する。
チタン(Ti)膜を100nm程度の厚さで形成する。
【0033】その後、窒素雰囲気中で温度600℃で熱
処理を行い、チタン膜と半導体基板9のシリコン、およ
びチタン膜とメモリゲート電極1のポリシリコンとを反
応させて、高濃度不純物層11とメモリゲート電極1と
の表面にシリサイド膜8を形成する。
処理を行い、チタン膜と半導体基板9のシリコン、およ
びチタン膜とメモリゲート電極1のポリシリコンとを反
応させて、高濃度不純物層11とメモリゲート電極1と
の表面にシリサイド膜8を形成する。
【0034】次に、水酸化アンモニウム(NH4OH)
と過酸化水素(H2O2)との混合溶液を用いて、未反応
のチタン膜をエッチングして除去する。
と過酸化水素(H2O2)との混合溶液を用いて、未反応
のチタン膜をエッチングして除去する。
【0035】次に、図5に示すように二酸化シリコン膜
を主体とする多層配線用絶縁膜12を形成し、ホトエッ
チング技術を用いてコンタクト窓18を形成し配線金属
13としてアルミニウムを形成することによって不揮発
性記憶素子が得られる。
を主体とする多層配線用絶縁膜12を形成し、ホトエッ
チング技術を用いてコンタクト窓18を形成し配線金属
13としてアルミニウムを形成することによって不揮発
性記憶素子が得られる。
【0036】これまで述べてきた実施例においては、共
通ソース4として金属シリサイド膜2と多結晶シリコン
膜3とから構成するものを示したが、共通ソース4とし
て金属膜、金属シリサイド膜、多結晶シリコン膜のみか
ら構成することもできる。
通ソース4として金属シリサイド膜2と多結晶シリコン
膜3とから構成するものを示したが、共通ソース4とし
て金属膜、金属シリサイド膜、多結晶シリコン膜のみか
ら構成することもできる。
【0037】また、ドレインとなる高濃度不純物層11
とメモリゲート電極1表面にチタン膜のシリサイド膜8
を形成する実施例で説明したが、シリサイド膜8を形成
せず高濃度不純物層11とメモリゲート電極1のみで
も、本発明と同様な効果を有する不揮発性記憶素子を得
ることができる。
とメモリゲート電極1表面にチタン膜のシリサイド膜8
を形成する実施例で説明したが、シリサイド膜8を形成
せず高濃度不純物層11とメモリゲート電極1のみで
も、本発明と同様な効果を有する不揮発性記憶素子を得
ることができる。
【0038】
【発明の効果】本発明においては、共通ソースを多結晶
シリコン膜と金属シリサイド膜との積層膜や低抵抗な多
結晶シリコン膜などで構成し、共通ソースを低抵抗とす
ることにより、従来の拡散層による共通ソースと比べ、
微細化が可能である。さらに、共通ソースを自己整合と
して、この共通ソースの両側にメモリゲート電極を形成
するため、従来のホトリソ技術を用いたメモリゲート電
極の形成より微細化が可能である。また、情報の読み出
し電圧に対し、書き込み電圧を充分に高くすることによ
り、従来必要であったMOSゲート電極が不要となり、
高集積化が容易である。以上の結果、形成工程が簡単
で、高集積化を実現する不揮発性記憶素子が得られる。
シリコン膜と金属シリサイド膜との積層膜や低抵抗な多
結晶シリコン膜などで構成し、共通ソースを低抵抗とす
ることにより、従来の拡散層による共通ソースと比べ、
微細化が可能である。さらに、共通ソースを自己整合と
して、この共通ソースの両側にメモリゲート電極を形成
するため、従来のホトリソ技術を用いたメモリゲート電
極の形成より微細化が可能である。また、情報の読み出
し電圧に対し、書き込み電圧を充分に高くすることによ
り、従来必要であったMOSゲート電極が不要となり、
高集積化が容易である。以上の結果、形成工程が簡単
で、高集積化を実現する不揮発性記憶素子が得られる。
【図面の簡単な説明】
【図1】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図2】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図3】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図4】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図5】本発明の一実施例における半導体不揮発記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図6】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図7】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図8】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図9】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
1 メモリゲート電極 2 金属シリサイド膜 3 多結晶シリコン膜 4 共通ソース 5 メモリ酸化膜 6 ナイトライド膜 7 トップ酸化膜 10 フィールド酸化膜 11 高濃度不純物層 12 拡散層 17 ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項1】 第1導電型の半導体基板の素子領域の周
囲のフィールド領域にフィールド酸化膜を形成し、全面
に多結晶シリコン膜と金属シリサイド膜とを形成し、ホ
トエッチング技術により共通ソースを形成する工程と、
メモリ酸化膜とナイトライド膜とトップ酸化膜とからな
る三層絶縁膜を形成し、全面にポリシリコン膜を形成す
る工程と、異方性ドライエッチング技術により、前記ポ
リシリコン膜をエッチングし、前記共通ソースの両側壁
にメモリゲート電極を形成する工程と、前記メモリゲー
ト電極との整合した領域の前記素子領域に高濃度不純物
層を形成する工程と、全面に高融点金属膜を形成し、熱
処理を行い、前記高濃度不純物層のシリコンと前記高融
点金属膜とを反応させ、さらに前記メモリゲート電極の
ポリシリコン膜と前記高融点金属膜とを反応させシリサ
イド膜を形成する工程と、未反応の前記高融点金属膜を
除去する工程と、二酸化シリコン膜を主体とする多層配
線用絶縁膜を形成する工程と、ホトエッチング技術によ
り該多層配線用絶縁膜にコンタクト窓を形成する工程
と、配線金属を形成する工程とを有することを特徴とす
る半導体不揮発性記憶素子の製造方法。 - 【請求項2】 第1導電型の半導体基板の素子領域の周
囲のフィールド領域にフィールド酸化膜を形成し、全面
に多結晶シリコン膜と金属シリサイド膜とを形成し、ホ
トエッチング技術により共通ソースを形成する工程と、
メモリ酸化膜とナイトライド膜とトップ酸化膜とからな
る三層絶縁膜を形成し、全面にポリシリコン膜を形成す
る工程と、異方性ドライエッチング技術により、該ポリ
シリコン膜をエッチングし、前記共通ソースの両側壁に
メモリゲート電極を形成する工程と、前記メモリゲート
電極との整合した領域の前記素子領域に高濃度不純物層
を形成する工程と、二酸化シリコン膜を主体とする多層
配線用絶縁膜を形成する工程と、ホトエッチング技術に
より該多層配線用絶縁膜にコンタクト窓を形成する工程
と、配線金属を形成する工程とを有することを特徴とす
る半導体不揮発性記憶素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02909792A JP3198141B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02909792A JP3198141B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体不揮発性記憶素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05198823A JPH05198823A (ja) | 1993-08-06 |
JP3198141B2 true JP3198141B2 (ja) | 2001-08-13 |
Family
ID=12266854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02909792A Expired - Fee Related JP3198141B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体不揮発性記憶素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3198141B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3873908B2 (ja) | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
KR100498507B1 (ko) * | 2003-08-08 | 2005-07-01 | 삼성전자주식회사 | 자기정렬형 1 비트 소노스(sonos) 셀 및 그 형성방법 |
-
1992
- 1992-01-21 JP JP02909792A patent/JP3198141B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05198823A (ja) | 1993-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO1993024959A1 (en) | Semiconductor nonvolatile storage device, semiconductor device, and its manufacture method | |
JPS6410107B2 (ja) | ||
JP3198141B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
JPH0548113A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2002124643A (ja) | 半導体記憶装置及びその製造方法 | |
JP3105288B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2916306B2 (ja) | 半導体装置 | |
JPH06163572A (ja) | Mos電界効果トランジスタの製造方法 | |
US5985712A (en) | Method of fabricating field effect transistor with an LDD structure | |
JP2829012B2 (ja) | 半導体不揮発性記憶装置とその製造方法 | |
JP3436315B2 (ja) | Monos型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
JP3088556B2 (ja) | 半導体装置の製法 | |
JPH0563206A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP3397817B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
JP2950557B2 (ja) | 半導体装置およびその製造方法 | |
JP2927257B2 (ja) | 半導体装置の製造方法 | |
JP3009696B2 (ja) | 半導体不揮発性メモリの製造方法 | |
JP2861025B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP3333498B2 (ja) | 半導体不揮発性記憶素子 | |
JPH05304207A (ja) | 半導体装置の素子間分離兼配線構造 | |
JP3192165B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
JPS6161463A (ja) | 半導体集積回路素子およびその製造方法 | |
JP3113391B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
JP3311810B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
JP2616546B2 (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |