JP3009696B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書き換え可能な半導体不揮発性メモ
リの製造方法に関する。
リの製造方法に関する。
半導体不揮発性メモリとしてMONOS（Metal Oxide Nit
ride Semiconductor）型メモリが知られている。このMO
NOS型メモリのメモリトランジスタをマトリクス状に配
置しメモリアレイとするときは、書き換え時の高電圧印
加による誤動作を防ぐため、アドレス用のMOS（Metal O
xide Semiconductor）トランジスタが必要となる。この
メモリトランジスタとMOSトランジスタとを有する半導
体不揮発性メモリにおける従来の製造方法を第２図を用
いて説明する。
ride Semiconductor）型メモリが知られている。このMO
NOS型メモリのメモリトランジスタをマトリクス状に配
置しメモリアレイとするときは、書き換え時の高電圧印
加による誤動作を防ぐため、アドレス用のMOS（Metal O
xide Semiconductor）トランジスタが必要となる。この
メモリトランジスタとMOSトランジスタとを有する半導
体不揮発性メモリにおける従来の製造方法を第２図を用
いて説明する。
第２図（ａ）〜（ｄ）は従来例における半導体不揮発
性メモリの製造方法を工程順に示す断面図である。
性メモリの製造方法を工程順に示す断面図である。
まず第２図（ａ）に示すように、第１導電型の半導体
基板11の素子領域13の周囲の素子分離領域15に素子分離
絶縁膜17を形成する。その後全面にメモリ酸化膜19と窒
化シリコン膜21と二酸化シリコン膜23とを形成する。こ
のメモリ酸化膜19と窒化シリコン膜21と二酸化シリコン
膜23とが、メモリトランジスタのメモリゲート絶縁層29
となる。その後全面に第１のポリシリコン膜47を形成す
る。
基板11の素子領域13の周囲の素子分離領域15に素子分離
絶縁膜17を形成する。その後全面にメモリ酸化膜19と窒
化シリコン膜21と二酸化シリコン膜23とを形成する。こ
のメモリ酸化膜19と窒化シリコン膜21と二酸化シリコン
膜23とが、メモリトランジスタのメモリゲート絶縁層29
となる。その後全面に第１のポリシリコン膜47を形成す
る。
次に第２図（ｂ）に示すように、メモリゲート領域25
に感光性樹脂（図示せず）を形成し、この感光性樹脂を
エッチングのマスクとして、第１のポリシリコン膜47と
二酸化シリコン膜23と窒化シリコン膜21とメモリ酸化膜
19とをエッチングする。この結果メモリゲート領域25に
第１のポリシリコン膜47からなるメモリゲート電極35
と、メモリ酸化膜19と窒化シリコン膜21と二酸化シリコ
ン膜23とからなるメモリゲート絶縁層29とを形成する。
に感光性樹脂（図示せず）を形成し、この感光性樹脂を
エッチングのマスクとして、第１のポリシリコン膜47と
二酸化シリコン膜23と窒化シリコン膜21とメモリ酸化膜
19とをエッチングする。この結果メモリゲート領域25に
第１のポリシリコン膜47からなるメモリゲート電極35
と、メモリ酸化膜19と窒化シリコン膜21と二酸化シリコ
ン膜23とからなるメモリゲート絶縁層29とを形成する。
次に第２図（ｃ）に示すように、全面に酸化シリコン
膜57を形成する。この酸化シリコン膜57がMOSトランジ
スタのMOSゲート絶縁膜31となる。その後全面に第２の
ポリシリコン膜49を形成する。
膜57を形成する。この酸化シリコン膜57がMOSトランジ
スタのMOSゲート絶縁膜31となる。その後全面に第２の
ポリシリコン膜49を形成する。
次に第２図（ｄ）に示すように、MOSゲート領域27に
感光性樹脂（図示せず）を形成し、この感光性樹脂をマ
スクにして、第２のポリシリコン膜49と酸化シリコン膜
57とをエッチングする。
感光性樹脂（図示せず）を形成し、この感光性樹脂をマ
スクにして、第２のポリシリコン膜49と酸化シリコン膜
57とをエッチングする。
この結果MOSゲート領域27に第２のポリシリコン膜49
からなるMOSゲート電極37と、酸化シリコン膜57からな
るMOSゲート絶縁膜31とを形成する。
からなるMOSゲート電極37と、酸化シリコン膜57からな
るMOSゲート絶縁膜31とを形成する。
以上の工程によりメモリゲート領域25にメモリトラン
ジスタ51、およびMOSゲート領域27にMOSトランジスタ53
を形成する。
ジスタ51、およびMOSゲート領域27にMOSトランジスタ53
を形成する。
従来のメモリトランジスタとMOSトランジスタとが混
在する不揮発性メモリの製造方法においては、メモリト
ランジスタを形成後、MOSトランジスタを形成してい
る。すなわちそれぞれ別々のホトエッチング処理によ
り、メモリトランジスタとMOSトランジスタとを製造し
ている。このためホトマスクを用いた感光性樹脂の露光
工程におけるそれぞれのアライメント誤差を見込んで、
MOSトランジスタとメモリトランジスタとを余裕をもっ
て配置しなければならず、半導体不揮発性メモリの高集
積化の妨げとなっている。
在する不揮発性メモリの製造方法においては、メモリト
ランジスタを形成後、MOSトランジスタを形成してい
る。すなわちそれぞれ別々のホトエッチング処理によ
り、メモリトランジスタとMOSトランジスタとを製造し
ている。このためホトマスクを用いた感光性樹脂の露光
工程におけるそれぞれのアライメント誤差を見込んで、
MOSトランジスタとメモリトランジスタとを余裕をもっ
て配置しなければならず、半導体不揮発性メモリの高集
積化の妨げとなっている。
本発明の目的は、上記課題を解決して、半導体不揮発
性メモリの高集積化が可能な製造方法を提供することに
ある。
性メモリの高集積化が可能な製造方法を提供することに
ある。
上記目的を達成するため本発明の半導体不揮発性メモ
リの製造方法は、下記に記載の手段を採用する。
リの製造方法は、下記に記載の手段を採用する。
本発明の半導体不揮発性メモリの製造方法は、下層膜
のメモリ酸化膜と中層膜の窒化シリコン膜と上層膜の二
酸化シリコン膜からなるメモリゲート絶縁層とメモリゲ
ート電極を有するメモリトランジスタと、MOSゲート絶
縁膜とMOSゲート電極とを有するMOSトランジスタとを、
第１導電型の半導体基板に形成した素子領域に形成する
半導体不揮発性メモリの製造方法であって、 上記半導体基板の上記素子領域の周囲の素子分離領域
に素子分離絶縁膜を形成する工程と、 上記メモリゲート絶縁層の上記上層膜として上記メモ
リ酸化膜と上記中層膜として上記窒化シリコン膜とを全
面に形成する工程と、 メモリゲート領域に上記メモリ酸化膜と上記窒化シリ
コン膜とをホトエッチングによりパターン形成する工程
と、 上記半導体基板と上記窒化シリコン膜の酸化処理を行
なうことによって、その半導体基板上に上記MOSゲート
絶縁膜と、その窒化シリコン膜上に上記メモリゲート絶
縁層の上記上層膜として上記二酸化シリコン膜とを同時
に形成する工程と、 全面にゲート材料膜を形成する工程と、 上記ゲート材料膜のホトエッチング処理を行なうこと
によりMOSゲート領域にMOSゲート電極と、メモリゲート
領域にメモリゲート電極とをパターン形成する工程と、 上記MOSゲート電極と上記メモリゲート電極との整合
する領域の上記素子領域に第２導電型からなる不純物層
を形成する工程と、 層間膜を形成し、ホトエッチング処理を行なうことに
より、その層間膜に接続穴をパターン形成し、さらに配
線を形成する工程とを有する ことを特徴とする。
のメモリ酸化膜と中層膜の窒化シリコン膜と上層膜の二
酸化シリコン膜からなるメモリゲート絶縁層とメモリゲ
ート電極を有するメモリトランジスタと、MOSゲート絶
縁膜とMOSゲート電極とを有するMOSトランジスタとを、
第１導電型の半導体基板に形成した素子領域に形成する
半導体不揮発性メモリの製造方法であって、 上記半導体基板の上記素子領域の周囲の素子分離領域
に素子分離絶縁膜を形成する工程と、 上記メモリゲート絶縁層の上記上層膜として上記メモ
リ酸化膜と上記中層膜として上記窒化シリコン膜とを全
面に形成する工程と、 メモリゲート領域に上記メモリ酸化膜と上記窒化シリ
コン膜とをホトエッチングによりパターン形成する工程
と、 上記半導体基板と上記窒化シリコン膜の酸化処理を行
なうことによって、その半導体基板上に上記MOSゲート
絶縁膜と、その窒化シリコン膜上に上記メモリゲート絶
縁層の上記上層膜として上記二酸化シリコン膜とを同時
に形成する工程と、 全面にゲート材料膜を形成する工程と、 上記ゲート材料膜のホトエッチング処理を行なうこと
によりMOSゲート領域にMOSゲート電極と、メモリゲート
領域にメモリゲート電極とをパターン形成する工程と、 上記MOSゲート電極と上記メモリゲート電極との整合
する領域の上記素子領域に第２導電型からなる不純物層
を形成する工程と、 層間膜を形成し、ホトエッチング処理を行なうことに
より、その層間膜に接続穴をパターン形成し、さらに配
線を形成する工程とを有する ことを特徴とする。
以下図面を用いて本発明の実施例を説明する。
第１図（ａ）〜（ｆ）は本発明における半導体不揮発
性メモリの製造方法を工程順に示す断面図である。
性メモリの製造方法を工程順に示す断面図である。
まず第１図（ａ）に示すように、導電型がＰ型の半導
体基板11の素子領域13上に形成した耐酸化膜（図示せ
ず）であるシリコンナイトライド膜（Si3N4）を酸化の
マスクとして酸化を行なう、いわゆる選択酸化により素
子分離領域15にシリコン酸化膜（SiO2）からなる厚さ70
0nmの素子分離絶縁膜17を形成する。その後選択酸化に
用いた素子領域13上のシリコンナイトライド膜を、リン
酸によるウェットエッチングにより除去する。その後酸
素と窒素との混合気体中で酸化処理を行ない、全面に厚
さ2nm程度のシリコン酸化膜からなるメモリ酸化膜19を
形成する。その後このメモリ酸化膜19上の全面に化学気
相成長法（以下CVD法と記す）によって、シリコンナイ
トライド膜からなる窒化シリコン膜21を膜厚12nm程度形
成する。
体基板11の素子領域13上に形成した耐酸化膜（図示せ
ず）であるシリコンナイトライド膜（Si3N4）を酸化の
マスクとして酸化を行なう、いわゆる選択酸化により素
子分離領域15にシリコン酸化膜（SiO2）からなる厚さ70
0nmの素子分離絶縁膜17を形成する。その後選択酸化に
用いた素子領域13上のシリコンナイトライド膜を、リン
酸によるウェットエッチングにより除去する。その後酸
素と窒素との混合気体中で酸化処理を行ない、全面に厚
さ2nm程度のシリコン酸化膜からなるメモリ酸化膜19を
形成する。その後このメモリ酸化膜19上の全面に化学気
相成長法（以下CVD法と記す）によって、シリコンナイ
トライド膜からなる窒化シリコン膜21を膜厚12nm程度形
成する。
次に第１図（ｂ）に示すように、全面に感光性樹脂55
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
25にパターニングされた感光性樹脂55を形成する。その
後このパターニングされた感光性樹脂55をエッチングの
マスクとして、窒徴シリコン膜21とメモリ酸化膜19とを
エッチングする。この窒化シリコン膜21のエッチング
は、反応性イオンエッチング装置を用いたドライエッチ
ングで行ない、エッチングガスとしては四フッ化炭素
（CF4）と酸素との混合ガスを用いる。メモリ酸化膜19
のエッチングは、フッ酸（HF）系のエッチング液を用い
たウェットエッチングで行なう。その後エッチングのマ
スクとして用いた感光性樹脂55を除去する。
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
25にパターニングされた感光性樹脂55を形成する。その
後このパターニングされた感光性樹脂55をエッチングの
マスクとして、窒徴シリコン膜21とメモリ酸化膜19とを
エッチングする。この窒化シリコン膜21のエッチング
は、反応性イオンエッチング装置を用いたドライエッチ
ングで行ない、エッチングガスとしては四フッ化炭素
（CF4）と酸素との混合ガスを用いる。メモリ酸化膜19
のエッチングは、フッ酸（HF）系のエッチング液を用い
たウェットエッチングで行なう。その後エッチングのマ
スクとして用いた感光性樹脂55を除去する。
次に第１図（ｃ）に示すように、酸化処理を行ないシ
リコン酸化膜からなる二酸化シリコン膜23を形成する。
この二酸化シリコン膜23の形成条件としては、酸素雰囲
気中で温度1000℃時間180分の酸化処理を行なう。この
酸化処理により素子領域13の半導体基板11上に厚さ100n
m程度の二酸化シリコン膜23と、窒化シリコン膜21上に
厚さ3nm程度の二酸化シリコン膜23とが形成される。半
導体基板11のシリコンと、窒化シリコン膜21のシリコン
ナイトライドとは酸化速度が異なるため、前述のよう
に、半導体基板11上と窒化シリコン膜21上とでは異なる
厚さの二酸化シリコン膜23が形成される。メモリゲート
領域25に形成したメモリ酸化膜19と窒化シリコン膜21と
二酸化シリコン膜23とが、メモリトランジスタのメモリ
ゲート絶縁層29となる。一方、素子領域13内の後述する
工程で形成するMOSゲート領域の二酸化シリコン膜23
が、MOSトランジスタのMOSゲート絶縁膜となる。
リコン酸化膜からなる二酸化シリコン膜23を形成する。
この二酸化シリコン膜23の形成条件としては、酸素雰囲
気中で温度1000℃時間180分の酸化処理を行なう。この
酸化処理により素子領域13の半導体基板11上に厚さ100n
m程度の二酸化シリコン膜23と、窒化シリコン膜21上に
厚さ3nm程度の二酸化シリコン膜23とが形成される。半
導体基板11のシリコンと、窒化シリコン膜21のシリコン
ナイトライドとは酸化速度が異なるため、前述のよう
に、半導体基板11上と窒化シリコン膜21上とでは異なる
厚さの二酸化シリコン膜23が形成される。メモリゲート
領域25に形成したメモリ酸化膜19と窒化シリコン膜21と
二酸化シリコン膜23とが、メモリトランジスタのメモリ
ゲート絶縁層29となる。一方、素子領域13内の後述する
工程で形成するMOSゲート領域の二酸化シリコン膜23
が、MOSトランジスタのMOSゲート絶縁膜となる。
次に第１図（ｄ）に示すように、ゲート材料膜33とし
て多結晶シリコン膜を、反応ガスとしてモノシラン（Si
H4）を用いたCVD法により膜厚450nm程度形成する。ゲー
ト材料膜33としては多結晶シリコン膜以外にも、モリブ
デンやタングステンなどの高融点金属膜、あるいは高融
点金属とシリコンとの合金であるシリサイド膜、あるい
は多結晶シリコン膜とシリサイド膜もしくは多結晶シリ
コン膜と高融点金属膜との積層膜も適用可能である。
て多結晶シリコン膜を、反応ガスとしてモノシラン（Si
H4）を用いたCVD法により膜厚450nm程度形成する。ゲー
ト材料膜33としては多結晶シリコン膜以外にも、モリブ
デンやタングステンなどの高融点金属膜、あるいは高融
点金属とシリコンとの合金であるシリサイド膜、あるい
は多結晶シリコン膜とシリサイド膜もしくは多結晶シリ
コン膜と高融点金属膜との積層膜も適用可能である。
次に第１図（ｅ）に示すように、全面に感光性樹脂55
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
25とMOSゲート領域27とにパターニングした感光性樹脂5
5を形成する。その後このパターニングされた感光性樹
脂55をエッチングのマスクとして、ゲート材料膜33であ
る多結晶シリコン膜を、反応性イオンエッチング装置を
用い、六フッ化イオウ（SF6）と酸素との混合気体をエ
ッチングガスとして用いてエッチングする。このエッチ
ングにより、ゲート材料膜33である多結晶シリコン膜か
らなるメモリゲート電極35とMOSゲート電極37とを同時
に形成する。その後エッチングのマスクとして用いた感
光性樹脂55を除去する。
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
25とMOSゲート領域27とにパターニングした感光性樹脂5
5を形成する。その後このパターニングされた感光性樹
脂55をエッチングのマスクとして、ゲート材料膜33であ
る多結晶シリコン膜を、反応性イオンエッチング装置を
用い、六フッ化イオウ（SF6）と酸素との混合気体をエ
ッチングガスとして用いてエッチングする。このエッチ
ングにより、ゲート材料膜33である多結晶シリコン膜か
らなるメモリゲート電極35とMOSゲート電極37とを同時
に形成する。その後エッチングのマスクとして用いた感
光性樹脂55を除去する。
次に第１図（ｆ）に示すように、MOSゲート電極37と
メモリゲート電極35との整合した領域に半導体基板11の
導電型と逆導電型であるＮ型の不純物を導入して、不純
物層39を形成する。この不純物層39の形成は、イオン注
入装置を用いてリンを50keVの加速エネルギーで、3.5×
1015cm-2のイオン注入量でイオン注入することによって
形成する。素子分離絶縁膜17とメモリゲート電極35との
間の不純物層39、および素子分離絶縁膜17とMOSゲート
電極37との間の不純物層39をソース領域、ドレイン領域
とする。その後リンを添加したシリコン酸化膜からなる
層間膜41を形成し、ホトエッチングによりこの層間膜41
に接続穴43を形成し、アルミニウムとシリコンとの合金
からなる配線45を形成する。
メモリゲート電極35との整合した領域に半導体基板11の
導電型と逆導電型であるＮ型の不純物を導入して、不純
物層39を形成する。この不純物層39の形成は、イオン注
入装置を用いてリンを50keVの加速エネルギーで、3.5×
1015cm-2のイオン注入量でイオン注入することによって
形成する。素子分離絶縁膜17とメモリゲート電極35との
間の不純物層39、および素子分離絶縁膜17とMOSゲート
電極37との間の不純物層39をソース領域、ドレイン領域
とする。その後リンを添加したシリコン酸化膜からなる
層間膜41を形成し、ホトエッチングによりこの層間膜41
に接続穴43を形成し、アルミニウムとシリコンとの合金
からなる配線45を形成する。
以上の工程によって、メモリゲート領域25にメモリト
ランジスタ51と、MOSゲート領域27にMOSトランジスタ53
とを有する不揮発性メモリが得られる。
ランジスタ51と、MOSゲート領域27にMOSトランジスタ53
とを有する不揮発性メモリが得られる。
以上の説明で明らかなように、メモリトランジスタの
メモリゲート電極と、MOSトランジスタのMOSゲート電極
とを同一のホトエッチング工程で形成する本発明の不揮
発性メモリの製造方法によれば、MOSトランジスタとメ
モリトランジスタとの間の距離は、ホトマスクのアライ
メントにおける合せ余裕を設ける必要はない。したがっ
てホトエッチングにおける極限寸法までMOSトランジス
タとメモリトランジスタとを接近して配置することが可
能となり、高集積化した半導体不揮発性メモリが得られ
る。
メモリゲート電極と、MOSトランジスタのMOSゲート電極
とを同一のホトエッチング工程で形成する本発明の不揮
発性メモリの製造方法によれば、MOSトランジスタとメ
モリトランジスタとの間の距離は、ホトマスクのアライ
メントにおける合せ余裕を設ける必要はない。したがっ
てホトエッチングにおける極限寸法までMOSトランジス
タとメモリトランジスタとを接近して配置することが可
能となり、高集積化した半導体不揮発性メモリが得られ
る。
さらに本発明の不揮発性メモリの製造方法において
は、従来別工程で形成していたメモリトランジスタのメ
モリゲート絶縁層を構成する二酸化シリコン膜と、MOS
トランジスタのMOSゲート絶縁膜である二酸化シリコン
膜とを同一の酸化工程で形成している。このため不揮発
性メモリの製造工程を１工程削減できるという効果もも
つ。
は、従来別工程で形成していたメモリトランジスタのメ
モリゲート絶縁層を構成する二酸化シリコン膜と、MOS
トランジスタのMOSゲート絶縁膜である二酸化シリコン
膜とを同一の酸化工程で形成している。このため不揮発
性メモリの製造工程を１工程削減できるという効果もも
つ。
さらに本発明の不揮発性メモリの製造方法において
は、従来別工程で形成していたメモリトランジスタのメ
モリゲート電極と、MOSトランジスタのMOSゲート電極と
を同一のホトエッチング工程で形成しているため、さら
に１工程削減できるという効果ももつ。
は、従来別工程で形成していたメモリトランジスタのメ
モリゲート電極と、MOSトランジスタのMOSゲート電極と
を同一のホトエッチング工程で形成しているため、さら
に１工程削減できるという効果ももつ。
第１図（ａ）〜（ｆ）は本発明における半導体不揮発性
メモリの製造方法を工程順に示す断面図、第２図（ａ）
〜（ｄ）は従来例における半導体不揮発性メモリの製造
方法を工程順に示す断面図である。 19……メモリ酸化膜、 21……窒化シリコン膜、 23……二酸化シリコン膜、 35……メモリゲート電極、 37……MOSゲート電極、 51……メモリトランジスタ、 53……MOSトランジスタ。
メモリの製造方法を工程順に示す断面図、第２図（ａ）
〜（ｄ）は従来例における半導体不揮発性メモリの製造
方法を工程順に示す断面図である。 19……メモリ酸化膜、 21……窒化シリコン膜、 23……二酸化シリコン膜、 35……メモリゲート電極、 37……MOSゲート電極、 51……メモリトランジスタ、 53……MOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−82082（ＪＰ，Ａ) 特開 平１−218057（ＪＰ，Ａ) 特開 昭62−49670（ＪＰ，Ａ) 特開 平１−155629（ＪＰ，Ａ) 特開 平３−218074（ＪＰ，Ａ) 特開 昭61−80851（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】下層膜のメモリ酸化膜と中層膜の窒化シリ
コン膜と上層膜の二酸化シリコン膜からなるメモリゲー
ト絶縁層とメモリゲート電極を有するメモリトランジス
タと、MOSゲート絶縁膜とMOSゲート電極とを有するMOS
トランジスタとを第１導電型の半導体基板に形成した素
子領域に形成する半導体不揮発性メモリの製造方法であ
って、 上記半導体基板の上記素子領域の周囲の素子分離領域に
素子分離絶縁膜を形成する工程と、 上記メモリゲート絶縁層の上記上層膜として上記メモリ
酸化膜と上記中層膜として上記窒化シリコン膜とを全面
に形成する工程と、 メモリゲート領域に上記メモリ酸化膜と上記窒化シリコ
ン膜とをホトエッチングによりパターン形成する工程
と、 上記半導体基板と上記窒化シリコン膜の酸化処理を行な
うことによって、その半導体基板上に上記MOSゲート絶
縁膜と、その窒化シリコン膜上に上記メモリゲート絶縁
層の上記上層膜として上記二酸化シリコン膜とを同時に
形成する工程と、 全面にゲート材料膜を形成する工程と、 上記ゲート材料膜のホトエッチング処理を行なうことに
よりMOSゲート領域にMOSゲート電極と、メモリゲート領
域にメモリゲート電極とをパターン形成する工程と、 上記MOSゲート電極と上記メモリゲート電極との整合す
る領域の上記素子領域に第２導電型からなる不純物層を
形成する工程と、 層間膜を形成し、ホトエッチング処理を行なうことによ
り、その層間膜に接続穴をパターン形成し、さらに配線
を形成する工程とを有する ことを特徴とする半導体不揮発性メモリの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025172A JP3009696B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性メモリの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0427166A JPH0427166A (ja) | 1992-01-30 |
| JP3009696B2 true JP3009696B2 (ja) | 2000-02-14 |
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|---|---|---|---|
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102449645B1 (ko) | 2021-01-12 | 2022-09-30 | (주)청송퍼니처 | 이동형 또는 고정형 가구 선반에 적용이 가능한 공용 고정 장치 |
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1990
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