JP3516558B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B20/60—Peripheral circuit regions
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には読み出し専用メモリ（ＲＯ
Ｍ）機能を有する半導体装置の製造方法に関する。
方法に関し、より詳細には読み出し専用メモリ（ＲＯ
Ｍ）機能を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】現在量
産されているマスクＲＯＭ装置は、図７に示す構造を有
している。つまり、このマスクＲＯＭは、周辺回路領域
とメモリセル領域とからなる。メモリセル領域において
は、シリコン基板１に形成されたＰ型ウェル３上に、ｎ
+ ポリシリコン膜８及びＷＳｉ膜７からなるゲート電極
９が形成されている。このゲート電極９に対して平行
に、チャネルストップ拡散層（Ｐ型）２０が配設されて
おり、ゲート電極９が分離されて、複数のセルトランジ
スタＡ、Ｂ、Ｃを形成している。なお、これらセルトラ
ンジスタのうち、セルトランジスタＢ及びＣはＬｏ状態
を記憶しており、ゲート電極９下のチャネル領域にはＰ
型ウエル３を形成する不純物以外、特別な不純物拡散層
は形成されていない。一方、セルトランジスタＡはＨｉ
状態を記憶しており、ゲート電極９下のチャネル領域に
ＲＯＭ書込み拡散層（Ｐ型）２１が形成されている。こ
れらセルトランジスタＡ、Ｂ、Ｃ上には層間絶縁膜とし
てＢＰＳＧ膜１０が積層されており、その上にはＴｉＮ
又はＴｉＮ／Ｔｉ膜５４を介してＡｌＣｕ膜５３及びＴ
ｉＮ又はＴｉＮ／Ｔｉ膜５５の積層膜からなるメタル配
線が形成され、さらにその上にはパッシベーション膜１
５が積層されている。
産されているマスクＲＯＭ装置は、図７に示す構造を有
している。つまり、このマスクＲＯＭは、周辺回路領域
とメモリセル領域とからなる。メモリセル領域において
は、シリコン基板１に形成されたＰ型ウェル３上に、ｎ
+ ポリシリコン膜８及びＷＳｉ膜７からなるゲート電極
９が形成されている。このゲート電極９に対して平行
に、チャネルストップ拡散層（Ｐ型）２０が配設されて
おり、ゲート電極９が分離されて、複数のセルトランジ
スタＡ、Ｂ、Ｃを形成している。なお、これらセルトラ
ンジスタのうち、セルトランジスタＢ及びＣはＬｏ状態
を記憶しており、ゲート電極９下のチャネル領域にはＰ
型ウエル３を形成する不純物以外、特別な不純物拡散層
は形成されていない。一方、セルトランジスタＡはＨｉ
状態を記憶しており、ゲート電極９下のチャネル領域に
ＲＯＭ書込み拡散層（Ｐ型）２１が形成されている。こ
れらセルトランジスタＡ、Ｂ、Ｃ上には層間絶縁膜とし
てＢＰＳＧ膜１０が積層されており、その上にはＴｉＮ
又はＴｉＮ／Ｔｉ膜５４を介してＡｌＣｕ膜５３及びＴ
ｉＮ又はＴｉＮ／Ｔｉ膜５５の積層膜からなるメタル配
線が形成され、さらにその上にはパッシベーション膜１
５が積層されている。
【０００３】周辺回路領域においては、シリコン基板１
上に素子分離領域２、Ｐ型ウエル３及びＮ型ウエル４が
形成されている。Ｐ型ウエル３及びＮ型ウエル４上に
は、それぞれゲート酸化膜１７を介して、ｎ+ ポリシリ
コン膜８及びＷＳｉ膜７からなるゲート電極９が形成さ
れている。また、ゲート電極の左右にはソース／ドレイ
ン領域であるＮ型拡散領域５（ＮＭＯＳトランジスタ１
３用）及びＰ型拡散領域６（ＰＭＯＳトランジスタ１４
用）がそれぞれ形成されている。さらに、ゲート電極９
上にはＢＰＳＧ膜１０が堆積され、Ｎ型拡散領域５及び
Ｐ型拡散領域６上方であってＢＰＳＧ膜１０に、Ｎ型拡
散領域５及びＰ型拡散領域６に至るコンタクトホール１
１が形成されている。コンタクトホール１１内には、Ｔ
ｉＮ／Ｔｉ膜５０を介してＷ膜５１が埋設されてコンタ
クトプラグが形成されている。また、メモリセル領域の
メタル配線と同様に、ＴｉＮ又はＴｉＮ／Ｔｉ膜５４を
介してＡｌＣｕ膜５３及びＴｉＮ又はＴｉＮ／Ｔｉ膜５
５の積層膜からなる１層目メタル配線が形成され、さら
にその上にはパッシベーション膜１５が積層されてい
る。
上に素子分離領域２、Ｐ型ウエル３及びＮ型ウエル４が
形成されている。Ｐ型ウエル３及びＮ型ウエル４上に
は、それぞれゲート酸化膜１７を介して、ｎ+ ポリシリ
コン膜８及びＷＳｉ膜７からなるゲート電極９が形成さ
れている。また、ゲート電極の左右にはソース／ドレイ
ン領域であるＮ型拡散領域５（ＮＭＯＳトランジスタ１
３用）及びＰ型拡散領域６（ＰＭＯＳトランジスタ１４
用）がそれぞれ形成されている。さらに、ゲート電極９
上にはＢＰＳＧ膜１０が堆積され、Ｎ型拡散領域５及び
Ｐ型拡散領域６上方であってＢＰＳＧ膜１０に、Ｎ型拡
散領域５及びＰ型拡散領域６に至るコンタクトホール１
１が形成されている。コンタクトホール１１内には、Ｔ
ｉＮ／Ｔｉ膜５０を介してＷ膜５１が埋設されてコンタ
クトプラグが形成されている。また、メモリセル領域の
メタル配線と同様に、ＴｉＮ又はＴｉＮ／Ｔｉ膜５４を
介してＡｌＣｕ膜５３及びＴｉＮ又はＴｉＮ／Ｔｉ膜５
５の積層膜からなる１層目メタル配線が形成され、さら
にその上にはパッシベーション膜１５が積層されてい
る。
【０００４】このような構造のデバイスにおいては、Ｒ
ＯＭ書き込み拡散は通常ゲート電極形成後のイオン注入
により実施され、さらにＢＰＳＧ膜を堆積し、その後の
熱処理工程で活性化される。従って、ＲＯＭ書込み後、
少なくともＢＰＳＧ膜堆積及び熱処理、コンタクトホー
ル開口及び埋め込み、メタル配線及びその加工と多数の
工程を経なければならず、ユーザーからのＲＯＭ受注か
ら、納品までかなりの時間を要した（アフターゲート
法）。また、アルミ系配線形成後にイオン注入法により
ＲＯＭ書込みを行う場合、イオン注入後の熱温度が５０
０℃以下に限定されるため、高温でアニールできず活性
率が低減する。
ＯＭ書き込み拡散は通常ゲート電極形成後のイオン注入
により実施され、さらにＢＰＳＧ膜を堆積し、その後の
熱処理工程で活性化される。従って、ＲＯＭ書込み後、
少なくともＢＰＳＧ膜堆積及び熱処理、コンタクトホー
ル開口及び埋め込み、メタル配線及びその加工と多数の
工程を経なければならず、ユーザーからのＲＯＭ受注か
ら、納品までかなりの時間を要した（アフターゲート
法）。また、アルミ系配線形成後にイオン注入法により
ＲＯＭ書込みを行う場合、イオン注入後の熱温度が５０
０℃以下に限定されるため、高温でアニールできず活性
率が低減する。
【０００５】この期間を短縮するため、メタル配線形成
後、ＲＯＭ書込み拡散用のイオン注入を行う方法が、例
えば、特開平５−１２１６９７号公報に提案されてい
る。この方法は、シリコン基板６１上にゲート電極６２
を形成し（図８（ａ））、ソース／ドレイン領域６３を
形成する（図８（ｂ））。次いで、層間絶縁膜６４を積
層し、この層間絶縁膜６４にコンタクトホールを形成
し、コンタクトホールを含む層間絶縁膜６４上にメタル
配線６５を高融点金属、具体的には融点９００℃以上の
導電性材料としてシリサイド、ポリサイド、高融点金属
単独等により形成し、さらにその上に保護膜６６を形成
する（図８（ｃ））。続いて、ＲＯＭ書き込みのための
レジストマスク６７を形成し、レジストマスク６７を用
いてイオン注入を行う（図８（ｄ））。
後、ＲＯＭ書込み拡散用のイオン注入を行う方法が、例
えば、特開平５−１２１６９７号公報に提案されてい
る。この方法は、シリコン基板６１上にゲート電極６２
を形成し（図８（ａ））、ソース／ドレイン領域６３を
形成する（図８（ｂ））。次いで、層間絶縁膜６４を積
層し、この層間絶縁膜６４にコンタクトホールを形成
し、コンタクトホールを含む層間絶縁膜６４上にメタル
配線６５を高融点金属、具体的には融点９００℃以上の
導電性材料としてシリサイド、ポリサイド、高融点金属
単独等により形成し、さらにその上に保護膜６６を形成
する（図８（ｃ））。続いて、ＲＯＭ書き込みのための
レジストマスク６７を形成し、レジストマスク６７を用
いてイオン注入を行う（図８（ｄ））。
【０００６】さらに、特開平６−１５１７７９号公報に
は、シリコン基板上にゲート電極及びソース／ドレイン
領域を形成し、層間絶縁膜を積層下後、コンタクトホー
ルを開口し、このコンタクトホールにＴｉＷ膜、ＴｉＮ
膜、ＴｉＮ／Ｔｉ積層膜、Ｗ膜又はＷＳｉ膜等を埋設し
た後、ＲＯＭ書き込み注入と活性化アニールを行ない、
Ａｌ系のメタル配線を形成することが提案されている。
は、シリコン基板上にゲート電極及びソース／ドレイン
領域を形成し、層間絶縁膜を積層下後、コンタクトホー
ルを開口し、このコンタクトホールにＴｉＷ膜、ＴｉＮ
膜、ＴｉＮ／Ｔｉ積層膜、Ｗ膜又はＷＳｉ膜等を埋設し
た後、ＲＯＭ書き込み注入と活性化アニールを行ない、
Ａｌ系のメタル配線を形成することが提案されている。
【０００７】上述した２種の技術は、メタル配線形成後
又は形成途中に、ＲＯＭ書込みのためのイオン注入及び
活性化のための熱処理を行っている。しかし、現実に
は、活性化アニールに耐え、かつ良好なコンタクト特性
を維持し、低抵抗な高融点金属配線を実現することがで
きず、実用化には至っていない。ここで、コンタクト特
性とは、ソース／ドレイン領域を構成するＮ型拡散層又
はＰ型拡散層やゲート電極に対するコンタクト抵抗及び
Ｎ型拡散層、Ｐ型拡散層の接合リーク特性等である。
又は形成途中に、ＲＯＭ書込みのためのイオン注入及び
活性化のための熱処理を行っている。しかし、現実に
は、活性化アニールに耐え、かつ良好なコンタクト特性
を維持し、低抵抗な高融点金属配線を実現することがで
きず、実用化には至っていない。ここで、コンタクト特
性とは、ソース／ドレイン領域を構成するＮ型拡散層又
はＰ型拡散層やゲート電極に対するコンタクト抵抗及び
Ｎ型拡散層、Ｐ型拡散層の接合リーク特性等である。
【０００８】特開平５−１２１６９７号公報で述べられ
ているシリサイドやポリサイドは、従来のアルミ系配線
に比べ抵抗が１桁から２桁高く、単独ではソース／ドレ
イン領域を構成するＮ型拡散層及びＰ型拡散層と同時に
低抵抗なコンタクトを形成することが困難である。ま
た、メタル配線を、高融点金属単独で形成すると、熱処
理時に金属とＳｉが反応するため、良好なコンタクト特
性を維持することが困難である。
ているシリサイドやポリサイドは、従来のアルミ系配線
に比べ抵抗が１桁から２桁高く、単独ではソース／ドレ
イン領域を構成するＮ型拡散層及びＰ型拡散層と同時に
低抵抗なコンタクトを形成することが困難である。ま
た、メタル配線を、高融点金属単独で形成すると、熱処
理時に金属とＳｉが反応するため、良好なコンタクト特
性を維持することが困難である。
【０００９】また、特開平６−１５１７７９号公報で
は、一旦ＴｉＷ膜を形成して、ＲＯＭ書込みのイオン注
入と熱処理を行なった後、配線の低抵抗化のため、アル
ミ系薄膜を形成して微細加工を行っており、配線加工完
了後にＲＯＭ書込みは行っていない。
は、一旦ＴｉＷ膜を形成して、ＲＯＭ書込みのイオン注
入と熱処理を行なった後、配線の低抵抗化のため、アル
ミ系薄膜を形成して微細加工を行っており、配線加工完
了後にＲＯＭ書込みは行っていない。
【００１０】本発明は上記課題に鑑みなされたものであ
り、アルミ系配線と同等の抵抗を有し、かつ、メタル配
線形成完了後、ＲＯＭ書込みのためのイオン注入と活性
化のための熱処理を実施でき、ＲＯＭ受注より出荷まで
の期間を最短にできる半導体装置及びその製造方法を提
供することを目的としている。
り、アルミ系配線と同等の抵抗を有し、かつ、メタル配
線形成完了後、ＲＯＭ書込みのためのイオン注入と活性
化のための熱処理を実施でき、ＲＯＭ受注より出荷まで
の期間を最短にできる半導体装置及びその製造方法を提
供することを目的としている。
【００１１】
【課題を解決するための手段】本発明によれば、(i)シ
リコン基板上に複数のトランジスタを形成し、 (ii)該トランジスタを含むシリコン基板上に絶縁膜を形
成し、該絶縁膜の所望の領域にコンタクトホール及び配
線用溝を形成し、 (iii)該コンタクトホール及び配線用溝内にタンタル化
合物からなるバリア層を形成し、該バリア層上に銅又は
銅合金を埋設して、前記絶縁膜と接触しないように金属
配線を形成し、 (iv)前記複数のトランジスタの内の所望のトランジスタ
に閾値電圧制御のための不純物注入を行い、 (v)該不純物を活性化するために７００〜９００℃でア
ニールすることを特徴とするマスクＲＯＭ部を備える 半
導体装置の製造方法が提供される。
リコン基板上に複数のトランジスタを形成し、 (ii)該トランジスタを含むシリコン基板上に絶縁膜を形
成し、該絶縁膜の所望の領域にコンタクトホール及び配
線用溝を形成し、 (iii)該コンタクトホール及び配線用溝内にタンタル化
合物からなるバリア層を形成し、該バリア層上に銅又は
銅合金を埋設して、前記絶縁膜と接触しないように金属
配線を形成し、 (iv)前記複数のトランジスタの内の所望のトランジスタ
に閾値電圧制御のための不純物注入を行い、 (v)該不純物を活性化するために７００〜９００℃でア
ニールすることを特徴とするマスクＲＯＭ部を備える 半
導体装置の製造方法が提供される。
【００１２】
【００１３】
【発明の実施の形態】本発明における半導体装置は、シ
リコン基板上に形成された複数のトランジスタとこのト
ランジスタの少なくとも１つに接続される金属配線から
なり、金属配線形成後にイオン注入により所望のトラン
ジスタの閾値電圧が制御される半導体装置である。この
ような半導体装置としては、主としてマスクＲＯＭ、こ
のようなＲＯＭ部を備えるマイクロコンピュータや種々
のロジックデバイス等が挙げられる。ここで、トランジ
スタに接続されるとは、トランジスタのゲート電極、ソ
ース／ドレイン領域等に直接接続されること、また、他
の導電材、例えば金属配線、ポリシリコン、種々の素子
等を介して間接的に接続されることのいずれをも包含す
る意味である。
リコン基板上に形成された複数のトランジスタとこのト
ランジスタの少なくとも１つに接続される金属配線から
なり、金属配線形成後にイオン注入により所望のトラン
ジスタの閾値電圧が制御される半導体装置である。この
ような半導体装置としては、主としてマスクＲＯＭ、こ
のようなＲＯＭ部を備えるマイクロコンピュータや種々
のロジックデバイス等が挙げられる。ここで、トランジ
スタに接続されるとは、トランジスタのゲート電極、ソ
ース／ドレイン領域等に直接接続されること、また、他
の導電材、例えば金属配線、ポリシリコン、種々の素子
等を介して間接的に接続されることのいずれをも包含す
る意味である。
【００１４】トランジスタは、シリコン基板上に形成さ
れたゲート電極、ソース／ドレイン領域等からなるもの
である。このトランジスタは、例えばマスクＲＯＭを構
成する場合には、周辺回路領域又はメモリセル領域のい
ずれに形成されるものであってもよいが、一般に、金属
配線形成後にイオン注入によりトランジスタの閾値電圧
が制御されるトランジスタとしては、メモリセル領域に
形成されるトランジスタである。ゲート電極は、例えば
ポリシリコン単層膜、高融点金属とのシリサイド又はポ
リサイド等の積層膜で公知の方法で形成することができ
る。また、ソース／ドレイン領域は、公知の方法で形成
することができ、その表面に高融点金属によるシリサイ
ド層が形成されていてもよい。このように予めシリサイ
ドが形成されている場合には、後述する金属配線とのコ
ンタクト抵抗を低減することができる。
れたゲート電極、ソース／ドレイン領域等からなるもの
である。このトランジスタは、例えばマスクＲＯＭを構
成する場合には、周辺回路領域又はメモリセル領域のい
ずれに形成されるものであってもよいが、一般に、金属
配線形成後にイオン注入によりトランジスタの閾値電圧
が制御されるトランジスタとしては、メモリセル領域に
形成されるトランジスタである。ゲート電極は、例えば
ポリシリコン単層膜、高融点金属とのシリサイド又はポ
リサイド等の積層膜で公知の方法で形成することができ
る。また、ソース／ドレイン領域は、公知の方法で形成
することができ、その表面に高融点金属によるシリサイ
ド層が形成されていてもよい。このように予めシリサイ
ドが形成されている場合には、後述する金属配線とのコ
ンタクト抵抗を低減することができる。
【００１５】トランジスタに接続される金属配線は、少
なくとも一部が銅又は銅合金からなる。金属配線は、一
般に層間絶縁膜等の絶縁膜を介し、この層間絶縁膜等に
形成されたコンタクトホールを経由してトランジスタに
接続されるものであり、例えば、コンタクトホール内に
プラグとして埋め込まれるコンタクト部と絶縁膜上で所
望のパターンを有する配線部とからなる。ここで、金属
配線の少なくとも一部とあるのは、コンタクト部と配線
部のいずれか、例えば配線部のみが銅又は銅合金で構成
されている場合、コンタクト部及び配線部に、バリア層
等の他の導電膜とともに銅又は銅合金が積層構造で構成
されている場合のいずれをも含む意味である。配線部に
のみ銅又は銅合金を使用する場合には、コンタクト部に
は通常コンタクトプラグとして使用される材料、例え
ば、タングステン等を使用してもよい。銅合金として
は、アルミニウム、錫（Ｓｎ）、ジルコニウム（Ｚｒ）
等との合金が挙げられる。この金属配線は、銅又は銅の
合金の単層膜又は積層膜で形成されていてもよく、その
膜厚は、通常配線層として用いることができる膜厚であ
れば特に限定されるものではない。例えば、１０００〜
５０００Å程度が挙げられる。銅合金は比抵抗が 1.7〜
2.3 μΩcmと、アルミ系合金の 2.7〜3.3 μΩcmに比べ
て低く、融点も高い。従って、アルミ系合金に比べ６〜
７割の膜厚で同等の配線抵抗を実現できる。なお、本発
明においては、金属配線は、１層で構成されていてもよ
く、２層以上の多層金属配線構造でもよい。また、本発
明の半導体装置がマスクＲＯＭを構成する場合、メモリ
セル領域と周辺回路領域とにおける金属配線は、同一工
程で形成することが好ましいが、上述した金属配線を形
成することができる限り、異なる工程で形成してもよい
し、異なる材料で形成してもよい。
なくとも一部が銅又は銅合金からなる。金属配線は、一
般に層間絶縁膜等の絶縁膜を介し、この層間絶縁膜等に
形成されたコンタクトホールを経由してトランジスタに
接続されるものであり、例えば、コンタクトホール内に
プラグとして埋め込まれるコンタクト部と絶縁膜上で所
望のパターンを有する配線部とからなる。ここで、金属
配線の少なくとも一部とあるのは、コンタクト部と配線
部のいずれか、例えば配線部のみが銅又は銅合金で構成
されている場合、コンタクト部及び配線部に、バリア層
等の他の導電膜とともに銅又は銅合金が積層構造で構成
されている場合のいずれをも含む意味である。配線部に
のみ銅又は銅合金を使用する場合には、コンタクト部に
は通常コンタクトプラグとして使用される材料、例え
ば、タングステン等を使用してもよい。銅合金として
は、アルミニウム、錫（Ｓｎ）、ジルコニウム（Ｚｒ）
等との合金が挙げられる。この金属配線は、銅又は銅の
合金の単層膜又は積層膜で形成されていてもよく、その
膜厚は、通常配線層として用いることができる膜厚であ
れば特に限定されるものではない。例えば、１０００〜
５０００Å程度が挙げられる。銅合金は比抵抗が 1.7〜
2.3 μΩcmと、アルミ系合金の 2.7〜3.3 μΩcmに比べ
て低く、融点も高い。従って、アルミ系合金に比べ６〜
７割の膜厚で同等の配線抵抗を実現できる。なお、本発
明においては、金属配線は、１層で構成されていてもよ
く、２層以上の多層金属配線構造でもよい。また、本発
明の半導体装置がマスクＲＯＭを構成する場合、メモリ
セル領域と周辺回路領域とにおける金属配線は、同一工
程で形成することが好ましいが、上述した金属配線を形
成することができる限り、異なる工程で形成してもよい
し、異なる材料で形成してもよい。
【００１６】また、本発明の半導体装置においては、金
属配線とトランジスタとが、その一部においてバリア層
を介在して接続されている。金属配線とトランジスタと
は、トランジスタのソース／ドレイン領域表面及び／又
はゲート電極等において接続される場合が多いため、こ
れら接続部位のいずれか又は全部にバリア層が介在して
いることが好ましい。バリア層としては、通常バリアメ
タルとして使用される金属膜であれば、特に限定される
ものではなく、例えば、ＴｉＮ、ＴｉＮＯＣ、ＴａＣx
Ｎ1-x （ｘ＝０〜１）、ＷＮx 等の窒化物を含むＴｉ化
合物；Ｔａ化合物；Ｗ化合物の単層膜又は積層膜が挙げ
られる。また、バリア層は、アモリファス的結晶構造を
有する材料、例えば、ＴａＣ、ＴａＮ、ＴａＮＣ等で形
成されていてもよい。このようなアモルファス的結晶状
態を有するバリア層を形成した場合には、７００〜８０
０℃の熱処理でも、金属配線である銅又は銅合金とシリ
コンとの反応を抑制することができる。このバリア層の
膜厚は、通常バリアメタルとして用いることができ、金
属配線の配線抵抗を適当な値に保持できる膜厚であれ
ば、特に限定されるものではなく、例えば、５０〜１０
００Å程度が挙げられる。さらに、ＴｉＮ／Ｔｉ、Ｔｉ
ＮＯＣ／Ｔｉ、ＴａＣx Ｎ1-x （ｘ＝０〜１）／Ｔｉ、
ＷＮｘ／Ｔｉ、ＴｉＮ／Ｃｏ、ＴｉＮＯＣ／Ｃｏ、Ｔａ
Ｃx Ｎ1-x （ｘ＝０〜１）／Ｃｏ、ＷＮｘ／Ｃｏ、Ｔｉ
Ｎ／Ｎｉ、ＴｉＮＯＣ／Ｎｉ、ＴａＣxＮ1-x （ｘ＝０
〜１）／Ｎｉ、ＷＮｘ／Ｎｉ等のように、バリア層の下
層にシリコンと反応してシリサイドを形成する材料を有
する２層構造としてもよい。ただし、この場合には、コ
ンタクト特性に悪影響を及ぼさない膜厚を設定すること
が必要である。このように、シリコンと反応してシリサ
イドを形成する材料をバリア層の下層に形成する場合に
は、トランジスタのソース／ドレイン領域表面及び／又
はゲート電極とバリア層との間、あるいは他の配線であ
るポリシリコンとの間にシリサイドを配置させることが
でき、金属配線とソース／ドレイン領域及びゲート電極
との間のコンタクト抵抗を低減することができる。な
お、コンタクト抵抗が大きな影響を持たないデバイスで
は、シリサイドを形成する材料を特に形成する必要はな
い。
属配線とトランジスタとが、その一部においてバリア層
を介在して接続されている。金属配線とトランジスタと
は、トランジスタのソース／ドレイン領域表面及び／又
はゲート電極等において接続される場合が多いため、こ
れら接続部位のいずれか又は全部にバリア層が介在して
いることが好ましい。バリア層としては、通常バリアメ
タルとして使用される金属膜であれば、特に限定される
ものではなく、例えば、ＴｉＮ、ＴｉＮＯＣ、ＴａＣx
Ｎ1-x （ｘ＝０〜１）、ＷＮx 等の窒化物を含むＴｉ化
合物；Ｔａ化合物；Ｗ化合物の単層膜又は積層膜が挙げ
られる。また、バリア層は、アモリファス的結晶構造を
有する材料、例えば、ＴａＣ、ＴａＮ、ＴａＮＣ等で形
成されていてもよい。このようなアモルファス的結晶状
態を有するバリア層を形成した場合には、７００〜８０
０℃の熱処理でも、金属配線である銅又は銅合金とシリ
コンとの反応を抑制することができる。このバリア層の
膜厚は、通常バリアメタルとして用いることができ、金
属配線の配線抵抗を適当な値に保持できる膜厚であれ
ば、特に限定されるものではなく、例えば、５０〜１０
００Å程度が挙げられる。さらに、ＴｉＮ／Ｔｉ、Ｔｉ
ＮＯＣ／Ｔｉ、ＴａＣx Ｎ1-x （ｘ＝０〜１）／Ｔｉ、
ＷＮｘ／Ｔｉ、ＴｉＮ／Ｃｏ、ＴｉＮＯＣ／Ｃｏ、Ｔａ
Ｃx Ｎ1-x （ｘ＝０〜１）／Ｃｏ、ＷＮｘ／Ｃｏ、Ｔｉ
Ｎ／Ｎｉ、ＴｉＮＯＣ／Ｎｉ、ＴａＣxＮ1-x （ｘ＝０
〜１）／Ｎｉ、ＷＮｘ／Ｎｉ等のように、バリア層の下
層にシリコンと反応してシリサイドを形成する材料を有
する２層構造としてもよい。ただし、この場合には、コ
ンタクト特性に悪影響を及ぼさない膜厚を設定すること
が必要である。このように、シリコンと反応してシリサ
イドを形成する材料をバリア層の下層に形成する場合に
は、トランジスタのソース／ドレイン領域表面及び／又
はゲート電極とバリア層との間、あるいは他の配線であ
るポリシリコンとの間にシリサイドを配置させることが
でき、金属配線とソース／ドレイン領域及びゲート電極
との間のコンタクト抵抗を低減することができる。な
お、コンタクト抵抗が大きな影響を持たないデバイスで
は、シリサイドを形成する材料を特に形成する必要はな
い。
【００１７】また、本発明の半導体装置の製造方法によ
れば、まず、工程(i) において、シリコン基板上に複数
のトランジスタを形成する。トランジスタは、上述した
ように公知の方法で、公知の材料を用いて形成すること
ができる。また、トランジスタのゲート電極上及び／又
はソース／ドレイン領域上に、Ｔａ、Ｔｉ、Ｃｏ等のシ
リコンと反応してシリサイドを形成する材料を用いて、
公知の方法により、シリサイド層を形成してもよい。
れば、まず、工程(i) において、シリコン基板上に複数
のトランジスタを形成する。トランジスタは、上述した
ように公知の方法で、公知の材料を用いて形成すること
ができる。また、トランジスタのゲート電極上及び／又
はソース／ドレイン領域上に、Ｔａ、Ｔｉ、Ｃｏ等のシ
リコンと反応してシリサイドを形成する材料を用いて、
公知の方法により、シリサイド層を形成してもよい。
【００１８】工程(ii)においては、これらトランジスタ
を含むシリコン基板上に絶縁膜を形成し、この絶縁膜の
所望の領域にコンタクトホール及び配線用溝を形成す
る。絶縁膜としては、例えば、ＢＰＳＧ、ＰＳＧ、ＮＳ
Ｇ、Ｐ−ＳｉＯ2 、ＳｉＯ2 、ＳｉＮ等を単層膜又は積
層膜として形成することができる。コンタクトホールの
径は、デバイスのサイズ等を考慮して適宜調整すること
ができ、フォトリソグラフィ及びエッチング工程等の公
知の方法で、シリコン基板（トランジスタのソース／ド
レイン領域）表面、又はゲート電極表面に至るように形
成することが好ましい。配線用溝は、コンタクトホール
の一部又は全部を含むように加工する必要があり、たと
えば、異なる材料からなる絶縁膜を２層積層し、上層の
絶縁膜にまず配線用溝を形成し、この配線用溝内の所望
の領域に、コンタクトホールを形成する方法等を用いる
ことができる。配線用溝の大きさは、後に金属配線の幅
及び厚さを決定することとなるため、金属配線が所望の
抵抗等を有するように調整することが必要である。な
お、本発明においては、工程(ii)及び後述する工程(ii
i) とを一工程として、まず絶縁膜にコンタクトホール
を形成し、コンタクトホールを形成した絶縁膜に、コン
タクトホールを埋め込むようにバリア層及び金属配線の
コンタクト部を形成し、さらにこの上に別の絶縁膜を形
成し、この絶縁膜に配線用溝を形成し、配線用溝内にバ
リア層及び金属配線の配線部を形成して先に形成された
コンタクト部と一体化して金属配線を形成する方法をも
包含する。
を含むシリコン基板上に絶縁膜を形成し、この絶縁膜の
所望の領域にコンタクトホール及び配線用溝を形成す
る。絶縁膜としては、例えば、ＢＰＳＧ、ＰＳＧ、ＮＳ
Ｇ、Ｐ−ＳｉＯ2 、ＳｉＯ2 、ＳｉＮ等を単層膜又は積
層膜として形成することができる。コンタクトホールの
径は、デバイスのサイズ等を考慮して適宜調整すること
ができ、フォトリソグラフィ及びエッチング工程等の公
知の方法で、シリコン基板（トランジスタのソース／ド
レイン領域）表面、又はゲート電極表面に至るように形
成することが好ましい。配線用溝は、コンタクトホール
の一部又は全部を含むように加工する必要があり、たと
えば、異なる材料からなる絶縁膜を２層積層し、上層の
絶縁膜にまず配線用溝を形成し、この配線用溝内の所望
の領域に、コンタクトホールを形成する方法等を用いる
ことができる。配線用溝の大きさは、後に金属配線の幅
及び厚さを決定することとなるため、金属配線が所望の
抵抗等を有するように調整することが必要である。な
お、本発明においては、工程(ii)及び後述する工程(ii
i) とを一工程として、まず絶縁膜にコンタクトホール
を形成し、コンタクトホールを形成した絶縁膜に、コン
タクトホールを埋め込むようにバリア層及び金属配線の
コンタクト部を形成し、さらにこの上に別の絶縁膜を形
成し、この絶縁膜に配線用溝を形成し、配線用溝内にバ
リア層及び金属配線の配線部を形成して先に形成された
コンタクト部と一体化して金属配線を形成する方法をも
包含する。
【００１９】工程(iii) において、コンタクトホール及
び配線用溝内にバリア層を形成し、該バリア層上に銅又
は銅合金を埋設して金属配線を形成する。この際のバリ
ア層は、上述した材料を、所望の膜厚で形成することが
好ましい。上記材料は、例えばＭＯＣＶＤ法、スパッタ
リング法、蒸着法等の公知の方法で形成することができ
る。なお、バリア層を形成する前に、つまりバリア層の
下層に、シリコンと反応してシリサイドを形成する材料
を予め形成してもよく、この場合には、コンタクトホー
ル底部にのみシリサイド層を形成することができ、金属
配線とトランジスタとの接続部に、さらにシリサイド層
を介在させることができる。金属配線は、まず、コンタ
クトホール及び配線用溝を含む絶縁膜上全面に銅又は銅
合金による膜を形成することによりコンタクトホール及
び配線用溝を埋設し、配線用溝外に存在する銅又は銅合
金をＣＭＰ法等によりエッチング除去する方法等、公知
の方法により形成することができる。なお、バリア層及
び金属配線は、必ずしもコンタクト部と配線部とを同一
の材料で形成する必要はなく、適宜異なる材料を選択し
て形成してもよい。この場合、バリア層のみコンタクト
部と配線部で異なる材料で形成してもよいし、金属配線
のみコンタクト部と配線部で異なる材料で形成してもよ
いし、バリア層及び金属配線のいずれをもコンタクト部
と配線部で異なる材料で形成してもよい。
び配線用溝内にバリア層を形成し、該バリア層上に銅又
は銅合金を埋設して金属配線を形成する。この際のバリ
ア層は、上述した材料を、所望の膜厚で形成することが
好ましい。上記材料は、例えばＭＯＣＶＤ法、スパッタ
リング法、蒸着法等の公知の方法で形成することができ
る。なお、バリア層を形成する前に、つまりバリア層の
下層に、シリコンと反応してシリサイドを形成する材料
を予め形成してもよく、この場合には、コンタクトホー
ル底部にのみシリサイド層を形成することができ、金属
配線とトランジスタとの接続部に、さらにシリサイド層
を介在させることができる。金属配線は、まず、コンタ
クトホール及び配線用溝を含む絶縁膜上全面に銅又は銅
合金による膜を形成することによりコンタクトホール及
び配線用溝を埋設し、配線用溝外に存在する銅又は銅合
金をＣＭＰ法等によりエッチング除去する方法等、公知
の方法により形成することができる。なお、バリア層及
び金属配線は、必ずしもコンタクト部と配線部とを同一
の材料で形成する必要はなく、適宜異なる材料を選択し
て形成してもよい。この場合、バリア層のみコンタクト
部と配線部で異なる材料で形成してもよいし、金属配線
のみコンタクト部と配線部で異なる材料で形成してもよ
いし、バリア層及び金属配線のいずれをもコンタクト部
と配線部で異なる材料で形成してもよい。
【００２０】工程(iv)において、複数のトランジスタの
うちの所望のトランジスタに閾値電圧制御のための不純
物注入を行う。この際の不純物注入は、先の工程で金属
配線が形成されているため、金属配線上方から行うもの
である。例えば、フォトリソグラフィ工程により閾値電
圧制御を意図する所望のトランジスタ部分のみに開口部
を有するマスクを形成し、このマスクを用いて、金属配
線及び／又はゲート電極を貫通させて、所望のトランジ
スタのチャネル領域に、ソース／ドレイン領域の導電型
と逆の導電型を有するイオンを用いて行うことが好まし
い。不純物のドーズは、閾値電圧に応じて設定すること
ができ、注入エネルギーは、金属配線、ゲート電極、絶
縁膜又はマスクの膜厚等に応じて適宜設定することがで
きる。
うちの所望のトランジスタに閾値電圧制御のための不純
物注入を行う。この際の不純物注入は、先の工程で金属
配線が形成されているため、金属配線上方から行うもの
である。例えば、フォトリソグラフィ工程により閾値電
圧制御を意図する所望のトランジスタ部分のみに開口部
を有するマスクを形成し、このマスクを用いて、金属配
線及び／又はゲート電極を貫通させて、所望のトランジ
スタのチャネル領域に、ソース／ドレイン領域の導電型
と逆の導電型を有するイオンを用いて行うことが好まし
い。不純物のドーズは、閾値電圧に応じて設定すること
ができ、注入エネルギーは、金属配線、ゲート電極、絶
縁膜又はマスクの膜厚等に応じて適宜設定することがで
きる。
【００２１】工程(v）において、不純物を活性化するた
めにアニールする。この際のアニールは、不純物を活性
化するために十分な温度及び時間で行うことが好まし
い。本発明においては、不純物活性化のためのアニール
は、金属配線が完了した後に行うものであるが、金属配
線として銅又は銅合金を用いているために、アルミ系配
線を用いたもののように比較的低い温度に限定されるこ
とはない。例えば、７００℃〜９００℃程度の温度範囲
で１秒〜４５分間程度行うことができる。具体的には、
７５０℃で３０分間、８５０℃で１０秒間の熱処理を行
うことができる。
めにアニールする。この際のアニールは、不純物を活性
化するために十分な温度及び時間で行うことが好まし
い。本発明においては、不純物活性化のためのアニール
は、金属配線が完了した後に行うものであるが、金属配
線として銅又は銅合金を用いているために、アルミ系配
線を用いたもののように比較的低い温度に限定されるこ
とはない。例えば、７００℃〜９００℃程度の温度範囲
で１秒〜４５分間程度行うことができる。具体的には、
７５０℃で３０分間、８５０℃で１０秒間の熱処理を行
うことができる。
【００２２】以下、本発明のマスクＲＯＭ装置の実施例
を図面に基づいて説明する。
を図面に基づいて説明する。
【００２３】実施例１
図１に示したマスクＲＯＭは、周辺回路領域とメモリセ
ル領域とからなる。メモリセル領域においては、シリコ
ン基板１に形成されたＰ型ウェル３上に、ｎ+ ポリシリ
コン膜８及びＷＳｉ膜７からなるゲート電極９が形成さ
れている。このゲート電極９に対して平行に、チャネル
ストップ拡散層（Ｐ型）２０が配設されており、ゲート
電極９が分離されて、複数のセルトランジスタＡ、Ｂ、
Ｃを形成している。なお、これらセルトランジスタのう
ち、セルトランジスタＢ及びＣはＬｏ状態を記憶してお
り、ゲート電極９下のチャネル領域にはＰ型ウエル３を
形成する不純物以外、特別な不純物拡散層は形成されて
いない。一方、セルトランジスタＡはＨｉ状態を記憶し
ており、ゲート電極９下のチャネル領域にＲＯＭ書込み
拡散層（Ｐ型）２１が形成されている。これらセルトラ
ンジスタＡ、Ｂ、Ｃ上には層間絶縁膜としてＢＰＳＧ膜
１０が積層されており、その上にはＴｉ薄３１、バリア
層であるＴａＣx Ｎ1-x 膜３０及び銅薄膜３２が積層さ
れ、さらにその上にはパッシベーション膜１５が積層さ
れている。なお、図示していないが、Ｔｉ薄３１、Ｔａ
Ｃx Ｎ1-x 膜３０及び銅薄膜３２からなる１層目金属配
線１２は、メモリセル領域に形成されたトランジスタと
直接的に接続されている。
ル領域とからなる。メモリセル領域においては、シリコ
ン基板１に形成されたＰ型ウェル３上に、ｎ+ ポリシリ
コン膜８及びＷＳｉ膜７からなるゲート電極９が形成さ
れている。このゲート電極９に対して平行に、チャネル
ストップ拡散層（Ｐ型）２０が配設されており、ゲート
電極９が分離されて、複数のセルトランジスタＡ、Ｂ、
Ｃを形成している。なお、これらセルトランジスタのう
ち、セルトランジスタＢ及びＣはＬｏ状態を記憶してお
り、ゲート電極９下のチャネル領域にはＰ型ウエル３を
形成する不純物以外、特別な不純物拡散層は形成されて
いない。一方、セルトランジスタＡはＨｉ状態を記憶し
ており、ゲート電極９下のチャネル領域にＲＯＭ書込み
拡散層（Ｐ型）２１が形成されている。これらセルトラ
ンジスタＡ、Ｂ、Ｃ上には層間絶縁膜としてＢＰＳＧ膜
１０が積層されており、その上にはＴｉ薄３１、バリア
層であるＴａＣx Ｎ1-x 膜３０及び銅薄膜３２が積層さ
れ、さらにその上にはパッシベーション膜１５が積層さ
れている。なお、図示していないが、Ｔｉ薄３１、Ｔａ
Ｃx Ｎ1-x 膜３０及び銅薄膜３２からなる１層目金属配
線１２は、メモリセル領域に形成されたトランジスタと
直接的に接続されている。
【００２４】周辺回路領域においては、シリコン基板１
上に素子分離領域２、Ｐ型ウエル３及びＮ型ウエル４が
形成されている。Ｐ型ウエル３及びＮ型ウエル４上に
は、それぞれゲート酸化膜１７を介して、ｎ+ ポリシリ
コン膜８及びＷＳｉ膜７からなるゲート電極９が形成さ
れている。また、ゲート電極の左右にはソース／ドレイ
ン領域であるＮ型拡散領域５（ＮＭＯＳトランジスタ１
３用）及びＰ型拡散領域６（ＰＭＯＳトランジスタ１４
用）がそれぞれ形成されている。さらに、ゲート電極９
上にはＢＰＳＧ膜１０が堆積され、Ｎ型拡散領域５及び
Ｐ型拡散領域６上方であってＢＰＳＧ膜１０に、Ｎ型拡
散領域５及びＰ型拡散領域６に至るコンタクトホール１
１が形成されている。また、ＢＰＳＧ膜１０の上にはＰ
−ＳｉＯ膜１６が堆積され、Ｐ−ＳｉＯ膜１６に配線用
の溝が形成されている。この溝は、コンタクトホール１
１上に形成されており、コンタクトホール１１及び溝内
には、Ｔｉ膜３１を介してＴａＣx Ｎ1-x 膜３０が積層
されており、さらに、銅薄膜３２が埋設されてコンタク
ト部及び配線部が一体形成された１層目金属配線１２を
構成している。
上に素子分離領域２、Ｐ型ウエル３及びＮ型ウエル４が
形成されている。Ｐ型ウエル３及びＮ型ウエル４上に
は、それぞれゲート酸化膜１７を介して、ｎ+ ポリシリ
コン膜８及びＷＳｉ膜７からなるゲート電極９が形成さ
れている。また、ゲート電極の左右にはソース／ドレイ
ン領域であるＮ型拡散領域５（ＮＭＯＳトランジスタ１
３用）及びＰ型拡散領域６（ＰＭＯＳトランジスタ１４
用）がそれぞれ形成されている。さらに、ゲート電極９
上にはＢＰＳＧ膜１０が堆積され、Ｎ型拡散領域５及び
Ｐ型拡散領域６上方であってＢＰＳＧ膜１０に、Ｎ型拡
散領域５及びＰ型拡散領域６に至るコンタクトホール１
１が形成されている。また、ＢＰＳＧ膜１０の上にはＰ
−ＳｉＯ膜１６が堆積され、Ｐ−ＳｉＯ膜１６に配線用
の溝が形成されている。この溝は、コンタクトホール１
１上に形成されており、コンタクトホール１１及び溝内
には、Ｔｉ膜３１を介してＴａＣx Ｎ1-x 膜３０が積層
されており、さらに、銅薄膜３２が埋設されてコンタク
ト部及び配線部が一体形成された１層目金属配線１２を
構成している。
【００２５】本実施例におけるマスクＲＯＭ装置におい
ては、周辺回路領域及びメモリセル領域に、公知の方法
でＰ型ウェル３及び／又はＮ型ウェル４を形成し、ゲー
ト電極９及びソース／ドレイン領域、チャネルストップ
拡散層２０等、層間絶縁膜であるＢＰＳＧ１０を形成
し、さらにＰ−ＳｉＯ膜１６、コンタクトホール１１及
び配線用の溝を形成した。次いで、コンタクトホール１
１の埋め込みと配線との形成を同時に行った。つまり、
Ｐ−ＳｉＯ膜１６に深さ０．５μｍの溝を形成し、さら
にその下のＢＰＳＧ膜１０を貫いて、シリコン基板１に
至るコンタクトホール１１を開口した。続いて、コンタ
クトホール１１及び配線用の溝内、メモリセル領域にお
けるＢＰＳＧ１０上に、膜厚６０ｎｍのＴｉ膜３１及び
膜厚１５０ｎｍのＴａＣx Ｎ1- x 膜３０を堆積した後、
６５０℃で１５秒間熱処理を施し、膜厚０．６μｍの銅
薄膜３２を堆積した。さらに、溝外であってＰ−ＳｉＯ
膜１６上の銅薄膜３２、ＴａＣx Ｎ1-x 膜３０及びＴｉ
薄膜３１をＣＭＰ法でエッチング除去し、コンタクトホ
ール１１と溝内にのみ１層目金属配線１２を形成した。
ては、周辺回路領域及びメモリセル領域に、公知の方法
でＰ型ウェル３及び／又はＮ型ウェル４を形成し、ゲー
ト電極９及びソース／ドレイン領域、チャネルストップ
拡散層２０等、層間絶縁膜であるＢＰＳＧ１０を形成
し、さらにＰ−ＳｉＯ膜１６、コンタクトホール１１及
び配線用の溝を形成した。次いで、コンタクトホール１
１の埋め込みと配線との形成を同時に行った。つまり、
Ｐ−ＳｉＯ膜１６に深さ０．５μｍの溝を形成し、さら
にその下のＢＰＳＧ膜１０を貫いて、シリコン基板１に
至るコンタクトホール１１を開口した。続いて、コンタ
クトホール１１及び配線用の溝内、メモリセル領域にお
けるＢＰＳＧ１０上に、膜厚６０ｎｍのＴｉ膜３１及び
膜厚１５０ｎｍのＴａＣx Ｎ1- x 膜３０を堆積した後、
６５０℃で１５秒間熱処理を施し、膜厚０．６μｍの銅
薄膜３２を堆積した。さらに、溝外であってＰ−ＳｉＯ
膜１６上の銅薄膜３２、ＴａＣx Ｎ1-x 膜３０及びＴｉ
薄膜３１をＣＭＰ法でエッチング除去し、コンタクトホ
ール１１と溝内にのみ１層目金属配線１２を形成した。
【００２６】上記実施例では、意図的な合金化をしてい
ない膜厚０．３μｍの銅薄膜３２により配線を形成し
た。そのシート抵抗は約７０ｍΩであり、アルミ系配線
と同等の抵抗が得られた。
ない膜厚０．３μｍの銅薄膜３２により配線を形成し
た。そのシート抵抗は約７０ｍΩであり、アルミ系配線
と同等の抵抗が得られた。
【００２７】ＴａＣx Ｎ1-x 膜は、銅に対して良好なバ
リア性を有し、膜厚２５０Åで７００℃、３０分の熱処
理に耐える。また、急速熱処理では、８５０℃、１０秒
の熱処理に耐える。これらの熱処理は、金属配線形成後
にＲＯＭ書込みのために注入された不純物（例えばボロ
ン）を活性化するのに十分である。また、バリア層の下
部に配置したＴｉ膜３１は、シリコン基板１との界面部
においてシリコンと反応してシリサイド化され、これに
より、Ｎ型拡散層５、Ｐ型拡散層６、ゲート電極９に対
して、それぞれ１００Ω、２００Ω、３０Ωの抵抗を実
現した（コンタクト径０．４μｍ、深さ１．０μｍ）。
リア性を有し、膜厚２５０Åで７００℃、３０分の熱処
理に耐える。また、急速熱処理では、８５０℃、１０秒
の熱処理に耐える。これらの熱処理は、金属配線形成後
にＲＯＭ書込みのために注入された不純物（例えばボロ
ン）を活性化するのに十分である。また、バリア層の下
部に配置したＴｉ膜３１は、シリコン基板１との界面部
においてシリコンと反応してシリサイド化され、これに
より、Ｎ型拡散層５、Ｐ型拡散層６、ゲート電極９に対
して、それぞれ１００Ω、２００Ω、３０Ωの抵抗を実
現した（コンタクト径０．４μｍ、深さ１．０μｍ）。
【００２８】本実施例においては、上記のように、１層
目金属配線１２を形成し、メモリセル領域におけるセル
トランジスタＡのチャネル領域に、例えば、ボロンイオ
ンを５００ｋｅＶ程度のエネルギー、２×１０13ｃｍ-2
程度のドーズで注入し、その後、８５０℃程度の温度で
１０秒間熱処理を施した。このように形成したマスクＲ
ＯＭ装置を用いて、１６ＭｂＭＲＯＭ−ＬＳＩを作製し
た。同一の設計による従来構造品と同等の電気特性が得
られた。また、このような構造及び製造工程により、従
来の納期をさらに短縮化することが可能となった。
目金属配線１２を形成し、メモリセル領域におけるセル
トランジスタＡのチャネル領域に、例えば、ボロンイオ
ンを５００ｋｅＶ程度のエネルギー、２×１０13ｃｍ-2
程度のドーズで注入し、その後、８５０℃程度の温度で
１０秒間熱処理を施した。このように形成したマスクＲ
ＯＭ装置を用いて、１６ＭｂＭＲＯＭ−ＬＳＩを作製し
た。同一の設計による従来構造品と同等の電気特性が得
られた。また、このような構造及び製造工程により、従
来の納期をさらに短縮化することが可能となった。
【００２９】実施例２
本実施例のマスクＲＯＭ装置の構造は、コンタクト部及
び配線部からなる金属配線以外は実施例１と同様の構造
である。図２に示したように、コンタクトホール１１及
び溝内には、バリア層としてＴａＣx Ｎ1-x 膜３０が形
成されており、さらに、その上に銅薄膜３２が埋設され
てコンタクト部及び配線部からなる１層目金属配線を構
成している。
び配線部からなる金属配線以外は実施例１と同様の構造
である。図２に示したように、コンタクトホール１１及
び溝内には、バリア層としてＴａＣx Ｎ1-x 膜３０が形
成されており、さらに、その上に銅薄膜３２が埋設され
てコンタクト部及び配線部からなる１層目金属配線を構
成している。
【００３０】実施例３
本実施例のマスクＲＯＭ装置の構造は、コンタクト部及
び配線部からなる金属配線以外は実施例１と同様の構造
である。図３に示したように、コンタクトホール１１及
び溝内には、ＴｉＳｉ2 膜４１を介してバリア層として
ＴａＣx Ｎ1-x 膜３０が積層されており、さらに、その
上に銅薄膜３２が埋設されてコンタクト部及び配線部か
らなる１層目金属配線を構成している。
び配線部からなる金属配線以外は実施例１と同様の構造
である。図３に示したように、コンタクトホール１１及
び溝内には、ＴｉＳｉ2 膜４１を介してバリア層として
ＴａＣx Ｎ1-x 膜３０が積層されており、さらに、その
上に銅薄膜３２が埋設されてコンタクト部及び配線部か
らなる１層目金属配線を構成している。
【００３１】実施例４
本実施例のマスクＲＯＭ装置の構造は、コンタクト部及
び配線部からなる金属配線以外は実施例１と同様の構造
である。図４に示したように、コンタクトホール１１内
には、Ｔｉ膜又はＴｉＳｉ2 膜４２を介してバリア層と
してＴａＣx Ｎ1-x 膜３０が積層されており、さらに、
その上に銅薄膜３２が埋設されてコンタクト部を構成し
ている。また、このコンタクト部上の溝内には、バリア
層としてＴａＣx Ｎ1-x 膜３０が積層され、さらに、銅
薄膜３２が埋設されて配線部を構成している。
び配線部からなる金属配線以外は実施例１と同様の構造
である。図４に示したように、コンタクトホール１１内
には、Ｔｉ膜又はＴｉＳｉ2 膜４２を介してバリア層と
してＴａＣx Ｎ1-x 膜３０が積層されており、さらに、
その上に銅薄膜３２が埋設されてコンタクト部を構成し
ている。また、このコンタクト部上の溝内には、バリア
層としてＴａＣx Ｎ1-x 膜３０が積層され、さらに、銅
薄膜３２が埋設されて配線部を構成している。
【００３２】実施例５
本実施例のマスクＲＯＭ装置の構造は、コンタクト部及
び配線部からなる金属配線以外は実施例１と同様の構造
である。図５に示したように、コンタクトホール１１内
には、ＴｉＮ／Ｔｉ積層膜４３を介してＷ膜４４が埋設
されてコンタクト部を構成している。なお、ＴｉＮはタ
ングステンのバリア層として用いられている。また、こ
のコンタクト部上の溝内には、バリア層としてＴａＣx
Ｎ1-x 膜３０が積層され、さらに、銅薄膜３２が埋設さ
れて配線部を構成している。
び配線部からなる金属配線以外は実施例１と同様の構造
である。図５に示したように、コンタクトホール１１内
には、ＴｉＮ／Ｔｉ積層膜４３を介してＷ膜４４が埋設
されてコンタクト部を構成している。なお、ＴｉＮはタ
ングステンのバリア層として用いられている。また、こ
のコンタクト部上の溝内には、バリア層としてＴａＣx
Ｎ1-x 膜３０が積層され、さらに、銅薄膜３２が埋設さ
れて配線部を構成している。
【００３３】本実施例では、実施例１と同様に、１層目
金属配線として合金化していない銅薄膜３１を用い、バ
リア膜としてＴａＣx Ｎ1-x 膜３０を用いた。この構造
は、コンタクト部埋め込みにおいて実績のある既存技術
であり、銅による配線がイオン注入後の熱処理に耐える
ことを考慮すれば、安定したコンタクト特性が得られ
る。特に、コンタクト部にプラグとしてＷ膜を用いるた
め、深いコンタクトホール底部にバリア性を十分確保で
きる程厚くバリア膜を堆積する必要がなく、バリア膜の
膜厚を実施例１より薄くできる。これは、タングステン
が銅に比べてＳｉと反応しにくいので、その分バリア膜
厚を薄くできるからである。上記のマスクＲＯＭ装置を
用いて、１６ＭｂＭＲＯＭ−ＬＳＩを作製したところ、
実施例１と同様、良好なコンタクト特性が得られ、電気
特性、歩留まりとも良好な結果が得られた。また、この
ような構造及び製造工程により、従来の納期をさらに短
縮化することが可能となった。
金属配線として合金化していない銅薄膜３１を用い、バ
リア膜としてＴａＣx Ｎ1-x 膜３０を用いた。この構造
は、コンタクト部埋め込みにおいて実績のある既存技術
であり、銅による配線がイオン注入後の熱処理に耐える
ことを考慮すれば、安定したコンタクト特性が得られ
る。特に、コンタクト部にプラグとしてＷ膜を用いるた
め、深いコンタクトホール底部にバリア性を十分確保で
きる程厚くバリア膜を堆積する必要がなく、バリア膜の
膜厚を実施例１より薄くできる。これは、タングステン
が銅に比べてＳｉと反応しにくいので、その分バリア膜
厚を薄くできるからである。上記のマスクＲＯＭ装置を
用いて、１６ＭｂＭＲＯＭ−ＬＳＩを作製したところ、
実施例１と同様、良好なコンタクト特性が得られ、電気
特性、歩留まりとも良好な結果が得られた。また、この
ような構造及び製造工程により、従来の納期をさらに短
縮化することが可能となった。
【００３４】実施例６
本実施例のマスクＲＯＭ装置の構造は、コンタクト部及
び配線部からなる金属配線及び基板側の電極構造以外は
実施例１と同様の構造である。つまり、図６に示したよ
うに、コンタクトホール１１及び溝内には、バリア層と
してＴａＣx Ｎ1-x 膜３０が形成されており、さらに、
その上に銅薄膜３２が埋設されてコンタクト部及び配線
部からなる１層目金属配線１２を構成している。
び配線部からなる金属配線及び基板側の電極構造以外は
実施例１と同様の構造である。つまり、図６に示したよ
うに、コンタクトホール１１及び溝内には、バリア層と
してＴａＣx Ｎ1-x 膜３０が形成されており、さらに、
その上に銅薄膜３２が埋設されてコンタクト部及び配線
部からなる１層目金属配線１２を構成している。
【００３５】また、ゲート電極９、Ｎ型拡散層５及びＰ
型拡散層６の上面が公知の技術によりＴｉサリサイド化
されている（自己整合的にＴｉＳｉ2 膜を表面に形成す
る）。本実施例では、ＴｉＳｉ2 薄膜上にコンタクト部
が形成されることとなるので、Ｔｉ膜を形成しないで十
分低いコンタクト抵抗を実現することができる。
型拡散層６の上面が公知の技術によりＴｉサリサイド化
されている（自己整合的にＴｉＳｉ2 膜を表面に形成す
る）。本実施例では、ＴｉＳｉ2 薄膜上にコンタクト部
が形成されることとなるので、Ｔｉ膜を形成しないで十
分低いコンタクト抵抗を実現することができる。
【００３６】
【発明の効果】本発明によれば、金属配線形成後にイオ
ン注入によりトランジスタの閾値電圧が制御される半導
体装置において、高温熱処理に耐え得る金属配線とバリ
ア層との組み合わせにより、従来で実現されていなかっ
た金属配線形成後における高温熱処理が可能となる。そ
の結果、金属配線のコンタクト特性及び配線抵抗も従来
と同等の特性を得ることができ、事実上、使用に耐え得
るデバイスを提供することが可能となった。また、金属
配線形成後にＲＯＭの書き込みが実施できるため、従来
に比較してＲＯＭ受けから出荷までの期間を２週間から
１週間に短縮できた。
ン注入によりトランジスタの閾値電圧が制御される半導
体装置において、高温熱処理に耐え得る金属配線とバリ
ア層との組み合わせにより、従来で実現されていなかっ
た金属配線形成後における高温熱処理が可能となる。そ
の結果、金属配線のコンタクト特性及び配線抵抗も従来
と同等の特性を得ることができ、事実上、使用に耐え得
るデバイスを提供することが可能となった。また、金属
配線形成後にＲＯＭの書き込みが実施できるため、従来
に比較してＲＯＭ受けから出荷までの期間を２週間から
１週間に短縮できた。
【図１】本発明の半導体装置であるマスクＲＯＭの一実
施例を示す概略断面図である。
施例を示す概略断面図である。
【図２】本発明の半導体装置であるマスクＲＯＭの金属
配線部分を示す要部の概略断面図である。
配線部分を示す要部の概略断面図である。
【図３】本発明の半導体装置であるマスクＲＯＭの別の
金属配線部分を示す要部の概略断面図である。
金属配線部分を示す要部の概略断面図である。
【図４】本発明の半導体装置であるマスクＲＯＭのさら
に別の金属配線部分を示す要部の概略断面図である。
に別の金属配線部分を示す要部の概略断面図である。
【図５】本発明の半導体装置であるマスクＲＯＭのさら
に別の金属配線部分を示す要部の概略断面図である。
に別の金属配線部分を示す要部の概略断面図である。
【図６】本発明の半導体装置であるマスクＲＯＭの別の
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図７】従来のマスクＲＯＭ構造を示す概略断面図であ
る。
る。
【図８】従来の別のマスクＲＯＭを製造する工程図であ
る。
る。
１ シリコン基板
２ 素子分離領域
３ Ｐ型ウェル
４ Ｎ型ウェル
５ Ｎ型拡散層
６ Ｐ型拡散層
７ ＷＳｉ膜
８ ｎ+ ポリシリコン膜
９ ゲート電極
１０ ＢＰＳＧ膜
１１ コンタクトホール
１２ １層目金属配線
１３ ＮＭＯＳトランジスタ
１４ ＰＭＯＳトランジスタ
１５ パッシベーション膜
１６ Ｐ−ＳｉＯ膜
１７ ゲート酸化膜
２０ チャネルストップ拡散層
２１ ＲＯＭ書込み拡散層
３０ ＴａＣx Ｎ1-x 膜
３１ Ｔｉ膜
３２ 銅薄膜
３５、４１ ＴｉＳｉＯ2 膜
４２ Ｔｉ膜又はＴｉＳｉＯ2 膜
４３ ＴｉＮ／Ｔｉ積層膜
４４ タングステン膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−273224（ＪＰ，Ａ)
特開 平６−334050（ＪＰ，Ａ)
特開 平６−37280（ＪＰ，Ａ)
特開 平９−116030（ＪＰ，Ａ)
特開 平６−151779（ＪＰ，Ａ)
特開 平６−69353（ＪＰ，Ａ)
特開 平８−64695（ＪＰ，Ａ)
特開 平６−333927（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8246
H01L 21/28 301
H01L 21/768
H01L 27/112
Claims (3)
- 【請求項１】 (i)シリコン基板上に複数のトランジス
タを形成し、 (ii)該トランジスタを含むシリコン基板上に絶縁膜を形
成し、該絶縁膜の所望の領域にコンタクトホール及び配
線用溝を形成し、 (iii)該コンタクトホール及び配線用溝内にタンタル化
合物からなるバリア層を形成し、該バリア層上に銅又は
銅合金を埋設して、前記絶縁膜と接触しないように金属
配線を形成し、 (iv)前記複数のトランジスタの内の所望のトランジスタ
に閾値電圧制御のための不純物注入を行い、 (v)該不純物を活性化するために７００〜９００℃でア
ニールすることを特徴とするマスクＲＯＭ部を備える半
導体装置の製造方法。 - 【請求項２】 バリア層下に予めシリサイド層を形成す
る請求項１記載のマスクＲＯＭ部を備える半導体装置の
製造方法。 - 【請求項３】 バリア層を、ＴａＣxＮ1-x（ｘ＝０〜
１）で形成する請求項１に記載のマスクＲＯＭ部を備え
る半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22401896A JP3516558B2 (ja) | 1996-08-26 | 1996-08-26 | 半導体装置の製造方法 |
| US08/839,025 US5744394A (en) | 1996-08-26 | 1997-04-23 | Method for fabricating a semiconductor device having copper layer |
| TW086105313A TW334639B (en) | 1996-08-26 | 1997-04-24 | Semiconductor device and fabrication process therefor |
| CN97113445A CN1085413C (zh) | 1996-08-26 | 1997-05-21 | 半导体器件及其制造方法 |
| KR1019970023143A KR100249481B1 (ko) | 1996-08-26 | 1997-06-04 | 반도체 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22401896A JP3516558B2 (ja) | 1996-08-26 | 1996-08-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070202A JPH1070202A (ja) | 1998-03-10 |
| JP3516558B2 true JP3516558B2 (ja) | 2004-04-05 |
Family
ID=16807302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22401896A Expired - Fee Related JP3516558B2 (ja) | 1996-08-26 | 1996-08-26 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5744394A (ja) |
| JP (1) | JP3516558B2 (ja) |
| KR (1) | KR100249481B1 (ja) |
| CN (1) | CN1085413C (ja) |
| TW (1) | TW334639B (ja) |
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| US6214731B1 (en) | 1998-03-25 | 2001-04-10 | Advanced Micro Devices, Inc. | Copper metalization with improved electromigration resistance |
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