CN1041137C - 半导体存储电路 - Google Patents

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Abstract

一种半导体存储电路，该电路中，比较器(31-1-13-N)将读出放大器(12-1-12-N)的读出数据与输入数据比较，确定此二数据是否一致；闩锁电路(20-1-20-N)在控制信号(CTL3)所定期间比较器输出一次表示不一致的数据，则保持并输出该数据；比较器常输出表示一致的数据，才输出表示一致的数据；判定电路(16)在控制信号(CTL4)所定期间，根据闩锁电路输出数据判定写入是否结束，再写入信号生成电路(30)在判定电路输出写入未结束信号时，发送再写入信号到写入电路(17)。具有能充分进行数据写入或擦除的优点。

Description

半导体存储电路
本发明专门涉及对数据可电写入和擦除的半导体存储电路改善其自动写入和自动擦除功能。
历来的数据可电写入和擦除半导体存储器，例如快速EEPROM，具有写入、擦除和读出等三种基本工作方式。
图18为说明写入工作方式中的“自动写入”的流程图。现简单说明该自动写入方式。
首先，将地址数据和输入数据输入到存储电路(步骤ST1)后，输入数据写入到该地址数据所指定的存储单元(步骤ST2)。
经历存储单元所加高电压进行放电的恢复时间(步骤ST3)后，变成通过读出放大器验证存储单元阈值状态的验证工作方式(步骤ST4)。
由比较器对读出放大器输出数据和存储电路输入数据进行比较，若两种数据一致，则输入数据的写入结束，若不一致，则输入数据再写入(步骤ST5-7)。
这种再写入最多重复25次，两种数据经常不一致时，判断为该存储电路失效。
因此，将所需数据写入存储单元后，通过读出放大器读取该存储单元的阈值状态，自动判断所需数据是否已准确写入该存储单元，这种工作方式就是自动写入。而且，所需数据未写入存储单元时，反复进行数据写入，直到所需数据准确写入该存储单元。
除自动写入外，还有自动擦除的工作方式。擦除存储单元的数据后，通过读出放大器读取该存储单元的阈值状态，自动判断该存储单元的数据是否已擦除，这种工作方式就是自动擦除。而且，存储单元的数据未擦除时，反复进行数据擦除，直至该存储单元的数据准确擦去。
(1)现有技术的电路A
图19-图21说明以往执行自动写入方式用的电路的一个例子。图20为说明图19中读出放大器的组成的电路图，图21为说明图19中比较器的电路图。
写入(擦除)电路17接收写入(擦除)起动信号PSTART后，对存储单元11中所定主存储单元MC进行数据的写入或擦除。在验证时，对主存储单元MC判定是否已进行规定数据的写入或擦除。
首先，由读出放大器12-1-12-N读出已进行数据写入的主存储单元MC中的数据。
读出放大器12-1-12-N采用对主存储单元MC的单元电流和基准存储单元RC的单元电流进行比较的方式。单元电流取决于各存储单元的字线电位(选通电位)VWL和存储单元的阈值Vth。
字线电位VWL不变时，若主存储单元MC的阈值Vth足够高，则MC阻断，单元电流不通过MC。因此，晶体管P1的漏极电位VSA变得比晶体管P2的漏极电位VREF高。即，读出放大器输出“0”的数据。
反之，若MC的阈值Vth足够低，则该MC接通，有单元电流通过。因此，晶体管P1的漏极电位VSA变成比晶体管P2的漏极电位VREF低。即，读出放大器输出“1”的数据。
上述存储电路中，自动写入方式(仅限于写入“0”时)进行验证时的字线电位VWL设定为7V，自动擦除方式(使数据全“1”)进行验证时的字线电位VWL设定为3V。即，这两种工作方式验证时的字线电位VWL，相对于通常读出时的字线电位VWL(＝5V)有±2V的差值。这样安排的原因是让自动写入方式(仅限于写入“0”)进行验证时读出放大器容易输出“1”，自动擦除方式进行验证时读出放大器容易输出“0”，从而使判断写入(或擦除)结束的条件严格，以实现完整数据的写入和擦除。
接着，由比较器13-1-13-N对输入数据(写入数据或擦除数据)DIN和读出放大器的输出数据SA进行比较。
比较器在两种数据一致时，输出表示写入或擦除结束的A(数据“0”)，若两种数据不一致，则输出表示写入或擦除未结束的A(数据“1”)。
比较器13-1的输出数据输入到“或非”门14-1的一输入端。“或非”门14-1的另一输入端输入数据“0”。“或非”门14-1的输出数据输入到“非门”15-1。
比较器13-2的输出数据输入到“或非”门14-2的一输入端。“或非”门14-2的另一输入端输入“非”门15-1的输出数据。“或非”门14-2的输出数据输入到“非”门15-2。
同样，比较器13-N(N为自然数)的输出数据输入到“或非”门14-N的一输入端。“或非”门14-N的另一输入端输入“非”门15-(N-1)的输出数据。“或非”门14-N的输出数据输入到“非”门15-N。
然后，“非”门15-N的输出数据B输入到判定电路16，由该电路判定N个主存储单元中是否已写入所需数据。
在N个比较器中至少一个输出表示写入或擦除未结束的数据(“1”)时，“非”门15-N的输出数据B为“1”。因此，判定电路16判定主存储单元写入或擦除未结束，并将写入(擦除)未结束信号PNO发送到再写入(擦除)信号生成电路30。
再写入(擦除)信号生成电路30接收上述信号PNO后，将再写入(擦除)信号PRETRY发送给写入(擦除)电路17。
写入(擦除)电路17接收上述信号PRETRY后，对存储单元11中规定的主存储单元MC进行数据的再写入或擦除。
然后，同样地进行验证。若这种验证超过规定的次数(例如25次)，则再写入(擦除)信号生成电路30不将再写入(擦除)信号PRETRY送到写入(擦除)电路17，并产生制品故障的信号。
反之，在全部比较器输出表示写入或擦除结束的数据(“0”)时，“非”门15-N的输出数据B为“0”。因此，判定电路16判定主存储单元写入或擦除结束，不将写入(擦除)未结束信号PNO送到再写入(擦除)信号生成电路30，并输出制品良好的信号。
(2)现有技术的电路B
图22和23说明另一例以往进行自动写入(擦除)工作用的电路。图23为说明图22中定时反相电路的组成的电路图。
与图19的以往电路相比，本电路的不同点是“非”门15-N与判定电路16之间连接了定时反相电路18，其他结构与图19的以往电路完全相同。
定时反相电路18由控制信号CTL1进行控制。如图24所示，控制信号CTL1为“1”的期间，定时反相电路18维持控制信号CTL1为“1”时的数据B状态，并作为数据B′输出。
在现有技术的电路A的情况下，如图25所示，动作判定区间内由于某些原因，输出数据B例如从“0”反相为“1”，则判定电路16最初判定主存储单元的写入或擦除已结束，中途又判定写入或擦除未结束。于是，判定电路16将再写入(擦除)信号PNO和写入(擦除)结束信号(PGOK)都送到再写入(擦除)信号生成电路30，因而造成动作差错。
现有技术的电路B中，在控制信号CTL1为“1”时(动作判定区间)，判定电路16的输入B′必然固定为“0”或“1”，所以不存在上述电路A中动作差错的问题。
然而，自动写入(擦除)方式的动作是每次重复写入或擦除，主存储单元的阈值Vth都上升或下降。
因此，例如自动写入(仅限于写入数据“0”)工作方式验证时的读出放大器中，就经历了从VSA＜Vref变为VSA＞Vref，读出放大器的输出从“1”变为“0”的过程。而且，自动擦除(使数据全“1”)方式验证时的读出放大器中，也经历了从VSA＞Vref变为VSA＜Vref，读出放大器输出从“0”变为“1”的过程。
即，如图26所示，读出放大器输出从“1”变为“0”或从“0”变为“1”的过程中，必然存在VSA与Vref大致相等的阶段。在该阶段，读出放大器的输出非常不稳定，相当于陷入“0”与“1”交替输出的振荡状态。
读出放大器的输出一振荡，比较器的输出当然也为振荡状态。这种情况下，写入擦除是否结束的判断在定时反相电路控制信号CTL1从“0”向“1”变化的瞬间决定，因而尽管主存储单元与基准存储单元的阈值大致相同，仍如图27和图28所示，按某一概率，有时判为写入(擦除)结束，有时判为写入(擦除)未结束。
因此，以自动写入工作方式为例，不顾未充分满足VSA＞Vref的关系，判定为数据写入结束，就会产生写入不充分等缺点。又由于存在写入到充分满足VSA＞Vref关系的主存储单元，所以也有数据写入结束后主存储单元阈值Vth分布范围大的缺点。
本发明为解决上述缺点，其目的在于消除数据写入擦除工作方式验证时读出放大器振荡造成的判定结果偏差，完整地进行数据写入或擦除，从而可提供能设定稳定的存储单元阈值的半导体存储电路。
为了达到上述目的，本发明的半导体存储电路具有：根据输入数据，对存储单元进行写入或擦除的第1手段；读出上述存储单元所存数据的读出放大器；将上述读出放大器的输出数据与上述输入数据比较，判定这种两种数据是否一致的比较电路；输入第1控制信号，在该控制信号所决定的一定期间内，上述比较器输出一次表示不一致的数据，就保持该不一致数据，并持续输出，只有上述比较器常输出表示一致的数据时，才输出表示一致的数据的闩锁电路；输入第2控制信号，在该控制信号所决定的一定期间内，根据上述闩锁电路的输出数据，判定上述存储单元写入或擦除是否结束的判定电路；上述判定电路输出写入或擦除未结束信号时，使上述第1手段根据上述输入数据，对上述存储单元进行再写入或再擦除的第2手段。
上述读出放大器具有下述工作方式：将主存储单元阈值与基准存储单元阈值比较，根据上述主存储单元流通的单元电流和基准存储单元流通的单元电流的大小关系，确定读出数据。
本发明的半导体存储电路还具有时延电路，该电路用来利用第3控制信号的输入，使上述存储单元的数据读出开始，又让上述第3控制信号延迟一定时间后取得上述第1控制信号。
该半导体存储电路又备有第4手段，该手段包含N组(N为自然数)将上述读出放大器、上述比较器和上述闩锁电路作为一组的第3手段，而且上述N组第3手段中一组输出表示不一致的数据，就输出该不一致数据，只在上述N组第3手段全输出表示一致的数据时，才输出表示一致的数据。这时，上述第4手段的输出数据输入到上述判定电路。
本发明的半导体存储电路备有第4手段，该手段包含N组(N为自然数)将上述读出放大器和上述比较器作为一组的第3手段，而且上述N组第3手段中一组输出表示不一致的数据，就输出该不一致数据，只在上述N组第3手段全输出表示一致的数据时，才输出表示一致的数据。这时，上述第4手段的输出数据输入到上述闩锁电路。
上述判定电路在输出写入或擦除结束信号时，不输出写入或擦除未结束信号，上述第2手段在上述写入或擦除未结束信号达到一定次数时，输出制品故障信号，使上述第1手段不进行再写入或再擦除。
根据上述结构，比较器的输出数据通过闩锁电路输入到判定电路。闩锁电路在第1控制信号所决定的一定期间内，比较器输出一次表示不一致的数据，就保持并持续输出该数据，只在上述比较器常输出表示一致的数据时。才输出表示一致的数据。
即，若处于存储单元写入或擦除未充分结束，读出放大器的输出数据振荡，比较器交替输出表示一致和不一致的数据的状态下，闩锁电路就总是持续输出表示不一致的数据。
因此，闩锁电路输出表示一致的数据(写入或擦除结束)时，主存储单元阈值对基准存储单元阈值有足够的差值，较稳定，可充分进行写入或擦除，而且写入或擦除后的主存储单元阈值分布范围也不大。
图1表示本发明第1实施例的半导体存储电路。
图2为图1半导体存储电路中时延电路的电路图。
图3为图1半导体存储电路中闩锁电路的电路图。
图4为说明图3闩锁电路动作的定时图。
图5为说明图3闩锁电路动作的定时图。
图6为图1半导体存储电路中判定电路的电路图。
图7为图1半导体存储电路中再写入(擦除)信号生成电路一部分组成单元的电路图。
图8为图1半导体存储电路中再写入(擦除)信号生成电路一部分组成单元的电路图。
图9为图7中二进制计数器的电路图。
图10为说明图1半导体存储电路动作的定时图。
图11为说明图1半导体存储电路动作的定时图。
图12为说明图1半导体存储电路动作的定时图。
图13为说明图1半导体存储电路动作的定时图。
图14表示本发明第2实施例的半导体存储电路。
图15为说明图14半导体存储电路动作的定时图。
图16为说明图14半导体存储电路动作的定时图。
图17为说明图14半导体存储电路动作的定时图。
图18为自动写入方式流程图。
图19表示以往的半导体存储电路。
图20为图19半导体存储电路中读出放大器的电路图。
图21为图19半导体存储电路中比较器的电路图。
图22表示以往的半导体存储电路。
图23为图22半导体存储电路中定时反相电路的电路图。
图24为说明图22半导体存储电路动作的定时图。
图25为说明图19半导体存储电路动作的定时图。
图26表示主存储单元阈值状态与读出放大器输出的关系。
图27为说明图23定时反相电路动作的定时图。
图28为说明图23定时反相电路动作的定时图。
下面参照附图详细说明本发明的半导体存储电路。
图1示出本发明第1实施例的半导体存储电路。图中虚线100所围部分表示自动写入(擦除)控制电路。
现说明该半导体存储电路的组成。
主存储单元11上接有读出放大器12-1-12-N。各读出放大器按主存储单元阈值与基准存储单元阈值的大小关系改变输出。即，主存储单元阈值比基准存储单元阈值大时(存储数据“0”时)，输出数据“0”，主存储单元阈值比基准存储单元阈值小时(存储数据“1”时)，输出数据“1”。各读出放大器可用诸如图20的电路。
读出放大器12-1-12-N连接比较器13-1-13-N。比较器13-1-13-N将输入数据(写入或擦除数据)与读出放大器的输出数据比较。各比较器在上述两种数据一致时，输出写入或擦除结束数据(“0”)，若该两种数据不一致，则输出写入或擦除未结束数据(“1”)。各比较器可用诸如图21的电路。
比较器13-1-13-N连接闩锁电路20-1-20-N。各闩锁电路输入控制信号CTL3。将来自外部的控制信号CTL2通过时延电路19延迟后，可得控制信号CTL3。
控制信号CTL3输入到存储电路，则执行验证工作方式。
时延电路具有诸如图2所示的组成。
即，控制信号CTL2输入到“与非”门21的一输入端。该CTL2输入端和“与非”门21的另一输入端之间，连接P沟道MOS晶体管P10和N沟道MOS晶体管N10的源极和漏极。上述P10的栅极加接地电位，上述N10的栅极加电源电位VDD。“与非”门21的另一输入端连接MOS电容CP和CN。“与非”门21的输出端连接“非”门22的输入端。“非”门22输出控制信号CTL3。
此时延电路仅在控制信号CTL2从“0”变为“1”时(动作判别区间起始点)，使控制信号CTL3从“0”到“1”的变化延迟一定时间。
闩锁电路具有诸如图3所示的组成。
即，“或非”门23的一输入端上输入比较器的输出数据A-k(k等于1、2……N)。“或非”门23的输出端连接“或非”门24的一输入端。控制信号CTL3通过“非”门25输入到“或非”门24的另一输入端。“或非”门24的输出端连接“或非”门23的另一输入端。闩锁电路的输出数据A′-k由“或非”门24的输出端可得。
此闩锁电路，例如图4中所示，在控制信号CTL3为“1”的期间(动作判定区间)，比较器的输出数据A-k一次为“1”(写入或擦除未结束)，则从那个时刻以后，持续将“1”作为输出数据A′-k输出。
又，例如图5中所示，闩锁电路只有比-k输出数据A-k常为“0”(写入或擦除结束)时，持续输出“0”作为输出数据A′-k。
闩锁电路20-1的输出数据输入到“或非”门14-1的一输入端。“或非”门14-1的另一输入端输入数据“0”，“或非”门14-1的输出数据输入到“非”门15-1。
闩锁电路20-2的输出数据输入到“或非”门14-2的一输入端。“或非”门14-2的另一输入端输入“非”门15-1的输出数据。“或非”门14-2的输出数据输入到非门15-2。
同样，闩锁电路20-N的输出数据输入到“或非”门14-N的一输入端。“或非”门14-N的另一输入端输入“非门”15-(N-1)的输出数据。“或非”门14-N的输出数据输入到“非”门15-N。
然后，“非”门15-N的输出数据B输入到判定电路16，由该电路判定N个主存储单元中是否写入所需数据。判定电路16判定N个主存储单元中有一个未写入所需数据，则将写入(擦除)未结束信号PNO发送到再写入(擦除)信号生成电路30。
判定电路具有诸如图6所示的组成。
即，控制信号CTL4通过“非”门I11分别输入到“或非”门31的一输入端和“或非”门32的一输入端。“非”门15-N的输出数据B输入到“或非”门31的另一输入端，同时，通过“非”门I12也输入到“或非”门32的另一输入端。
“或非”门31的输出信号PGOK(＝“1”)只在数据写入或擦除结束时输出。“或非”门32的输出信号PNO(＝“1”)只在数据写入或擦除未结束时输出。
再写入(擦除)信号生成电路30由诸如图7所示那样的计数器和图8所示那样的再写入(擦除)信号生成部组成。
现参照图7说明计数器的组成。
即，写入(擦除)未结束信号PNO和该信号经“非”门I13反相后的信号/PNO，分别作为信号F0和F0B输入到二进制计数器33-1。同样，二进制计数器33-k(k等于1-4)的输出信号Fk和FkB输入到二进制计数器33-(k+1)。二进制计数器33-5的输出信号F5输入到“与非”门34。
置位信号SET分别输入到二进制计数器33-1-33-5和“与非”门34。“与非”门34又输入写入(擦除)未结束信号PNO和二进制计数器33-4的输出信号F4。“与非”门34的输出端连接“非”门I14。“非”门I14输出表示制品故障的信号PGNG(＝“1”)。
各二进制计数器具有诸如图9所示的组成。
信号Fk(k等于0-4)输入到N沟道MOS晶体管N11、N14的栅极和P沟道MOS晶体管P12、P13的栅极。信号FkB(k等于0-4)输入到N沟道MOS晶体管N12、N13的栅极和P沟道MOS晶体管P11、P14的栅极。晶体管N11与P11相互并联，晶体管N12与P12相互并联，晶体管N13与P13、N14与P14也都相互并联。
晶体管N11、P11与晶体管N12、P12与晶体管N13、P13与晶体管N14、P14等相互串联，这样的晶体管串联电路的两个端部通过“非”门I18相互连接。
“与非”门36的一输入端输入置位信号SET，另一输入端输入节点n1的电位。“与非”门36的输出信号通过“非”门I16加到节点n2。“与非”门37的一输入端输入置位信号SET，另一输入端输入节点n3的电位。“与非”门36的输出信号通过“非”门I17加到节点n4。
“非”门I18的输出信号通过“非”门I19后，变成信号F(k+1)，通过“非”门I19、I20后，变成信号F(k+1)B，输入到下级二进制计数器或“与非”门34。
上述计数器是用来限制验证次数的。因此，通常计数器的输出信号PGNG为“0”。然而，验证达到规定次数(本实施例为25次)，则“与非”门34的输入为全“1”，输出信号PGNG为“1”。
现参照图8说明再写入(擦除)信号发生部的组成。
写入(擦除)未结束信号PNO经“非”门I15输入到“或非”门35的一输入端。上述计数器输出信号PGNG直接输入到“或非”门35的另一输入端。
通常计数器的输出信号PGNG为“0”，所以输出写入(擦除)未结束信号PNO(＝“1”)时，也输出再写入(擦除)信号PRETRY(＝“1”)。
即，再写入(擦除)信号生成电路30接收写入(擦除)未结束信号PNO，将再写入(擦除)信号PRETRY发送到写入(擦除)电路17。再写入(擦除)信号生成电路30在验证超过规定次数(例如25次)时，不送上述信号PRETRY(＝“1”)到写入(擦除)电路17，产生表示制品故障的信号PGNG(＝“1”)。
写入(擦除)电路17接收上述信号PRETRY，对存储单元11中规定的主存储单元MC进行数据的再写入或再擦除。
下面说明上述半导体存储电路的动作。
〔A〕写入动作如下文所述。
将地址数据和输入数据输入到存储电路，写入电路17在该地址数据指定的存储单元，写入输入数据。经历存储单元所加高电压放电的恢复时间后，成为通过读出放大器验证存储单元阈值状态的验证工作方式。
a.输入数据为“0”的情况。
首先，考虑主存储单元浮动栅虽已注入电子，但该主存储单元阈值低，仍未充分进行输入数据写入的情况。这种情况下，主存储单元有电流通过，所以读出放大器的输出数据为“1”。
比较器将输入数据“0”与读出放大器的输出数据“1”比较。这两种数据不一致，所以如图10所示，比较器的输出数据A-k(k等于1、2……N)为“1”(写入未结束)。
因此，控制信号CTL2为“1”，经一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据A′-k为“1”。又，“非”门15-N的输出数据B为“1”。
判定电路16在动作判定区间，即控制信号CTL4为“1”时，判定写入是否结束。这时，控制信号CTL4和输出数据B均为“1”，所以判定电路16如图13所示，输出写入未结束信号PNO(＝“1”)。
再写入信号生成电路30接收写入未结束信号PNO后，输出再写入信号PRETRY(＝“1”)。因此，写入电路17接收再写入信号PRETRY，再次将输入数据写入主存储单元。
再写入信号生成电路30含有计数器。该计数器在写入未结束信号PNO(＝“1”)的脉冲达到规定次数(在本实施例中为25次)时，输入制品失效信号PGNG(＝“1”)。
若制品失效信号PGNG为“1”，则再写入信号PRETRY常为“0”。于是，写入电路17对主存储单元进行输入数据的写入。
其次，考虑主存储单元阈值与基准存储单元阈值大致相等的情况。这种情况下，读出放大器的输出不稳定，交替输出数据“1”和数据“0”。于是，如图11所示，比较器的输出数据A-k(k等于1、2……N)处于振荡状态。
因此，控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则在比较器的输出为“1”时，闩锁电路的输出数据A′-k为“1”。在控制信号CTL3为“1”的期间，闩锁电路持续输出数据“1”。
“非”门15-N的输出数据B为“1”，判定电路16在动作判定区间内，判定数据写入未结束(NG)，并输出写入未结束信号PNO(＝“1”)。
再写入信号生成电路30接收上述信号PNO后，输出再写入信号PRETRY(＝“1”)。于是，写入电路17接收再写入信号PRETRY将输入数据再次写入主存储单元。
再考虑对浮动栅充分进行电子注入后，主存储单元阈值大于基准存储单元阈值的情况。这种情况下，读出放大器无电流通过，所以其输出数据为“0”。
如图12所示，比较器因输入数据“0”与读出放大器的输出数据“0”一致，所以输出“0”(写入结束)作为输出数据A-k(k等于1、2……N)。
于是，控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据A′-k为“0”。又因比较器的输出数据A-k常为“0”，所以闩锁电路持续输出“0”作为输出数据A′-k。
以全部闩锁电路输出数据为“0”作条件，“非”门15-N的输出数据B为“0”，判定电路16就判定在动作判定区间，数据写入结束(OK)。
于是，判定电路16判定在动作判定区间，数据写入结束(OK)后，输出写入结束信号PGOK(＝“1”)。判定电路16又输出“0”作为写入未结束信号PNO，所以再写入信号PRETRY也为“0”，不进行输入数据的再写入。
控制信号CTL2为“1”，进入验证工作方式后，经过一定时间D又使控制信号CTL3为“1”，这是为了防止读出放大器的输出噪声N影响判定结果。即，其原因在于写入结束的条件是控制信号CTL3为“I”的期间，比较器的输出A-k常为“0”，噪声N要使之不影响该条件(参阅图12)。
b.输入数据为“1”的情况。
不对主存储单元的浮动栅进行电子注入，主存储单元阈值维持低于基准存储单元阈值的状态。因此，主存储单元有单元电流通过，读出放大器输出数据“1”。
如图12所示，比较器因输入数据“1”与读出放大器的输出数据“1”一致，所以输出“0”(写入结束)作为输出数据A-k(k等于1、2……N)。
于是，控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据A′-k为“0”。又因比较器的输出数据常为“0”，所以闩锁电路持续输出数据“0”。
以全部闩锁电路的输出数据为“0”作条件，“非”门的输出数据B为“0”。于是，判定电路16判定在动作判定区间，数据写入结束(OK)。而且，判定电路16输出写入结束信号PGOK(＝“1”)。
〔B〕擦除动作如下文所述。
首先，电子从全部存储单元的浮动栅撤离。经历存储单元所加高电压放电的恢复时间后，成为通过读出放大器验证存储单元阈值状态的验证工作方式。
考虑电子从存储单元浮动栅未充分撤离，该主存储单元阈值高，仍未充分进行输入数据擦除的情况。这种情况下，主存储单元无单元电流通过，所以读出放大器输出数据“0”。
比较器将擦除数据“1”与读出放大器的输出数据“0”比较。这两种数据不一致，所以如图10所示，比较器的输出数据A-k(k等于1、2……N)为“1”(擦除未结束)。
于是，控制信号CT2为1，经过一定时间后，控制信号CTL3为1，则闩锁电路的输出数据A′-k为“1”。又因“非”门15-N的输出数据B为“1”，所以判定电路16判定在动作判定区间，数据擦除未结束(NG)。
如图13所示，判定电路16因控制信号CTL4和输出数据B均为“1”，所以输出擦除结束信号PNO(＝“1”)。
再擦除信号生成电路30接收上述信号PNO后，输出再擦除信号PRETRY(＝“1”)。于是，擦除电路17接收上述PRETRY信号，再次进行主存储单元的数据擦除。
再擦除信号生成电路30具有计数器。该计数器在擦除未结束信号PNO(＝“1”)的脉冲达到规定次数时(本实施例为25次)，输出制品失效信号PGNG(＝“1”)。
若制品失效信号PGNG为“1”，则再擦除信号PRETRY常为“0”。因此，擦除电路17不进行主存储单元的数据擦除。
接着，考虑主存储单元阈值与基准存储单元阈值大致相等的情况。这种情况下，读出放大器输出不稳定，交替输出数据“1”和数据“0”。于是，如图11所示，比较器的输出数据A-k(k等于1、2……N)为振荡状态。
因此，控制信号CTL2为1，经过一定时间后，控制信号CTL3为“1”，则在比较器的输出为“1”时，闩锁电路的输出数据A′-k为“1”。在控制信号CTL3为“1”的期间，闩锁电路持续输出数据“1”。
“非”门15-N的输出数据B为“1”，判定电路16判定在动作判定区间，数据擦除未结束(NG)，并输出擦除未结束信号PNO(＝“1”)。
再擦除信号生成电路30接收上述信号PNO后，输出再擦除信号PRDTRY(＝“1”)。于是，擦除电路17接收再擦除信号PRETRY，并再次进行主存储单元的数据擦除。
再考虑电子从浮动栅充分撤离，主存储单元阈值变得比基准存储单元阈值小的情况。这种情况下，读出放大器中有存储单元电流通过，所以读出放大器输出数据“1”。
于是，如图12所示，比较电路因擦除数据“1”与读出放大器的输出数据“1”一致，所以输出“0”(擦除结束)作为输出数据A-k(k等于1、2……N)。
因此，控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据A′-k为“0”。又因比较器的输出数据常为“0”，所以闩锁电路持续输出数据“0”。
以全部闩锁电路的输出数据为“0”作条件，“非”门15-N的输出数据B为“0”，则判定电路16判定在动作判定区间，数据擦除结束(OK)。
因此，判定电路16判定在动作判定区间数据擦除结束(OK)，并输出擦除结束信号PGOK(＝“1”)。又因判定电路16输出“0”作为擦除未结束信号PNO，所以再擦除信号PRETRY为“0”，不进行主存储单元的再擦除。
图14示出本发明第2实施例的半导体存储电路。
现说明该半导体存储电路的组成。
主存储单元11上连接读出放大器12-1-12-N，各读出放大器按主存储单元阈值与基准存储单元阈值的大小关系，改变其输出。即，主存储单元阈值比基准存储单元阈值大时(存储数据“0”时)，输出数据“0“，主存储单元阈值比基准存储单元阈值小时(存储数据“1”时)，输出数据“1”。各读出放大器可用诸如图20所示的电路。
读出放大器12-1-12-N连接比较器13-1-13-N。比较器13-1-13-N将输入数据(写入或擦除数据)与读出放大器的输出数据比较。而且，各比较器在上述两种数据一致时，输出写入或擦除结束数据(“0”)，若这两种数据不一致，则输出写入或擦除未结束数据(“1”)，各比较器可用例如图21所示的电路。
比较器13-1的输出数据输入到“或非”门14-1的一输入端。“或非”门14-1的另一输入端输入数据“0”。“或非”门14-1的输出数据输入到非门15-1。
比较器13-2的输出数据输入到“或非”门14-2的一输入端。“或非”门14-2的另一输入端输入“非”门15-1的输出数据。“或非”门14-2的输出数据输入到“非”门15-2。
同样，比较器13-N的输出数据输入到“或非”门14-N的一输入端。“或非”门14-N的另一输入端输入非门15-(N-1)的输出数据。“或非”门14-N的输出数据输入到“非”门15-N。
“非”门15-N的输出数据B输入到闩锁电路20。各闩锁电路输入控制信号CTL3。将外部来的控制信号CTL2通过时延电路19后，可得控制信号CTL3。
与上述第1实施例半导体存储电路相同，时延电路采用诸如图2所示那样的组成。因此，时延电路仅在控制信号CTL2从“0”变为“1”时(动作判定区间起始端)，使控制信号CTL3从“0”向“1”的变化延迟一定的时间。
与上述第1实施例半导体存储电路相同，闩锁电路采用诸如图3所示那样的组成。因此，如图4和图5所示，闩锁电路在控制信号CTL3为“1”的期间(动作判定区间)，比较器的输出数据A一次为“1”(写入或擦除未结束)，则从该时刻开始，持续输出“1”作为输出数据A′。
这样，闩锁电路20的输出数据B′输入到判定电路16，该判定电路判定N个主存储单元是否写入所需的数据。若判定电路16判定N个主存储单元中有一个所需数据未写入，则将写入(擦除)未结束信号PNO发送到再写入(擦除)信号生成电路30。
判定电路16具有诸如图6所示那样的组成。再写入(擦除)信号生成电路30由诸如图7所示那样的计数器和图8所示那样的再写入(擦除)信号生成部组成。
再写入(擦除)信号生成电路30接收写入(擦除)未结束信号PNO后，将再写入(擦除)信号PRETRY发送到写入(擦除)电路17。
再写入(擦除)信号生成电路30在验证超过规定次数(例如25次)时，不发送再写入(擦除)信号PRETRY(＝“1”)到写入(擦除)电路17，并产生表示制品失效的信号PGNG(＝“1”)。
写入(擦除)电路17接收上述信号PRETRY后，对存储单元11中规定的主存储单元MC进行数据的再写入或再擦除。
下面说明上述半导体存储电路的动作。
〔A〕写入动作为下文所述。
将地址数据和输入数据输入到存储电路，并把输入数据输入到该地址数据指定的存储单元。经历存储单元所加高电压放电的恢复时间后，成为通过读出放大器验证存储单元阈值状态的验证工作方式。
a.输入数据为“0”的情况
首先考虑主存储单元浮动栅注入电子，但该主存储单元阈值低，仍未充分进行输入数据写入的情况。这种情况下，主存储单元有单元电流通过，所以读出放大器的输出数据为“1”。
比较器将输入数据“0”与读出放大器的输出数据“1”比较。这两种数据不一致，所以如图15所示，比较器的输出数据A-k(k等于1、2……N)为“1”(写入未结束)，同时“非”门15-N的输出数据B也为“1”。
因此，控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据B′为“1”。于是，判定电路16判定在动作判定区间，数据写入未结束(NG)，并输出写入未结束信号PNO(＝“1”)。
再写入信号生成电路30接收上述信号PNO后，输出再写入信号PRETRY(＝“1”)。因此，写入电路17接收上述信号PRETRY，再次将输入数据写入主存储单元。
再写入信号生成电路30具有计数器。该计数器在写入未结束信号PNO(＝“1”)的脉冲达到规定次数(本实施例中为25次)时，输出制品失效信号PGNG(＝“1”)。
因为制品失效信号PGNG为“1”，所以再写入信号PRETRY常为“0”。于是，写入电路17不对主存储单元进行输入数据的写入。
其次，考虑主存储单元阈值与基准存储单元阈值大致相等的情况。这种情况下，读出放大器输出不稳定，交替输出数据“0”和数据“1”。
于是，如图16所示，比较器的输出数据Ak(k等于1、2……N)处于振荡状态，“非”门15-N的输出数据B也处于振荡状态。
控制信号CT2为“1”，经过一定时间后，控制信号CTL3为“1”，则在“非”门15-N的输出数据B为“1”时，闩锁电路的输出数据B′为“1”。在控制信号CTL3为“1”的期间，闩锁电路持续输出数据“1”。
因此，判定电路16判定在动作判定区间，数据写入未结束(NG)，并输出写入未结束信号PNO(＝“1”)。
再写入信号生成电路30接收写入未结束信号PNO后，输出再写入信号TRETRY(＝“1”)。因此，写入电路17接收上述信号PRETRY，再次将输入数据写入主存储单元。
再考虑对浮动栅充分进行电子注入，主存储单元阈值变成大于基准存储单元阈值的情况。这种情况下，读出放大器中无存储单元电流通过，所以该放大器输出数据“0”。
如图17所示，比较器因输入数据“0”与读出放大器输出数据“0”一致，输出“0”(写入结束)作为输出数据A-k(k等于1、2……N)。以全部比较器的输出数据为“0”作条件，“非”门15-N的输出数据B为“0”。
控制信号CT2为“1”，经过一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据B′为“0”。又因“非”门15-N的输出数据B常为“0”，所以闩锁电路的输出数据B′维持“0”。
于是，判定电路16判定在动作判定区间，数据写入结束(OK)，并输出写入结束信号PGOK(＝“1”)。判定电路16又输出“0”作为写入未结束信号PNO，所以再写入信号PRETRY也为“0”，不进行输入数据的再写入。
使控制信号CTL2为“1”，进入验证工作方式后，经过一定时间D，才让控制信号CTL3为“1”。这样安排是为了防止读出放大器的输出噪声N影响判定结果。即，其原因在于写入结束的条件为在控制信号CTL3为“1”的期间，“非”门15-N的输出B常为“0”，因而噪声N要使之不影响该条件。
b.输入数据为“1”的情况
不对主存储区的浮动栅进行电子注入，主存储单元阈值维持低于基准存储单元阈值的状态。因此，主存储单元有单元电流通过，读出放大器输出数据“1”。
比较器因输入数据“1”与读出放大器输出数据“1”一致，所以如图17所示，输出“0”(写入结束)作为输出数据A-k(k等于1、2……N)。以全部比较器的输出数据为“0”作条件，“非”门15-N的输出数据B为“0”。
控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据B′为“0”。又因“非”门15-N的输出数据B常为“0”，所以闩锁电路持续输出“0”作为输出数据B′。
因此，判定电路16判定在动作判定区间，数据写入结束(OK)，并输出写入结束信号PGOK(＝“1”)。又因判定电路16输出“0”作为写入未结束信号PNO，所以再写入信号PRETRY也为“0”，不进行输入数据的再写入。
〔B〕擦除动作如下文所述。
首先，电子从所有的存储单元浮动栅撤离。经历存储单元所加高电压放电的恢复时间后，成为通过读出放大器验证存储单元阈值状态的验证工作方式。
现考虑电子未从存储单元浮动栅充分撤离，该主存储单元阈值高，仍未充分进行输入数据擦除的情况。这种情况下，主存储单元中无单元电流通过，所以读出放大器输出数据“0”。
比较器将擦除数据“1”与读出放大器输出数据“0”比较，这两种数据不一致，所以如图15所示，比较器的输出数据A-k(k等于1、2……N)为“1”(擦除未结束)。“非”门15-N的输出数据B也为“1”。
因此，控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为1，则闩锁电路的输出数据B′为“1”。判定电路16判定在动作判定区间，数据擦除未结束(NG)，输出擦除未结束信号PNO(＝“1”)。
再擦除信号生成电路30接收上述信号PNO后，输出再擦除信号PRETRY(＝“1”)。因此，擦除电路17接收上述信号PRETRY，再次进行主存储单元的数据擦除。
又考虑主存储单元阈值与基准存储单元阈值大致相等的情况。这种情况下，读出放大器输出不稳定，交替输出数据“1”和数据“0”。于是，如图16所示，比较器的输出数据A-k(k等于1、2……N)处于振荡状态，“非”门15-N的输出数据B也处于振荡状态。
控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则在“非”门15-N的输出数据B为“1”时，闩锁电路输出数据B为“1”。在控制信号CTL3为“1”的期间，闩锁电路持续输出数据“1”。
因此，判定电路16判定在动作判定区间，数据擦除未结束(NG)，并输出擦除未结束信号PNO(＝“1”)。
再擦除信号生成电路30接收上述信号PNO后，输出再擦除信号PRETRY(＝“1”)。因此，擦除电路17接收该信号PRETRY，进行主存储单元的数据再擦除。
再考虑电子从浮动栅充分撤离，主存储单元阈值变得比基准存储单元阈值小的情况。这种情况下，读出放大器中有存储单元电流通过，所以读出放大器输出数据“1”。
如图17所示，比较器电路因擦除数据“1”与读出放大器输出数据一致，所以输出“0”(擦除结束)作为输出数据A-k(k等于1、2……N)。以全部比较器的输出数据为“0”作条件，“非”门15-N的输出数据B为“0”。
控制信号CTL2为“1”，经过一定时间后，控制信号CTL3为“1”，则闩锁电路的输出数据B′为“0”。又因“非”门15-N的输出数据B常为“0”，所以闩锁电路持续输出“0”作为输出数据B′。
因此，判定电路16判定在动作判定区间，数据擦除结束(OK)，并输出擦除结束信号PGOK(＝“1”)。又因判定电路16输出“0”作为擦除未结束信号PNO，所以再擦除信号PRETRY也为“0”，不进行存储单元的数据再擦除。
上述第1和第2实施例中，数据的写入或擦除对多个存储单元(本实施例中为N个)同时进行。而且，判定电路在至少有一存储单元的数据写入或擦除未结束的情况下，对全部的存储单元进行再写入或再擦除。
因此，对判定电路、再写入(擦除)信号生成电路和写入(擦除)电路来说，可做成对写入或擦除未结束的主存储单元个别施行再写入(擦除)，对写入或擦除已结束的主存储单元则不进行再写入(擦除)。
在这样的情况下，每个主存储单元可进行再写入或擦除，因而可使写入或擦除后各主存储单元阈值更稳定，同时写入或擦除后主存储单元阈值分布范围也不大。
综上所述，利用本发明的半导体存储电路，则有下列效果。
a.比较器通过闩锁电路连接判定电路。闩锁电路在控制信号CTL3为“1”的期间，比较器的输出数据一次为“1”(输入数据与读出数据不一致)，则从该时刻开始持续输出数据“1”。
即，在数据写入或擦除未完全结束，读出放大器输出振荡，比较器输出处于振荡状态的情况下，闩锁电路常输出数据“1”(写入或擦除未结束)。
因此，闩锁电路输出数据“0”(写入或擦除结束)时，主存储单元阈值对基准存储单元阈具有足够的差值，可充分进行写入或擦除，而且写入或擦除后的主存储单元阈值分布范围不大。
b.判定电路在输入信号为“1”(写入或擦除未结束)时，输入写入(擦除)未结束信号PNO(＝“1”)，再写入(擦除)信号生成电路接收该信号PNO后，输出再写入(擦除)信号PRETRY(＝“1”)。
再写入(擦除)信号生成电路在写入(擦除)未结束信号PNO到达规定次数时，输出制品失效信号PGNG(＝“1”)，不输出再写入(擦除)信号PRETRY。
判定电路在输入信号为“0”(写入或擦除结束)时，输出写入(擦除)结束信号PGOK(＝“1”)，不产生写入(擦除)未结束信号PNO。
因此，可充分进行主存储单元的写入或擦除，而且可实现验证，将充分进行写入或擦除的存储电路判作制品良好，将再写入或擦除达到规定次数判作制品失效。

Claims (6)

1.一种半导体存储电路，具有：根据输入数据，对存储单元进行写入或擦除的第1手段；读出上述存储单元所存数据的读出放大器；将上述读出放大器的读出数据与上述输入数据比较，确定此二数据是否一致的比较器；其特征在于，所述半导体存储电路还包括：输入第1控制信号，并当在上述第1控制信号所确定的一定期间，上述比较器即使输出一次表示不一致的数据，就保持且持续输出该数据，只在上述比较器常输出表示一致的数据时，才输出该表示一致的数据的闩锁电路；输入第2控制信号，并在上述第2控制信号所确定的一定期间，根据上述闩锁电路的输出数据，判定对上述存储单元的写入或擦除是否结束的判定电路；在上述判定电路输出写入或擦除未结束信号时，使上述第1手段根据上述输入数据，进行对上述存储单元的再写入或再擦除的第2手段。
2.如权利要求1所述的半导体存储电路，其特征在于：上述读出放大器具有将主存储单元阈值与基准存储单元阈值比较，根据上述主存储单元所流过单元电流与上述基准存储单元所流过单元电流的大小关系，确定读出数据的***。
3.如权利要求1所述的半导体存储电路，其特征在于：还具有用来利用第3控制信号的输入使上述存储单元的数据读出开始，并将上述第3控制信号延迟一定时间，以取得上述第1控制信号的时延电路。
4.如权利要求1所述的半导体存储电路，其特征在于：进一步具有包含N组(N为自然数)将上述读出放大器、上述比较器和上述闩锁电路作为一组的第3手段，而且上述N组第3手段中即使有一组输出表示不一致的数据时，就输出表示不一致的数据，只在上述N组第3手段全输出表示一致的数据时，才输出表示一致的数据的第4手段；上述第4手段的输出数据输入到上述判定电路。
5.如权利要求1所述的半导体存储电路，其特征在于：进一步具有包含N组(N为自然数)将上述读出放大器和上述比较器作为一组的第3手段，而且上述N组第3手段中即使有一组输出表示不一致的数据时，输出表示不一致的数据，只在上述N组第3手段全输出表示一致的数据时，才输出表示一致的数据的第4手段；上述第4手段的输出数据输入到上述闩锁电路。
6.如权利要求1所述的半导体存储电路，其特征在于：上述判定电路在输出写入或擦除结束信号时，不输出写入或擦除未结束信号；上述第2手段在上述写入或擦除未结束信号达到规定次数时，输出制品失效信号，不使上述第1手段进行再写入或再擦除。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100193898B1 (ko) * 1996-06-29 1999-06-15 김영환 플래쉬 메모리 장치
US5745419A (en) * 1996-07-30 1998-04-28 Hewlett-Packard Co. Method and apparatus for measuring the offset voltages of SRAM sense amplifiers
JPH1074396A (ja) * 1996-08-30 1998-03-17 Nec Corp 半導体記憶装置
JP3489708B2 (ja) * 1996-10-23 2004-01-26 シャープ株式会社 不揮発性半導体記憶装置
US5926422A (en) * 1997-10-02 1999-07-20 Texas Instruments Incorporated Integrated circuit memory device having current-mode data compression test mode
JP4713143B2 (ja) * 2004-12-15 2011-06-29 富士通セミコンダクター株式会社 半導体記憶装置
JP2010020843A (ja) * 2008-07-10 2010-01-28 Toshiba Corp 半導体記憶装置
US9830999B2 (en) * 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811294A (en) * 1985-06-21 1989-03-07 Mitsubishi Denki Kabushiki Kaisha Data integrity verifying circuit for electrically erasable and programmable read only memory (EEPROM)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5335198A (en) * 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5414664A (en) * 1993-05-28 1995-05-09 Macronix International Co., Ltd. Flash EPROM with block erase flags for over-erase protection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811294A (en) * 1985-06-21 1989-03-07 Mitsubishi Denki Kabushiki Kaisha Data integrity verifying circuit for electrically erasable and programmable read only memory (EEPROM)

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Publication number Publication date
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TW272287B (zh) 1996-03-11
US5566113A (en) 1996-10-15

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