JPH0713879B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0713879B2 JPH0713879B2 JP13653885A JP13653885A JPH0713879B2 JP H0713879 B2 JPH0713879 B2 JP H0713879B2 JP 13653885 A JP13653885 A JP 13653885A JP 13653885 A JP13653885 A JP 13653885A JP H0713879 B2 JPH0713879 B2 JP H0713879B2
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- data
- address
- latch
- signal
- semiconductor memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] この発明は半導体記憶装置、特に、5V単一電源の電気的
に書込/消去可能なプログラマブル読出専用記憶素子
(以下、EEPROMと記す)におけるデータの書込確認回路
の改良に関する。
に書込/消去可能なプログラマブル読出専用記憶素子
(以下、EEPROMと記す)におけるデータの書込確認回路
の改良に関する。
[従来の技術] 第3図は従来のEEPROMの書込系の構成を示す簡略ブロッ
ク図である。第3図において、EEPROMからなるメモリセ
ルアレイ1を記憶部とする従来のページモード動作が可
能な半導体記憶装置は、メモリセルアレイ1のアドレス
を指定するX方向(ロー)およびY方向(コラム)の外
部から与えられるアドレス信号をそれぞれ受けるローア
ドレスバッファ2およびコラムアドレスバッファ3と、
アドレス信号により選択されたメモリセルへ書込むべき
データを受ける入力バッファ3とを含む。
ク図である。第3図において、EEPROMからなるメモリセ
ルアレイ1を記憶部とする従来のページモード動作が可
能な半導体記憶装置は、メモリセルアレイ1のアドレス
を指定するX方向(ロー)およびY方向(コラム)の外
部から与えられるアドレス信号をそれぞれ受けるローア
ドレスバッファ2およびコラムアドレスバッファ3と、
アドレス信号により選択されたメモリセルへ書込むべき
データを受ける入力バッファ3とを含む。
X方向経路には、ローアドレスバッファ2からのアドレ
ス信号を受けてラッチし保持するローアドレスラッチ4
と、ローアドレスラッチ4からのローアドレス信号を受
けてデコードしメモリセルアレイから1行を選択するロ
ーデコーダ6とが設けられる。
ス信号を受けてラッチし保持するローアドレスラッチ4
と、ローアドレスラッチ4からのローアドレス信号を受
けてデコードしメモリセルアレイから1行を選択するロ
ーデコーダ6とが設けられる。
Y方向経路には、コラムアドレスバッファ3からのコラ
ムアドレス信号を受けてラッチし保持するコラムアドレ
スラッチ5と、コラムアドレスラッチ5からのコラムア
ドレス信号を受けてデコードしメモリセルアレイ1から
指定された列を選択するコラムデコーダ7とが設けられ
る。
ムアドレス信号を受けてラッチし保持するコラムアドレ
スラッチ5と、コラムアドレスラッチ5からのコラムア
ドレス信号を受けてデコードしメモリセルアレイ1から
指定された列を選択するコラムデコーダ7とが設けられ
る。
データ入力系は、入力バッファ8からのデータを受けて
ラッチし保持するデータラッチ9と、コラムデコーダか
らのデコード信号に対応してデータラッチ9からのデー
タを1ページ分保持することのできるコラムラッチ10と
が設けられる。
ラッチし保持するデータラッチ9と、コラムデコーダか
らのデコード信号に対応してデータラッチ9からのデー
タを1ページ分保持することのできるコラムラッチ10と
が設けられる。
データの書込確認経路として、メモリセルアレイ1に書
込まれたデータを読出すためのセンスアンプ11と、セン
スアンプ11からのデータとデータラッチ9でラッチされ
ているデータとを比較して書込みの確認を行なうための
コンパレータ12と、メモリセルアレイ1への書込/消去
の動作を制御する書込/消去制御回路13とが設けられ
る。
込まれたデータを読出すためのセンスアンプ11と、セン
スアンプ11からのデータとデータラッチ9でラッチされ
ているデータとを比較して書込みの確認を行なうための
コンパレータ12と、メモリセルアレイ1への書込/消去
の動作を制御する書込/消去制御回路13とが設けられ
る。
EEPROMにおいては、メモリセルにデータを書込むのに数
ミリ秒ないし10ミリ秒を必要とする。このため、スタテ
ィックRAM(ランダムアクセスメモリ)のように、1バ
イトごとに書込みを行なうとすると8Kワード×8ビット
構成の64KビットEEPROMでは全ビットにデータを書込む
のに数10秒ないし80秒要することになる。この欠点をな
くすために、数バイトを一括して書込みを行なうという
ページモード書込みという機能が64Kビット以上の集積
度を有するEEPROMにおいて標準的に備えられるようにな
ってきている。このページモードに従えば、たとえば、
16バイトを1ページとして一度に書込みを行なえば、全
ビットの書込みに要する時間は1/16となり、5秒以下で
全ビットの書込みを完了することができる。
ミリ秒ないし10ミリ秒を必要とする。このため、スタテ
ィックRAM(ランダムアクセスメモリ)のように、1バ
イトごとに書込みを行なうとすると8Kワード×8ビット
構成の64KビットEEPROMでは全ビットにデータを書込む
のに数10秒ないし80秒要することになる。この欠点をな
くすために、数バイトを一括して書込みを行なうという
ページモード書込みという機能が64Kビット以上の集積
度を有するEEPROMにおいて標準的に備えられるようにな
ってきている。このページモードに従えば、たとえば、
16バイトを1ページとして一度に書込みを行なえば、全
ビットの書込みに要する時間は1/16となり、5秒以下で
全ビットの書込みを完了することができる。
第4図はページモードにおける各制御信号のタイミング
を示す図である。第4図において、信号▲▼はチッ
プエネーブル信号を、信号▲▼はライトエネーブル
信号を各々示す。以下、第3図および第4図を参照して
ページモードの動作について簡単に説明する。ページモ
ード書込サイクルは2つのサイクルからなる。今この2
つのサイクルを順に外部書込サイクルおよび内部書込サ
イクルと呼ぶことにする。外部書込サイクルでは、記憶
装置は外部から制御が可能であり、スタティックRAMと
ほぼ同様にデータを書込むことができる。しかしなが
ら、このとき書込まれたデータは実際にメモリセルに書
込まれるわけではなく、各コラムに対応して設けられた
ラッチ、すなわちコラムラッチ10に蓄えられるだけであ
る。但しページモードでは途中でページを変更すること
はできないので、ページすなわちローアドレスを一定に
しておく必要がある。この外部書込サイクルが終了する
と、記憶装置は外部制御信号を受付けなくなり、コラム
ラッチ10に蓄えられたデータが実際にメモリセルに書込
まれる内部書込サイクルに移る。
を示す図である。第4図において、信号▲▼はチッ
プエネーブル信号を、信号▲▼はライトエネーブル
信号を各々示す。以下、第3図および第4図を参照して
ページモードの動作について簡単に説明する。ページモ
ード書込サイクルは2つのサイクルからなる。今この2
つのサイクルを順に外部書込サイクルおよび内部書込サ
イクルと呼ぶことにする。外部書込サイクルでは、記憶
装置は外部から制御が可能であり、スタティックRAMと
ほぼ同様にデータを書込むことができる。しかしなが
ら、このとき書込まれたデータは実際にメモリセルに書
込まれるわけではなく、各コラムに対応して設けられた
ラッチ、すなわちコラムラッチ10に蓄えられるだけであ
る。但しページモードでは途中でページを変更すること
はできないので、ページすなわちローアドレスを一定に
しておく必要がある。この外部書込サイクルが終了する
と、記憶装置は外部制御信号を受付けなくなり、コラム
ラッチ10に蓄えられたデータが実際にメモリセルに書込
まれる内部書込サイクルに移る。
第5図はページモード書込みの動作を示すフロー図であ
る。以下、第5図のフロー図に基づいて第3図および第
4図を参照してページモード書込みにおける書込みの確
認動作について説明する。
る。以下、第5図のフロー図に基づいて第3図および第
4図を参照してページモード書込みにおける書込みの確
認動作について説明する。
まず、外部書込サイクルが▲▼信号と▲▼信号
の両方の立下がりで始まる(S1)。このとき、第4図に
矢印で示されるように制御回路13に含まれるタイマが起
動され、タイマ出力が“H"となって、外部書込みが可能
となる。この状態で、ローおよびコラムアドレスを各々
ローアドレスバッファ2およびコラムアドレスバッファ
3へ与える(S2)。次に、ローアドレスラッチ4および
コラムアドレスラッチ5は各々ローアドレスバッファ2
およびコラムアドレスバッファ3を介して与えられたア
ドレスをラッチする(S4)。次に▲▼信号の立上が
りで入力バッファ8へデータを入力し(S6)、このデー
タをデータラッチ9にラッチし、さらに1ページのデー
タをラッチすることのできるコラムラッチ10にラッチす
る(S8)。このサイクルをローアドレスを保持したまま
でタイマ出力が“H"の期間(200マイクロ秒)繰返し(S
10)、コラムラッチ10に1バイトづつ1ページまでデー
タをラッチする。このコラムラッチ10へのデータの書込
みは1ページ分のデータがコラムラッチ10にすべてラッ
チされたか否かにかかわらず、タイマにより200マイク
ロ秒で自動的に終了し、次に内部書込サイクルが始ま
る。このとき、メモリセルアレイ1への外部からのアク
セスを制御するために、タイマ出力に同期して発生され
るReady/▲▼信号は“H"から“L"に切換わり、
外部からのアクセスが禁止される。アドレスにより選択
されたメモリセルへの書込みの前に、書込/消去制御回
路13の制御の下にデータが書込まれるべきメモリセルの
情報が1ページ分消去される。消去状態では、メモリセ
ルのメモリトランジスタ(EEPROM)は電子が注入されて
正のしきい値電圧を示している。以下、この消去状態を
情報“1"が記憶されているとし、逆に、メモリトランジ
スタから電子が引き抜かれ負のしきい値電圧を示してい
るとき、情報“0"が記憶されているとする。1ページ分
のメモリセルの情報の消去の後、制御回路13の制御の下
にアドレスされた1ページのメモリセルの最後のメモリ
セルから1バイトのデータを読出し、センスアンプ11を
介してコンパレータ12で“1"と比較して消去の確認を実
行する(S12)。次に、コラムラッチ10にラッチされた
1ページ分のデータがローアドレスに指定されたページ
に書込まれる(S14)。実際にはこのとき、書込みの前
の消去動作(S12)によりデータが書込まれるべき1ペ
ージの全メモリセルは“1"となっているで、書込みは所
定のメモリセルに“0"を書込むこととなる。外部書込み
サイクル終了後は、ローアドレスラッチ4およびコラム
アドレスラッチ5にラッチされたアドレスとデータラッ
チ9にラッチされたデータはそれぞれのページの最後に
入力されたデータ1バイトのアドレスとデータとなって
いる。この最後のアドレスによってメモリセルの情報を
センスアンプ11を介して読出し(S16)、コンパレータ1
2においてデータラッチ9のデータと比較する(S18)。
一致しているならば、ページ書込みは終了し(S20)、
不一致の場合には再度書込み(S14)のサイクルを行な
う。
の両方の立下がりで始まる(S1)。このとき、第4図に
矢印で示されるように制御回路13に含まれるタイマが起
動され、タイマ出力が“H"となって、外部書込みが可能
となる。この状態で、ローおよびコラムアドレスを各々
ローアドレスバッファ2およびコラムアドレスバッファ
3へ与える(S2)。次に、ローアドレスラッチ4および
コラムアドレスラッチ5は各々ローアドレスバッファ2
およびコラムアドレスバッファ3を介して与えられたア
ドレスをラッチする(S4)。次に▲▼信号の立上が
りで入力バッファ8へデータを入力し(S6)、このデー
タをデータラッチ9にラッチし、さらに1ページのデー
タをラッチすることのできるコラムラッチ10にラッチす
る(S8)。このサイクルをローアドレスを保持したまま
でタイマ出力が“H"の期間(200マイクロ秒)繰返し(S
10)、コラムラッチ10に1バイトづつ1ページまでデー
タをラッチする。このコラムラッチ10へのデータの書込
みは1ページ分のデータがコラムラッチ10にすべてラッ
チされたか否かにかかわらず、タイマにより200マイク
ロ秒で自動的に終了し、次に内部書込サイクルが始ま
る。このとき、メモリセルアレイ1への外部からのアク
セスを制御するために、タイマ出力に同期して発生され
るReady/▲▼信号は“H"から“L"に切換わり、
外部からのアクセスが禁止される。アドレスにより選択
されたメモリセルへの書込みの前に、書込/消去制御回
路13の制御の下にデータが書込まれるべきメモリセルの
情報が1ページ分消去される。消去状態では、メモリセ
ルのメモリトランジスタ(EEPROM)は電子が注入されて
正のしきい値電圧を示している。以下、この消去状態を
情報“1"が記憶されているとし、逆に、メモリトランジ
スタから電子が引き抜かれ負のしきい値電圧を示してい
るとき、情報“0"が記憶されているとする。1ページ分
のメモリセルの情報の消去の後、制御回路13の制御の下
にアドレスされた1ページのメモリセルの最後のメモリ
セルから1バイトのデータを読出し、センスアンプ11を
介してコンパレータ12で“1"と比較して消去の確認を実
行する(S12)。次に、コラムラッチ10にラッチされた
1ページ分のデータがローアドレスに指定されたページ
に書込まれる(S14)。実際にはこのとき、書込みの前
の消去動作(S12)によりデータが書込まれるべき1ペ
ージの全メモリセルは“1"となっているで、書込みは所
定のメモリセルに“0"を書込むこととなる。外部書込み
サイクル終了後は、ローアドレスラッチ4およびコラム
アドレスラッチ5にラッチされたアドレスとデータラッ
チ9にラッチされたデータはそれぞれのページの最後に
入力されたデータ1バイトのアドレスとデータとなって
いる。この最後のアドレスによってメモリセルの情報を
センスアンプ11を介して読出し(S16)、コンパレータ1
2においてデータラッチ9のデータと比較する(S18)。
一致しているならば、ページ書込みは終了し(S20)、
不一致の場合には再度書込み(S14)のサイクルを行な
う。
[発明が解決しようとする問題点] 従来の半導体記憶装置は、1ページの最後に書込まれた
1バイトデータを用いて書込みの確認を行なっている。
したがって、この最後に入力された1バイトがすべて
“1"である場合には、対応するメモリセルは消去状態と
同一状態であるため、このページに対しデータの書込み
が確実に行なわれたか否かの確認ができないという欠点
があった。
1バイトデータを用いて書込みの確認を行なっている。
したがって、この最後に入力された1バイトがすべて
“1"である場合には、対応するメモリセルは消去状態と
同一状態であるため、このページに対しデータの書込み
が確実に行なわれたか否かの確認ができないという欠点
があった。
それゆえ、この発明の目的は、上述のような欠点を除去
し、“0"を含むデータが書込まれた1バイトのメモリセ
ルを用いて書込みの確認を行なうことにより書込確認を
確実に行なうことのできる半導体記憶装置を提供するこ
とである。
し、“0"を含むデータが書込まれた1バイトのメモリセ
ルを用いて書込みの確認を行なうことにより書込確認を
確実に行なうことのできる半導体記憶装置を提供するこ
とである。
[問題点を解決するための手段] この発明に係る半導体記憶装置は、入力データが1バイ
ト中に“0"(メモリセルが消去状態と異なる状態)を含
むか否かを検出するデータ検出手段と、このデータ検出
手段からの検出信号に応答して“0"を含む1バイトのデ
ータのメモリセルのアドレスとデータをそれぞれラッチ
するアドレスラッチ手段およびデータラッチ手段と、書
込確認の際にこのアドレスラッチ手段に記憶されたアド
レスに基づいてメモリセルを選択してデータの読出しを
行なうデータ読出手段と、このデータ読出手段からのデ
ータとデータラッチ手段に記憶されたデータとを比較す
る比較手段とを設けたものである。
ト中に“0"(メモリセルが消去状態と異なる状態)を含
むか否かを検出するデータ検出手段と、このデータ検出
手段からの検出信号に応答して“0"を含む1バイトのデ
ータのメモリセルのアドレスとデータをそれぞれラッチ
するアドレスラッチ手段およびデータラッチ手段と、書
込確認の際にこのアドレスラッチ手段に記憶されたアド
レスに基づいてメモリセルを選択してデータの読出しを
行なうデータ読出手段と、このデータ読出手段からのデ
ータとデータラッチ手段に記憶されたデータとを比較す
る比較手段とを設けたものである。
好ましくは、書込確認の際のアドレスラッチ手段の動作
はメモリセルアレイへの外部からのアクセスを制御する
Ready/▲▼信号の反転信号により制御される。
はメモリセルアレイへの外部からのアクセスを制御する
Ready/▲▼信号の反転信号により制御される。
また、好ましくはアドレスラッチ手段およびデータラッ
チ手段は通常のアドレスホールド用のアドレスラッチお
よびデータホールド用のデータラッチと独立して新しく
別に設けられる。
チ手段は通常のアドレスホールド用のアドレスラッチお
よびデータホールド用のデータラッチと独立して新しく
別に設けられる。
[作用] この発明における半導体記憶装置は、入力データの1バ
イトに“0"を含むか否かを検出し、“0"を含む場合には
その入力データのアドレスおよびデータをアドレスラッ
チおよびデータラッチに選択的にそれぞれラッチし、書
込確認の際には、このアドレスラッチに蓄えられたアド
レスに基づいてデータの読出しを行ない、この読出され
たデータとデータラッチに蓄えられたデータとの比較を
行なって書込みの確認を確実に行なうことができる。
イトに“0"を含むか否かを検出し、“0"を含む場合には
その入力データのアドレスおよびデータをアドレスラッ
チおよびデータラッチに選択的にそれぞれラッチし、書
込確認の際には、このアドレスラッチに蓄えられたアド
レスに基づいてデータの読出しを行ない、この読出され
たデータとデータラッチに蓄えられたデータとの比較を
行なって書込みの確認を確実に行なうことができる。
[発明の実施例] 以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例である半導体記憶装置の構
成の概略を示すブロック図である。第1図において、こ
の発明の特徴として、従来の半導体記憶装置に加えて、
入力バッファ8を介して与えられる1バイトのデータが
“0"を含むか否かを検出する入力データ検出回路14と、
入力データ検出回路14からの検出信号(I)に応答して
第1のコラムアドレスラッチ5からのコラムアドレスを
ラッチし保持する第2のコラムアドレスラッチ15と、入
力データ検出回路14からの検出信号(I)に応答して第
1のデータラッチ9からのデータをラッチし保持する第
2のデータラッチ16とが設けられる。ここで、第1のコ
ラムアドレスラッチおよび第1のデータラッチ9は従来
の半導体記憶装置に設けられているアドレスホールド用
およびデータホールド用のラッチである。また、第2の
コラムアドレス15および第2のデータラッチ15は、入力
データが“0"を含むときのみその入力データのアドレス
およびデータをラッチするように構成されている。
成の概略を示すブロック図である。第1図において、こ
の発明の特徴として、従来の半導体記憶装置に加えて、
入力バッファ8を介して与えられる1バイトのデータが
“0"を含むか否かを検出する入力データ検出回路14と、
入力データ検出回路14からの検出信号(I)に応答して
第1のコラムアドレスラッチ5からのコラムアドレスを
ラッチし保持する第2のコラムアドレスラッチ15と、入
力データ検出回路14からの検出信号(I)に応答して第
1のデータラッチ9からのデータをラッチし保持する第
2のデータラッチ16とが設けられる。ここで、第1のコ
ラムアドレスラッチおよび第1のデータラッチ9は従来
の半導体記憶装置に設けられているアドレスホールド用
およびデータホールド用のラッチである。また、第2の
コラムアドレス15および第2のデータラッチ15は、入力
データが“0"を含むときのみその入力データのアドレス
およびデータをラッチするように構成されている。
さらに、第1のコラムアドレスラッチと第2のコラムア
ドレスラッチとの間のコラムアドレスの転送動作を制御
するために、書込/消去制御回路13から第2のコラムア
ドレスラッチ15へReady/▲▼信号の反転信号
(II)が与えられる。この反転信号(II)により、外部
書込サイクル時には、第1のコラムアドレスラッチ5か
ら第2のコラムアドレスラッチ15へコラムアドレスが転
送され、内部書込サイクル時には第2のコラムアドレス
ラッチ15から第1のコラムアドレスラッチ5へコラムア
ドレスが転送される。
ドレスラッチとの間のコラムアドレスの転送動作を制御
するために、書込/消去制御回路13から第2のコラムア
ドレスラッチ15へReady/▲▼信号の反転信号
(II)が与えられる。この反転信号(II)により、外部
書込サイクル時には、第1のコラムアドレスラッチ5か
ら第2のコラムアドレスラッチ15へコラムアドレスが転
送され、内部書込サイクル時には第2のコラムアドレス
ラッチ15から第1のコラムアドレスラッチ5へコラムア
ドレスが転送される。
なお、第1図には示されていないが、第1のデータラッ
チ9からのデータはコラムラッチ10へも与えられてい
る。また、コンパレータ12はセンスアンプ11を介したメ
モリセルアレイからの読出しデータと第2のデータラッ
チ16にラッチされたデータとを比較するように構成され
ている。
チ9からのデータはコラムラッチ10へも与えられてい
る。また、コンパレータ12はセンスアンプ11を介したメ
モリセルアレイからの読出しデータと第2のデータラッ
チ16にラッチされたデータとを比較するように構成され
ている。
第2図はこの発明の一実施例である半導体記憶装置の書
込確認の動作を示すフロー図である。以下、第1図およ
び第2図を参照して動作について説明する。
込確認の動作を示すフロー図である。以下、第1図およ
び第2図を参照して動作について説明する。
従来装置と同様に、▲▼信号が“L"のとき、▲
▼信号の立下がりで、書込動作が開始される(S20)。
応じて、ローアドレスバッファ2およびコラムアドレス
バッファ3は各々ローアドレスおよびコラムアドレスを
受け(S22)、その受けたアドレスをそれぞれローアド
レスラッチ4および第1のコラムアドレスラッチへ与え
る。ローアドレスラッチ4および第1のコラムアドレス
ラッチ5はそれぞれ与えられたアドレス信号をラッチす
る(S24)。次に、入力バッファ8へデータが与えられ
(S26)、▲▼信号の立上がりで入力バッファ8か
らそのデータが第1のデータラッチ9およびコラムラッ
チ10へ伝達されそこでラッチされる(S28)。このとき
同時に、入力バッファ8へ与えられたデータは入力デー
タ検出回路14へも与えられ、そこでこのデータが“0"を
含むか否かが検出される(S30)。入力データ検出回路1
4はその入力データ内容に応じた信号(I)を第2のコ
ラムアドレスラッチ15および第2のデータラッチ16へ与
える。入力データが“0"を含むとき、検出信号(1)に
応答して、入力データは第2のデータラッチ16にもラッ
チされる。また、第2のコラムアドレスラッチ15は書込
/消去制御回路13からのReady/▲▼信号の反転
信号(II)を受け、その信号(II)に応答して第1のコ
ラムアドレスラッチ5からコラムアドレスを受けてい
る。したがって、第2のコラムアドレスラッチ15も入力
データ検出回路14からの“0"検出信号(I)に応答して
その与えられたコラムアドレスをラッチする(S31)。
書込/消去制御回路13に含まれるタイマ出力に制御され
て200マイクロ秒の期間このサイクルが繰返される(S3
2)。このサイクルにより入力データが1ページ分コラ
ムラッチ10にラッチされる。コラムラッチ10がデータを
1ページ分ラッチする動作は従来と同様である。以上が
外部書込サイクルであり、この間Ready/▲▼信
号は“H"状態である。
▼信号の立下がりで、書込動作が開始される(S20)。
応じて、ローアドレスバッファ2およびコラムアドレス
バッファ3は各々ローアドレスおよびコラムアドレスを
受け(S22)、その受けたアドレスをそれぞれローアド
レスラッチ4および第1のコラムアドレスラッチへ与え
る。ローアドレスラッチ4および第1のコラムアドレス
ラッチ5はそれぞれ与えられたアドレス信号をラッチす
る(S24)。次に、入力バッファ8へデータが与えられ
(S26)、▲▼信号の立上がりで入力バッファ8か
らそのデータが第1のデータラッチ9およびコラムラッ
チ10へ伝達されそこでラッチされる(S28)。このとき
同時に、入力バッファ8へ与えられたデータは入力デー
タ検出回路14へも与えられ、そこでこのデータが“0"を
含むか否かが検出される(S30)。入力データ検出回路1
4はその入力データ内容に応じた信号(I)を第2のコ
ラムアドレスラッチ15および第2のデータラッチ16へ与
える。入力データが“0"を含むとき、検出信号(1)に
応答して、入力データは第2のデータラッチ16にもラッ
チされる。また、第2のコラムアドレスラッチ15は書込
/消去制御回路13からのReady/▲▼信号の反転
信号(II)を受け、その信号(II)に応答して第1のコ
ラムアドレスラッチ5からコラムアドレスを受けてい
る。したがって、第2のコラムアドレスラッチ15も入力
データ検出回路14からの“0"検出信号(I)に応答して
その与えられたコラムアドレスをラッチする(S31)。
書込/消去制御回路13に含まれるタイマ出力に制御され
て200マイクロ秒の期間このサイクルが繰返される(S3
2)。このサイクルにより入力データが1ページ分コラ
ムラッチ10にラッチされる。コラムラッチ10がデータを
1ページ分ラッチする動作は従来と同様である。以上が
外部書込サイクルであり、この間Ready/▲▼信
号は“H"状態である。
次に、制御回路13に含まれるタイマの出力が“L"となる
と、それに同期してReady/▲▼信号は“L"とな
り、外部からのアクセスが禁止され内部書込サイクルが
始まる。第2のコラムアドレスラッチ15は反転信号(I
I)に応答して、そのラッチしているコラムアドレスを
第1のコラムアドレスラッチ5へ転送する(S34)。こ
のとき同時に外部書込みで指定されたページすなわち同
一ロー上のデータが書込まれるべきメモルセルの情報が
書込/消去制御回路13の制御の下に消去される。その
後、メモリセルから1バイトのデータがセンスアンプ11
を介して読出されそのデータがすべて“1"であるかどう
かがコンパレータ12で確認される。読出されたデータ中
に“0"が含まれているならば再び消去を行ない、すべて
“1"ならば次のステップへ移る(S36)。次に、コラム
ラッチ10にラッチされているデータが書込/消去制御回
路13の制御の下に同一ページ上の選択されたメモリセル
へ書込まれる(S38)。コラムラッチ10の全てのデータ
がメモリセルに書込まれた後、書込確認動作が以下の様
に実行される。第1のコラムアドレスラッチ5には第2
のコラムアドレスラッチ15から1ページの最後に入力さ
れた“0"を含むデータのコラムアドレスが転送されてい
る。この転送されたコラムアドレスに従ってメモリセル
にアクセスし、書込終了後そのメモリセルのデータを読
出してセンスアンプ11を介してコンパレータ12へ与れる
(S40)。コンパレータ12へはまた第2のデータラッチ1
6でラッチされたデータが与えられる。コンパレータ12
はこの読出されたデータと第2のデータラッチ16でラッ
チされたデータとを比較する(S42)。この両者が不一
致ならばステップ38へ戻り、再び書込みを繰返し、一致
したならば書込みが終了する(S44)。以上のようにし
て書込みの確認が、“0"を書込んだメモリセルに対して
実行される。
と、それに同期してReady/▲▼信号は“L"とな
り、外部からのアクセスが禁止され内部書込サイクルが
始まる。第2のコラムアドレスラッチ15は反転信号(I
I)に応答して、そのラッチしているコラムアドレスを
第1のコラムアドレスラッチ5へ転送する(S34)。こ
のとき同時に外部書込みで指定されたページすなわち同
一ロー上のデータが書込まれるべきメモルセルの情報が
書込/消去制御回路13の制御の下に消去される。その
後、メモリセルから1バイトのデータがセンスアンプ11
を介して読出されそのデータがすべて“1"であるかどう
かがコンパレータ12で確認される。読出されたデータ中
に“0"が含まれているならば再び消去を行ない、すべて
“1"ならば次のステップへ移る(S36)。次に、コラム
ラッチ10にラッチされているデータが書込/消去制御回
路13の制御の下に同一ページ上の選択されたメモリセル
へ書込まれる(S38)。コラムラッチ10の全てのデータ
がメモリセルに書込まれた後、書込確認動作が以下の様
に実行される。第1のコラムアドレスラッチ5には第2
のコラムアドレスラッチ15から1ページの最後に入力さ
れた“0"を含むデータのコラムアドレスが転送されてい
る。この転送されたコラムアドレスに従ってメモリセル
にアクセスし、書込終了後そのメモリセルのデータを読
出してセンスアンプ11を介してコンパレータ12へ与れる
(S40)。コンパレータ12へはまた第2のデータラッチ1
6でラッチされたデータが与えられる。コンパレータ12
はこの読出されたデータと第2のデータラッチ16でラッ
チされたデータとを比較する(S42)。この両者が不一
致ならばステップ38へ戻り、再び書込みを繰返し、一致
したならば書込みが終了する(S44)。以上のようにし
て書込みの確認が、“0"を書込んだメモリセルに対して
実行される。
なお、上記実施例においては、読出データを第2のデー
タラッチ16でラッチされたデータと比較する構成として
いるが、第2のデータラッチ16を用いる代わりに、コラ
ムラッチ10がラッチしているデータを用いる構成にして
も同様の効果が得られる。
タラッチ16でラッチされたデータと比較する構成として
いるが、第2のデータラッチ16を用いる代わりに、コラ
ムラッチ10がラッチしているデータを用いる構成にして
も同様の効果が得られる。
[発明の効果] 以上のように、この発明によれば、書込まれるべき1ペ
ージのデータのうち“0"を含んだ1バイトのアドレスと
データとを保持し、この“0"を含んだデータを用いて書
込みの確認を行なうように構成しているので、“0"を書
込んだメモリセルに対して常に書込みの確認を確実に行
なうことができ、書込みの信頼性を向上させることがで
きる。
ージのデータのうち“0"を含んだ1バイトのアドレスと
データとを保持し、この“0"を含んだデータを用いて書
込みの確認を行なうように構成しているので、“0"を書
込んだメモリセルに対して常に書込みの確認を確実に行
なうことができ、書込みの信頼性を向上させることがで
きる。
第1図はこの発明の一実施例である半導体記憶装置の構
成を示すブロック図である。第2図はこの発明の一実施
例である半導体記憶装置のデータ書込み動作を示すフロ
ー図である。第3図は従来の半導体記憶装置の構成を示
す概略ブロック図である。第4図は半導体記憶装置にお
ける制御信号のタイミングを示す図である。第5図は従
来の半導体記憶装置のデータ書込み動作を示すフロー図
である。 図において、12はコンパレータ、13は書込み/消去制御
回路、14は入力データ検出回路、15は第2のコラムアド
レスラッチ、16は第2のデータラッチ。 なお、図中、同一符号は同一または相当部分を示す。
成を示すブロック図である。第2図はこの発明の一実施
例である半導体記憶装置のデータ書込み動作を示すフロ
ー図である。第3図は従来の半導体記憶装置の構成を示
す概略ブロック図である。第4図は半導体記憶装置にお
ける制御信号のタイミングを示す図である。第5図は従
来の半導体記憶装置のデータ書込み動作を示すフロー図
である。 図において、12はコンパレータ、13は書込み/消去制御
回路、14は入力データ検出回路、15は第2のコラムアド
レスラッチ、16は第2のデータラッチ。 なお、図中、同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項1】アドレス信号により選択された記憶素子へ
データを書込む機能を少なくとも有する半導体記憶装置
であって、 書込まれるべきデータが予め定められた値を含むか否か
を検出するデータ検出手段と、 前記データ検出手段からの検出信号に応答して前記予め
定められた値を含むデータのアドレスをラッチするアド
レスラッチ手段と、 前記データ検出手段からの検出信号に応答して前記予め
定められた値を含むデータをラッチするデータラッチ手
段と、 前記アドレスラッチ手段の動作を制御する信号を発生す
る制御信号発生手段と、 前記制御信号発生手段からの制御信号に応答して前記ア
ドレスラッチ手段にラッチされたアドレスが指定する記
憶素子が記憶するデータを読出すデータ読出手段と、 前記データ読出手段からのデータと前記データラッチ手
段からのラッチデータとを受けて比較する比較手段とを
備え、 アドレス信号により選択された記憶素子へのデータの書
込みの確認を確実に行なえるようにした半導体記憶装
置。 - 【請求項2】前記記憶素子は、電気的に書込/消去可能
なプログラムブル読出専用記憶素子であり、前記予め定
められた値は前記電気的書込/消去可能なプログラマブ
ル読出専用記憶素子のデータ消去状態を示す値である、
特許請求の範囲第1項記載の半導体記憶装置。 - 【請求項3】前記アドレスラッチ手段がラッチするアド
レスはコラムアドレスである、特許請求の範囲第1項ま
たは第2項に記載の半導体記憶装置。 - 【請求項4】前記制御信号は前記記憶素子への外部から
のデータの書込みを制御するReady/▲▼信号の
反転信号である、特許請求の範囲第1項ないし第3項の
いずれかに記載の半導体記憶装置。 - 【請求項5】前記半導体記憶装置はページモード動作が
可能な半導体記憶装置である、特許請求の範囲第1項な
いし第4項のいずれかに記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13653885A JPH0713879B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体記憶装置 |
KR1019850009271A KR910000618B1 (ko) | 1985-06-21 | 1985-12-10 | 반도체기억장치 |
US06/876,914 US4811294A (en) | 1985-06-21 | 1986-06-20 | Data integrity verifying circuit for electrically erasable and programmable read only memory (EEPROM) |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13653885A JPH0713879B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61294565A JPS61294565A (ja) | 1986-12-25 |
JPH0713879B2 true JPH0713879B2 (ja) | 1995-02-15 |
Family
ID=15177530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13653885A Expired - Lifetime JPH0713879B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4811294A (ja) |
JP (1) | JPH0713879B2 (ja) |
KR (1) | KR910000618B1 (ja) |
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