JPH0713879B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0713879B2
JPH0713879B2 JP13653885A JP13653885A JPH0713879B2 JP H0713879 B2 JPH0713879 B2 JP H0713879B2 JP 13653885 A JP13653885 A JP 13653885A JP 13653885 A JP13653885 A JP 13653885A JP H0713879 B2 JPH0713879 B2 JP H0713879B2
Authority
JP
Japan
Prior art keywords
data
address
latch
signal
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP13653885A
Other languages
English (en)
Other versions
JPS61294565A (ja
Inventor
和男 小林
武志 中山
康 寺田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP13653885A priority Critical patent/JPH0713879B2/ja
Priority to KR1019850009271A priority patent/KR910000618B1/ko
Priority to US06/876,914 priority patent/US4811294A/en
Publication of JPS61294565A publication Critical patent/JPS61294565A/ja
Publication of JPH0713879B2 publication Critical patent/JPH0713879B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置、特に、5V単一電源の電気的
に書込／消去可能なプログラマブル読出専用記憶素子
（以下、EEPROMと記す）におけるデータの書込確認回路
の改良に関する。
［従来の技術］ 第３図は従来のEEPROMの書込系の構成を示す簡略ブロッ
ク図である。第３図において、EEPROMからなるメモリセ
ルアレイ１を記憶部とする従来のページモード動作が可
能な半導体記憶装置は、メモリセルアレイ１のアドレス
を指定するＸ方向（ロー）およびＹ方向（コラム）の外
部から与えられるアドレス信号をそれぞれ受けるローア
ドレスバッファ２およびコラムアドレスバッファ３と、
アドレス信号により選択されたメモリセルへ書込むべき
データを受ける入力バッファ３とを含む。
Ｘ方向経路には、ローアドレスバッファ２からのアドレ
ス信号を受けてラッチし保持するローアドレスラッチ４
と、ローアドレスラッチ４からのローアドレス信号を受
けてデコードしメモリセルアレイから１行を選択するロ
ーデコーダ６とが設けられる。
Ｙ方向経路には、コラムアドレスバッファ３からのコラ
ムアドレス信号を受けてラッチし保持するコラムアドレ
スラッチ５と、コラムアドレスラッチ５からのコラムア
ドレス信号を受けてデコードしメモリセルアレイ１から
指定された列を選択するコラムデコーダ７とが設けられ
る。
データ入力系は、入力バッファ８からのデータを受けて
ラッチし保持するデータラッチ９と、コラムデコーダか
らのデコード信号に対応してデータラッチ９からのデー
タを１ページ分保持することのできるコラムラッチ10と
が設けられる。
データの書込確認経路として、メモリセルアレイ１に書
込まれたデータを読出すためのセンスアンプ11と、セン
スアンプ11からのデータとデータラッチ９でラッチされ
ているデータとを比較して書込みの確認を行なうための
コンパレータ12と、メモリセルアレイ１への書込／消去
の動作を制御する書込／消去制御回路13とが設けられ
る。
EEPROMにおいては、メモリセルにデータを書込むのに数
ミリ秒ないし10ミリ秒を必要とする。このため、スタテ
ィックRAM（ランダムアクセスメモリ）のように、１バ
イトごとに書込みを行なうとすると8Kワード×８ビット
構成の64KビットEEPROMでは全ビットにデータを書込む
のに数10秒ないし80秒要することになる。この欠点をな
くすために、数バイトを一括して書込みを行なうという
ページモード書込みという機能が64Kビット以上の集積
度を有するEEPROMにおいて標準的に備えられるようにな
ってきている。このページモードに従えば、たとえば、
16バイトを１ページとして一度に書込みを行なえば、全
ビットの書込みに要する時間は1/16となり、５秒以下で
全ビットの書込みを完了することができる。
第４図はページモードにおける各制御信号のタイミング
を示す図である。第４図において、信号▲▼はチッ
プエネーブル信号を、信号▲▼はライトエネーブル
信号を各々示す。以下、第３図および第４図を参照して
ページモードの動作について簡単に説明する。ページモ
ード書込サイクルは２つのサイクルからなる。今この２
つのサイクルを順に外部書込サイクルおよび内部書込サ
イクルと呼ぶことにする。外部書込サイクルでは、記憶
装置は外部から制御が可能であり、スタティックRAMと
ほぼ同様にデータを書込むことができる。しかしなが
ら、このとき書込まれたデータは実際にメモリセルに書
込まれるわけではなく、各コラムに対応して設けられた
ラッチ、すなわちコラムラッチ10に蓄えられるだけであ
る。但しページモードでは途中でページを変更すること
はできないので、ページすなわちローアドレスを一定に
しておく必要がある。この外部書込サイクルが終了する
と、記憶装置は外部制御信号を受付けなくなり、コラム
ラッチ10に蓄えられたデータが実際にメモリセルに書込
まれる内部書込サイクルに移る。
第５図はページモード書込みの動作を示すフロー図であ
る。以下、第５図のフロー図に基づいて第３図および第
４図を参照してページモード書込みにおける書込みの確
認動作について説明する。
まず、外部書込サイクルが▲▼信号と▲▼信号
の両方の立下がりで始まる（S1）。このとき、第４図に
矢印で示されるように制御回路13に含まれるタイマが起
動され、タイマ出力が“H"となって、外部書込みが可能
となる。この状態で、ローおよびコラムアドレスを各々
ローアドレスバッファ２およびコラムアドレスバッファ
３へ与える（S2）。次に、ローアドレスラッチ４および
コラムアドレスラッチ５は各々ローアドレスバッファ２
およびコラムアドレスバッファ３を介して与えられたア
ドレスをラッチする（S4）。次に▲▼信号の立上が
りで入力バッファ８へデータを入力し（S6）、このデー
タをデータラッチ９にラッチし、さらに１ページのデー
タをラッチすることのできるコラムラッチ10にラッチす
る（S8）。このサイクルをローアドレスを保持したまま
でタイマ出力が“H"の期間（200マイクロ秒）繰返し（S
10）、コラムラッチ10に１バイトづつ１ページまでデー
タをラッチする。このコラムラッチ10へのデータの書込
みは１ページ分のデータがコラムラッチ10にすべてラッ
チされたか否かにかかわらず、タイマにより200マイク
ロ秒で自動的に終了し、次に内部書込サイクルが始ま
る。このとき、メモリセルアレイ１への外部からのアク
セスを制御するために、タイマ出力に同期して発生され
るReady/▲▼信号は“H"から“L"に切換わり、
外部からのアクセスが禁止される。アドレスにより選択
されたメモリセルへの書込みの前に、書込／消去制御回
路13の制御の下にデータが書込まれるべきメモリセルの
情報が１ページ分消去される。消去状態では、メモリセ
ルのメモリトランジスタ（EEPROM）は電子が注入されて
正のしきい値電圧を示している。以下、この消去状態を
情報“1"が記憶されているとし、逆に、メモリトランジ
スタから電子が引き抜かれ負のしきい値電圧を示してい
るとき、情報“0"が記憶されているとする。１ページ分
のメモリセルの情報の消去の後、制御回路13の制御の下
にアドレスされた１ページのメモリセルの最後のメモリ
セルから１バイトのデータを読出し、センスアンプ11を
介してコンパレータ12で“1"と比較して消去の確認を実
行する（S12）。次に、コラムラッチ10にラッチされた
１ページ分のデータがローアドレスに指定されたページ
に書込まれる（S14）。実際にはこのとき、書込みの前
の消去動作（S12）によりデータが書込まれるべき１ペ
ージの全メモリセルは“1"となっているで、書込みは所
定のメモリセルに“0"を書込むこととなる。外部書込み
サイクル終了後は、ローアドレスラッチ４およびコラム
アドレスラッチ５にラッチされたアドレスとデータラッ
チ９にラッチされたデータはそれぞれのページの最後に
入力されたデータ１バイトのアドレスとデータとなって
いる。この最後のアドレスによってメモリセルの情報を
センスアンプ11を介して読出し（S16）、コンパレータ1
2においてデータラッチ９のデータと比較する（S18）。
一致しているならば、ページ書込みは終了し（S20）、
不一致の場合には再度書込み（S14）のサイクルを行な
う。
［発明が解決しようとする問題点］ 従来の半導体記憶装置は、１ページの最後に書込まれた
１バイトデータを用いて書込みの確認を行なっている。
したがって、この最後に入力された１バイトがすべて
“1"である場合には、対応するメモリセルは消去状態と
同一状態であるため、このページに対しデータの書込み
が確実に行なわれたか否かの確認ができないという欠点
があった。
それゆえ、この発明の目的は、上述のような欠点を除去
し、“0"を含むデータが書込まれた１バイトのメモリセ
ルを用いて書込みの確認を行なうことにより書込確認を
確実に行なうことのできる半導体記憶装置を提供するこ
とである。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、入力データが１バイ
ト中に“0"（メモリセルが消去状態と異なる状態）を含
むか否かを検出するデータ検出手段と、このデータ検出
手段からの検出信号に応答して“0"を含む１バイトのデ
ータのメモリセルのアドレスとデータをそれぞれラッチ
するアドレスラッチ手段およびデータラッチ手段と、書
込確認の際にこのアドレスラッチ手段に記憶されたアド
レスに基づいてメモリセルを選択してデータの読出しを
行なうデータ読出手段と、このデータ読出手段からのデ
ータとデータラッチ手段に記憶されたデータとを比較す
る比較手段とを設けたものである。
好ましくは、書込確認の際のアドレスラッチ手段の動作
はメモリセルアレイへの外部からのアクセスを制御する
Ready/▲▼信号の反転信号により制御される。
また、好ましくはアドレスラッチ手段およびデータラッ
チ手段は通常のアドレスホールド用のアドレスラッチお
よびデータホールド用のデータラッチと独立して新しく
別に設けられる。
［作用］ この発明における半導体記憶装置は、入力データの１バ
イトに“0"を含むか否かを検出し、“0"を含む場合には
その入力データのアドレスおよびデータをアドレスラッ
チおよびデータラッチに選択的にそれぞれラッチし、書
込確認の際には、このアドレスラッチに蓄えられたアド
レスに基づいてデータの読出しを行ない、この読出され
たデータとデータラッチに蓄えられたデータとの比較を
行なって書込みの確認を確実に行なうことができる。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例である半導体記憶装置の構
成の概略を示すブロック図である。第１図において、こ
の発明の特徴として、従来の半導体記憶装置に加えて、
入力バッファ８を介して与えられる１バイトのデータが
“0"を含むか否かを検出する入力データ検出回路14と、
入力データ検出回路14からの検出信号（Ｉ）に応答して
第１のコラムアドレスラッチ５からのコラムアドレスを
ラッチし保持する第２のコラムアドレスラッチ15と、入
力データ検出回路14からの検出信号（Ｉ）に応答して第
１のデータラッチ９からのデータをラッチし保持する第
２のデータラッチ16とが設けられる。ここで、第１のコ
ラムアドレスラッチおよび第１のデータラッチ９は従来
の半導体記憶装置に設けられているアドレスホールド用
およびデータホールド用のラッチである。また、第２の
コラムアドレス15および第２のデータラッチ15は、入力
データが“0"を含むときのみその入力データのアドレス
およびデータをラッチするように構成されている。
さらに、第１のコラムアドレスラッチと第２のコラムア
ドレスラッチとの間のコラムアドレスの転送動作を制御
するために、書込／消去制御回路13から第２のコラムア
ドレスラッチ15へReady/▲▼信号の反転信号
（II）が与えられる。この反転信号（II）により、外部
書込サイクル時には、第１のコラムアドレスラッチ５か
ら第２のコラムアドレスラッチ15へコラムアドレスが転
送され、内部書込サイクル時には第２のコラムアドレス
ラッチ15から第１のコラムアドレスラッチ５へコラムア
ドレスが転送される。
なお、第１図には示されていないが、第１のデータラッ
チ９からのデータはコラムラッチ10へも与えられてい
る。また、コンパレータ12はセンスアンプ11を介したメ
モリセルアレイからの読出しデータと第２のデータラッ
チ16にラッチされたデータとを比較するように構成され
ている。
第２図はこの発明の一実施例である半導体記憶装置の書
込確認の動作を示すフロー図である。以下、第１図およ
び第２図を参照して動作について説明する。
従来装置と同様に、▲▼信号が“L"のとき、▲
▼信号の立下がりで、書込動作が開始される（S20）。
応じて、ローアドレスバッファ２およびコラムアドレス
バッファ３は各々ローアドレスおよびコラムアドレスを
受け（S22）、その受けたアドレスをそれぞれローアド
レスラッチ４および第１のコラムアドレスラッチへ与え
る。ローアドレスラッチ４および第１のコラムアドレス
ラッチ５はそれぞれ与えられたアドレス信号をラッチす
る（S24）。次に、入力バッファ８へデータが与えられ
（S26）、▲▼信号の立上がりで入力バッファ８か
らそのデータが第１のデータラッチ９およびコラムラッ
チ10へ伝達されそこでラッチされる（S28）。このとき
同時に、入力バッファ８へ与えられたデータは入力デー
タ検出回路14へも与えられ、そこでこのデータが“0"を
含むか否かが検出される（S30）。入力データ検出回路1
4はその入力データ内容に応じた信号（Ｉ）を第２のコ
ラムアドレスラッチ15および第２のデータラッチ16へ与
える。入力データが“0"を含むとき、検出信号（１）に
応答して、入力データは第２のデータラッチ16にもラッ
チされる。また、第２のコラムアドレスラッチ15は書込
／消去制御回路13からのReady/▲▼信号の反転
信号（II）を受け、その信号（II）に応答して第１のコ
ラムアドレスラッチ５からコラムアドレスを受けてい
る。したがって、第２のコラムアドレスラッチ15も入力
データ検出回路14からの“0"検出信号（Ｉ）に応答して
その与えられたコラムアドレスをラッチする（S31）。
書込／消去制御回路13に含まれるタイマ出力に制御され
て200マイクロ秒の期間このサイクルが繰返される（S3
2）。このサイクルにより入力データが１ページ分コラ
ムラッチ10にラッチされる。コラムラッチ10がデータを
１ページ分ラッチする動作は従来と同様である。以上が
外部書込サイクルであり、この間Ready/▲▼信
号は“H"状態である。
次に、制御回路13に含まれるタイマの出力が“L"となる
と、それに同期してReady/▲▼信号は“L"とな
り、外部からのアクセスが禁止され内部書込サイクルが
始まる。第２のコラムアドレスラッチ15は反転信号（I
I）に応答して、そのラッチしているコラムアドレスを
第１のコラムアドレスラッチ５へ転送する（S34）。こ
のとき同時に外部書込みで指定されたページすなわち同
一ロー上のデータが書込まれるべきメモルセルの情報が
書込／消去制御回路13の制御の下に消去される。その
後、メモリセルから１バイトのデータがセンスアンプ11
を介して読出されそのデータがすべて“1"であるかどう
かがコンパレータ12で確認される。読出されたデータ中
に“0"が含まれているならば再び消去を行ない、すべて
“1"ならば次のステップへ移る（S36）。次に、コラム
ラッチ10にラッチされているデータが書込／消去制御回
路13の制御の下に同一ページ上の選択されたメモリセル
へ書込まれる（S38）。コラムラッチ10の全てのデータ
がメモリセルに書込まれた後、書込確認動作が以下の様
に実行される。第１のコラムアドレスラッチ５には第２
のコラムアドレスラッチ15から１ページの最後に入力さ
れた“0"を含むデータのコラムアドレスが転送されてい
る。この転送されたコラムアドレスに従ってメモリセル
にアクセスし、書込終了後そのメモリセルのデータを読
出してセンスアンプ11を介してコンパレータ12へ与れる
（S40）。コンパレータ12へはまた第２のデータラッチ1
6でラッチされたデータが与えられる。コンパレータ12
はこの読出されたデータと第２のデータラッチ16でラッ
チされたデータとを比較する（S42）。この両者が不一
致ならばステップ38へ戻り、再び書込みを繰返し、一致
したならば書込みが終了する（S44）。以上のようにし
て書込みの確認が、“0"を書込んだメモリセルに対して
実行される。
なお、上記実施例においては、読出データを第２のデー
タラッチ16でラッチされたデータと比較する構成として
いるが、第２のデータラッチ16を用いる代わりに、コラ
ムラッチ10がラッチしているデータを用いる構成にして
も同様の効果が得られる。
［発明の効果］ 以上のように、この発明によれば、書込まれるべき１ペ
ージのデータのうち“0"を含んだ１バイトのアドレスと
データとを保持し、この“0"を含んだデータを用いて書
込みの確認を行なうように構成しているので、“0"を書
込んだメモリセルに対して常に書込みの確認を確実に行
なうことができ、書込みの信頼性を向上させることがで
きる。
【図面の簡単な説明】
第１図はこの発明の一実施例である半導体記憶装置の構
成を示すブロック図である。第２図はこの発明の一実施
例である半導体記憶装置のデータ書込み動作を示すフロ
ー図である。第３図は従来の半導体記憶装置の構成を示
す概略ブロック図である。第４図は半導体記憶装置にお
ける制御信号のタイミングを示す図である。第５図は従
来の半導体記憶装置のデータ書込み動作を示すフロー図
である。 図において、12はコンパレータ、13は書込み／消去制御
回路、14は入力データ検出回路、15は第２のコラムアド
レスラッチ、16は第２のデータラッチ。 なお、図中、同一符号は同一または相当部分を示す。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】アドレス信号により選択された記憶素子へ
    データを書込む機能を少なくとも有する半導体記憶装置
    であって、 書込まれるべきデータが予め定められた値を含むか否か
    を検出するデータ検出手段と、 前記データ検出手段からの検出信号に応答して前記予め
    定められた値を含むデータのアドレスをラッチするアド
    レスラッチ手段と、 前記データ検出手段からの検出信号に応答して前記予め
    定められた値を含むデータをラッチするデータラッチ手
    段と、 前記アドレスラッチ手段の動作を制御する信号を発生す
    る制御信号発生手段と、 前記制御信号発生手段からの制御信号に応答して前記ア
    ドレスラッチ手段にラッチされたアドレスが指定する記
    憶素子が記憶するデータを読出すデータ読出手段と、 前記データ読出手段からのデータと前記データラッチ手
    段からのラッチデータとを受けて比較する比較手段とを
    備え、 アドレス信号により選択された記憶素子へのデータの書
    込みの確認を確実に行なえるようにした半導体記憶装
    置。
  2. 【請求項２】前記記憶素子は、電気的に書込／消去可能
    なプログラムブル読出専用記憶素子であり、前記予め定
    められた値は前記電気的書込／消去可能なプログラマブ
    ル読出専用記憶素子のデータ消去状態を示す値である、
    特許請求の範囲第１項記載の半導体記憶装置。
  3. 【請求項３】前記アドレスラッチ手段がラッチするアド
    レスはコラムアドレスである、特許請求の範囲第１項ま
    たは第２項に記載の半導体記憶装置。
  4. 【請求項４】前記制御信号は前記記憶素子への外部から
    のデータの書込みを制御するReady/▲▼信号の
    反転信号である、特許請求の範囲第１項ないし第３項の
    いずれかに記載の半導体記憶装置。
  5. 【請求項５】前記半導体記憶装置はページモード動作が
    可能な半導体記憶装置である、特許請求の範囲第１項な
    いし第４項のいずれかに記載の半導体記憶装置。
JP13653885A 1985-06-21 1985-06-21 半導体記憶装置 Expired - Lifetime JPH0713879B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP13653885A JPH0713879B2 (ja) 1985-06-21 1985-06-21 半導体記憶装置
KR1019850009271A KR910000618B1 (ko) 1985-06-21 1985-12-10 반도체기억장치
US06/876,914 US4811294A (en) 1985-06-21 1986-06-20 Data integrity verifying circuit for electrically erasable and programmable read only memory (EEPROM)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13653885A JPH0713879B2 (ja) 1985-06-21 1985-06-21 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS61294565A JPS61294565A (ja) 1986-12-25
JPH0713879B2 true JPH0713879B2 (ja) 1995-02-15

Family

ID=15177530

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13653885A Expired - Lifetime JPH0713879B2 (ja) 1985-06-21 1985-06-21 半導体記憶装置

Country Status (3)

Country Link
US (1) US4811294A (ja)
JP (1) JPH0713879B2 (ja)
KR (1) KR910000618B1 (ja)

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2513462B2 (ja) * 1986-03-26 1996-07-03 株式会社日立製作所 マイクロ・コンピユ−タ
US5261110A (en) * 1986-10-10 1993-11-09 Hitachi, Ltd. System for performing writes to non-volatile memory elements in a minimal time
US4970692A (en) * 1987-09-01 1990-11-13 Waferscale Integration, Inc. Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin
US4879690A (en) * 1987-09-07 1989-11-07 Mitsubishi Denki Kabushiki Kaisha Static random access memory with reduced soft error rate
JP2635631B2 (ja) * 1987-11-18 1997-07-30 株式会社東芝 不揮発性半導体メモリ装置
JPH07114076B2 (ja) * 1987-10-20 1995-12-06 シャープ株式会社 半導体記憶装置
US5034922A (en) * 1987-12-21 1991-07-23 Motorola, Inc. Intelligent electrically erasable, programmable read-only memory with improved read latency
US5222046A (en) * 1988-02-17 1993-06-22 Intel Corporation Processor controlled command port architecture for flash memory
US5053990A (en) * 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
GB2215156B (en) * 1988-02-17 1991-11-27 Intel Corp Processor controlled command port architecture for flash memory
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
GB2222461B (en) * 1988-08-30 1993-05-19 Mitsubishi Electric Corp On chip testing of semiconductor memory devices
US5267200A (en) * 1988-08-31 1993-11-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and operating method thereof with transfer transistor used as a holding means
JP2648840B2 (ja) * 1988-11-22 1997-09-03 株式会社日立製作所 半導体記憶装置
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
DE69024086T2 (de) * 1989-04-13 1996-06-20 Sundisk Corp EEprom-System mit Blocklöschung
US7447069B1 (en) 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
US5278790A (en) * 1989-05-15 1994-01-11 Casio Computer Co., Ltd. Memory device comprising thin film memory transistors
JPH0357015A (ja) * 1989-07-25 1991-03-12 Nec Corp 電子ディスクサブシステム
US5077690A (en) * 1989-08-09 1991-12-31 Atmel Corporation Memory input data test arrangement
JPH03162800A (ja) * 1989-08-29 1991-07-12 Mitsubishi Electric Corp 半導体メモリ装置
EP0418521A3 (en) * 1989-09-20 1992-07-15 International Business Machines Corporation Testable latch self checker
JP3253296B2 (ja) * 1989-12-20 2002-02-04 セイコーエプソン株式会社 記憶装置及びデータ処理装置
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5200920A (en) * 1990-02-08 1993-04-06 Altera Corporation Method for programming programmable elements in programmable devices
JP2709751B2 (ja) * 1990-06-15 1998-02-04 三菱電機株式会社 不揮発性半導体記憶装置およびそのデータ消去方法
JP2519585B2 (ja) * 1990-07-03 1996-07-31 三菱電機株式会社 不揮発性半導体記憶装置
US5159599A (en) * 1990-07-31 1992-10-27 Sgs-Thomson Microelectronics, Inc. High speed testing for programmable logic devices
US5546561A (en) * 1991-02-11 1996-08-13 Intel Corporation Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory
JP3408552B2 (ja) * 1991-02-11 2003-05-19 インテル・コーポレーション 不揮発性半導体メモリをプログラム及び消去する回路とその方法
US5295255A (en) * 1991-02-22 1994-03-15 Electronic Professional Services, Inc. Method and apparatus for programming a solid state processor with overleaved array memory modules
US5396468A (en) * 1991-03-15 1995-03-07 Sundisk Corporation Streamlined write operation for EEPROM system
US5224072A (en) * 1991-04-04 1993-06-29 Oki Electric Industry Co., Ltd. Read-only memory with few programming signal lines
US5428620A (en) * 1991-05-09 1995-06-27 Fuji Photo Optical Co., Ltd. Data writing/reading device of camera
US5289403A (en) * 1991-07-08 1994-02-22 Hewlett-Packard Company Self-timed content addressable memory access mechanism with built-in margin test feature
KR950003347B1 (ko) * 1991-09-24 1995-04-10 가부시키가이샤 도시바 불휘발성 반도체 기억장치
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
JPH0589687A (ja) * 1991-09-27 1993-04-09 Nec Corp 不揮発性半導体記憶装置
US5289430A (en) * 1991-11-26 1994-02-22 Texas Instruments Incorporated Self latching input buffer
US5412793A (en) * 1991-12-03 1995-05-02 Intel Corporation Method for testing erase characteristics of a flash memory array
US5369647A (en) * 1991-12-16 1994-11-29 Intel Corporation Circuitry and method for testing a write state machine
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
EP0903753B1 (en) * 1991-12-27 2002-03-20 Fujitsu Limited Nonvolatile semiconductor memory
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US7071060B1 (en) 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
JPH05233464A (ja) * 1992-02-25 1993-09-10 Fuji Photo Film Co Ltd Ｅｅｐｒｏｍのデータ書換方法およびｅｅｐｒｏｍカード
JPH06215590A (ja) * 1993-01-13 1994-08-05 Nec Ic Microcomput Syst Ltd フラッシュ消去型不揮発性メモリ
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
KR960002016B1 (ko) * 1993-02-15 1996-02-09 금성일렉트론주식회사 반도체 기억소자의 테스트 모드회로
US5513136A (en) * 1993-09-27 1996-04-30 Intel Corporation Nonvolatile memory with blocks and circuitry for selectively protecting the blocks for memory operations
US5355347A (en) * 1993-11-08 1994-10-11 Turbo Ic, Inc. Single transistor per cell EEPROM memory device with bit line sector page programming
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JP3176008B2 (ja) * 1994-03-30 2001-06-11 株式会社東芝 半導体メモリ回路
US5781756A (en) * 1994-04-01 1998-07-14 Xilinx, Inc. Programmable logic device with partially configurable memory cells and a method for configuration
US5537357A (en) * 1994-06-27 1996-07-16 Intel Corporation Method for preconditioning a nonvolatile memory array
JPH08115598A (ja) * 1994-10-18 1996-05-07 Mitsubishi Denki Semiconductor Software Kk 不揮発性半導体記憶装置及び半導体装置
US5748535A (en) * 1994-10-26 1998-05-05 Macronix International Co., Ltd. Advanced program verify for page mode flash memory
JP3216449B2 (ja) * 1994-10-31 2001-10-09 安藤電気株式会社 半導体メモリの故障自己診断装置
US5490114A (en) * 1994-12-22 1996-02-06 International Business Machines Corporation High performance extended data out
US5633878A (en) * 1995-01-20 1997-05-27 Telefonaktiebolaget Lm Ericsson Self-diagnostic data buffers
KR100208433B1 (ko) * 1995-12-27 1999-07-15 김영환 플래쉬 메모리 소자 및 그를 이용한 프로그램 방법
EP0782147A1 (en) * 1995-12-29 1997-07-02 STMicroelectronics S.r.l. Method and programming device for detecting an error in a memory
US5675540A (en) * 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
US5796657A (en) * 1996-03-29 1998-08-18 Aplus Integrated Circuits, Inc. Flash memory with flexible erasing size from multi-byte to multi-block
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
JPH09320269A (ja) * 1996-05-31 1997-12-12 Nippon Steel Corp アドレス装置
US6009038A (en) * 1996-05-31 1999-12-28 United Microelectronics Corporation Addressing unit
DE69633577T2 (de) * 1996-06-14 2005-10-13 Macronix International Co. Ltd., Hsinchu Schwebegatterspeicheranordnung mit seitenpuffer mit niedrigem strom
US5754469A (en) * 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
US5835414A (en) * 1996-06-14 1998-11-10 Macronix International Co., Ltd. Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer
KR100193898B1 (ko) * 1996-06-29 1999-06-15 김영환 플래쉬 메모리 장치
US5787484A (en) * 1996-08-08 1998-07-28 Micron Technology, Inc. System and method which compares data preread from memory cells to data to be written to the cells
US5784320A (en) * 1996-09-27 1998-07-21 Intel Corporation Method and apparatus for reducing power consumption in a memory by employing a conditional write controller
US5754567A (en) 1996-10-15 1998-05-19 Micron Quantum Devices, Inc. Write reduction in flash memory systems through ECC usage
JPH11176174A (ja) * 1997-12-05 1999-07-02 Sharp Corp 不揮発性メモリの書き込み回路および不揮発性メモリ
US6157979A (en) * 1998-03-14 2000-12-05 Advanced Technology Materials, Inc. Programmable controlling device with non-volatile ferroelectric state-machines for restarting processor when power is restored with execution states retained in said non-volatile state-machines on power down
JP3093723B2 (ja) * 1998-04-22 2000-10-03 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US5999451A (en) * 1998-07-13 1999-12-07 Macronix International Co., Ltd. Byte-wide write scheme for a page flash device
US6052307A (en) * 1998-08-11 2000-04-18 Texas Instruments Incorporated Leakage tolerant sense amplifier
EP1049104A1 (en) * 1999-04-30 2000-11-02 STMicroelectronics, Inc. Technique for testing bitline and related circuitry of a memory array
JP3755346B2 (ja) * 1999-07-26 2006-03-15 富士通株式会社 不揮発性半導体記憶装置
US6359305B1 (en) 1999-12-22 2002-03-19 Turbo Ic, Inc. Trench-isolated EEPROM flash in segmented bit line page architecture
US6981091B2 (en) * 2001-10-25 2005-12-27 Xilinx,Inc. Using transfer bits during data transfer from non-volatile to volatile memories
US7114084B2 (en) * 2002-03-06 2006-09-26 Micron Technology, Inc. Data controlled programmable power supply
JP4287222B2 (ja) * 2003-09-03 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
JPWO2005093760A1 (ja) * 2004-03-26 2008-02-14 スパンション エルエルシー 半導体装置および半導体装置にデータを書き込む方法
US7480195B2 (en) * 2005-05-11 2009-01-20 Micron Technology, Inc. Internal data comparison for memory testing
WO2007077883A1 (ja) * 2005-12-28 2007-07-12 Showa Denko K. K. コンデンサ及びその製造方法
US8997255B2 (en) 2006-07-31 2015-03-31 Inside Secure Verifying data integrity in a data storage device
US8352752B2 (en) * 2006-09-01 2013-01-08 Inside Secure Detecting radiation-based attacks
DE102007026691A1 (de) 2007-06-08 2008-12-11 Robert Bosch Gmbh Verfahren und Steuergerät zum Betreiben eines nichtflüchtigen Speichers, insbesondere zum Einsatz in Kraftfahrzeugen
US20090307140A1 (en) 2008-06-06 2009-12-10 Upendra Mardikar Mobile device over-the-air (ota) registration and point-of-sale (pos) payment
US8583986B2 (en) * 2008-12-17 2013-11-12 Seagate Technology Llc Solid-state memory with error correction coding
US8862767B2 (en) 2011-09-02 2014-10-14 Ebay Inc. Secure elements broker (SEB) for application communication channel selector optimization

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4460982A (en) * 1982-05-20 1984-07-17 Intel Corporation Intelligent electrically programmable and electrically erasable ROM
US4578751A (en) * 1982-06-25 1986-03-25 At&T Technologies, Inc. System for simultaneously programming a number of EPROMs
JPS60140597A (ja) * 1983-12-28 1985-07-25 Giichi Kuze Ｅｐｒｏｍプログラマ−

Also Published As

Publication number Publication date
KR870000705A (ko) 1987-02-20
JPS61294565A (ja) 1986-12-25
US4811294A (en) 1989-03-07
KR910000618B1 (ko) 1991-01-28

Similar Documents

Publication Publication Date Title
JPH0713879B2 (ja) 半導体記憶装置
US7251190B2 (en) Non-volatile semiconductor memory device
KR100395732B1 (ko) 반도체 기억장치
US5652720A (en) Electrically programmable memory with improved retention of data and a method of writing data in said memory
US5862099A (en) Non-volatile programmable memory having a buffering capability and method of operation thereof
KR940002754B1 (ko) 반도체 집적회로 장치의 제어방법
JP3735834B2 (ja) 同期型ｒａｍ装置とシステムバスを共有する同期型フラッシュメモリ装置の消去及び書込み方法
WO1998028745A1 (en) Nonvolatile writeable memory with fast programming capability
US4805151A (en) Nonvolatile semiconductor memory device
JP4663274B2 (ja) メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法
US6128224A (en) Method and apparatus for writing an erasable non-volatile memory
KR20030009064A (ko) 리프레쉬 회로를 갖는 반도체 기억 장치
EP0428396B1 (en) Bit error correcting circuit for a nonvolatile memory
US5748939A (en) Memory device with a central control bus and a control access register for translating an access request into an access cycle on the central control bus
KR100288026B1 (ko) 비휘발성 메모리 및 그 기입 회로
JPH103434A (ja) 半導体ディスク装置及びその書き込み方式
US5781475A (en) Simplified page mode programming circuit for EEPROM requiring only one high voltage line for selecting bit lines
JPH01154398A (ja) 半導体記憶装置
KR0150495B1 (ko) 반도체 기억장치
JPH0198186A (ja) 同期型記憶装置
JP3135770B2 (ja) 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置
EP0933778B1 (en) Nonvolatile semiconductor memory
JPH0496156A (ja) Ｅｅｐｒｏｍ内蔵マイクロコンピュータ
JP2000113688A (ja) 不揮発性メモリ及び不揮発性メモリの消去及び書き込み方法
JPH0945091A (ja) 不揮発性メモリのデータ書き換え方法