JP3389845B2 - 誘電体メモリ - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は誘電体メモリおよび
その製造方法に関し、特に情報蓄積用容量素子が貴金属
膜と導電性膜の積層構造からなる下部電極と強誘電体膜
あるいは高誘電率膜とからなる誘電体メモリに関する。 【０００２】 【従来の技術】近年、半導体装置の微細化に伴い、情報
蓄積用容量素子の面積が減少し、容量の絶対値も減少す
る傾向にある。容量Ｃは、例えば平行平板電極構造の場
合は、 Ｃ＝ε・Ｓ／ｄ で決定される。ここで、εは誘電体の誘電率、Ｓは電極
の面積、ｄは誘電体の膜厚（電極間の距離）である。情
報蓄積用容量素子に使用される電極の面積Ｓを増大する
ことなく、容量を確保するためには、誘電率εの高い誘
電体を使用するか、誘電体の膜厚ｄを薄くすることが必
要である。 【０００３】しかし、誘電体の薄膜化には限度がある
為、情報蓄積用容量素子に使用される絶縁膜の平面状の
面積を増大することなく、容量を確保する技術として
は、例えば特開平3−256358 号公報に示されているよう
に、誘電体としてＰＺＴ（Ｐｂ(ＺｒXＴｉ1-X)Ｏ3等の
強誘電体を使用した強誘電体メモリが提案されている。 【０００４】これらの強誘電体材料は酸化物であり、成
膜は数１００℃以上で行われるため、直接シリコン上に
は成膜できない。これは、成膜中あるいは後の工程にお
いてシリコンと強誘電体材料との界面において酸化還元
反応が起こる恐れが大きいためである。したがって、強
誘電体材料とシリコンとの界面に下部電極と呼ばれる、
高温においても酸化されにくい材料を用いる必要があ
る。また、ＰＺＴなどの材料はペロブスカイト結晶構造
であるときに、高誘電率となる。一般にペロブスカイト
薄膜の結晶性は下地基板の影響を大きく受けることが経
験的に知られている。つまり、下部電極材料にはペロブ
スカイト薄膜がエピタキシャル成長するような機能も要
求されるため、結晶構造の点から下部電極材料は限定さ
れる。 【０００５】以上のような背景から下部電極材料として
白金等の貴金属膜が検討されている。しかし、貴金属を
電極としてＤＲＡＭ等メモリに用いるためには、トラン
ジスタが形成されているシリコン基板とのコンタクトを
とる必要があり、貴金属とシリコンとの反応（シリサイ
ド反応）が問題となる。このため、貴金属を下部電極と
して用いるためには、シリコンと貴金属との界面にシリ
サイド反応を防止する為のバリア層としてのＴｉＮ等の
導電性膜が必要である。 【０００６】 【発明が解決しようとする課題】ペロブスカイト構造の
ＰＺＴ薄膜を形成するためには、６００℃程度以上の高
温が必要になる。しかし、導電性膜と貴金属膜からなる
下部電極の上面に強誘電体薄膜あるいは高誘電率膜を成
膜した場合、下部電極である導電性膜と貴金属膜界面で
剥離が生じるという問題がある。 【０００７】そこで、本発明の目的は、下部電極である
導電性膜と貴金属膜界面で剥離が生ずることなく安定に
動作する誘電体メモリ構造を提供することにある。 【０００８】 【課題を解決するための手段】発明者らは、貴金属膜と
導電性膜との界面で剥離が生じるのは、酸化性雰囲気中
で強誘電体膜あるいは高誘電率膜を成膜する際に、６０
０℃程度以上の高温にすると、貴金属膜中を酸素が拡散
し、ＴｉＮが酸化し、貴金属膜と導電性膜との密着力が
低下することが原因であることを明らかにした。誘電体
膜を高温で成膜する際、貴金属膜には大きな圧縮応力が
発生する為、貴金属膜とＴｉＮ等の導電性膜との界面は
密着力が低下すると、剥離が生じる。 【０００９】したがって、貴金属膜と導電性膜界面にお
ける剥離を防止する為には、導電性膜の酸化を防止し
て、密着力の低下を防止すればよい。このためには、酸
化性雰囲気中での誘電体膜成膜時の貴金属膜中の酸素の
拡散を抑制すればよい。 【００１０】上記の目的は、導電性膜と貴金属膜が積層
構造からなる下部電極と、貴金属膜に接する強誘電体膜
あるいは高誘電率膜と、さらに前記強誘電体膜あるいは
高誘電率膜に接する上部電極からなる情報蓄積用容量素
子が、Ｓｉ基板と直接あるいは導電性膜を介して電気的
に接続している誘電体メモリにおいて、前記強誘電体膜
に接する下部電極の貴金属膜を少なくても二層以上積層
された貴金属膜層とすることにより達成される。 【００１１】本発明によれば、下部電極の貴金属膜と導
電性膜との界面で剥離が生じることなく安定に動作する
誘電体メモリ構造が提供される。 【００１２】 【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。 【００１３】まず、本発明における第一の実施形態であ
る誘電体メモリ構造の主要部の断面構造を図１に示す。
また、本発明における第一の実施形態である誘電体メモ
リの情報蓄積用素子の拡大図を図２に示す。 【００１４】本実施形態の誘電体メモリは、図１に示す
ように、シリコン基板１の主面のアクティブ領域に形成
されたＭＯＳ(Metal Oxide Semiconductor）型のトラン
ジスタと、その上部に配置された１個の情報蓄積用容量
素子１８とで構成されている。それぞれのＭＯＳトラン
ジスタは素子分離膜２によって素子分離されている。 【００１５】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。 【００１６】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順にたとえばＴｉＮ膜等の導電性膜１１，第一の白金
膜１２と第二の白金膜１３とが積層された下部電極１
７、さらに強誘電体膜１４，上部電極１５を積層した構
造で構成されている。情報蓄積用素子１８は絶縁膜１６
で覆われている。 【００１７】次に、上記構成の本実施形態による誘電体
メモリ構造の作用効果を以下に説明する。図２に本実施
形態の強誘電体メモリの情報蓄積用素子の拡大図を示
す。 【００１８】ＴｉＮなどの導電性膜１１の上面に形成す
る貴金属膜を第一の白金膜１２と、第二の白金膜１３と
の二層膜構造とすることにより、白金膜の粒界１０１，
１０２は、第一の白金膜１２，第二の白金膜１３のそれ
ぞれにおいては各白金膜の上面から下面に到達するが、
白金膜全体としては、白金膜の粒界が第一の白金膜１２
の上面から第二の白金膜１３の下面につながる確率は低
くなる。 【００１９】一般的に膜厚方向の粒界拡散にくらべて、
水平方向の粒界拡散が遅いことが知られており、酸素原
子が貴金属膜の粒界を通って拡散するのが抑制されるた
め、強誘電体膜あるいは高誘電率膜を形成する際に酸化
性雰囲気にした場合でも、前記第二の白金膜下面に接す
るＴｉＮ等の導電性膜の酸化を抑制することができる。
したがって、貴金属膜／導電性膜界面での剥離が防止さ
れる。また、貴金属膜には温度上昇に伴い膜内部に圧縮
応力が発生することが実験より明らかになっているが、
貴金属膜層を層分割することにより、貴金属膜／導電性
膜界面に及ぼす力を緩和する役割もある。 【００２０】このように、貴金属膜の下層の導電性膜が
酸化しないため、貴金属膜／導電性膜界面における密着
力が低下することがなく、かつ、界面に働く力も緩和さ
れるため、貴金属膜と導電性膜との界面で剥離を防止す
ることが可能であり、安定動作する誘電体メモリを製造
することが可能となる。 【００２１】本実施形態においては、情報蓄積用容量素
子の下部電極１７の下部に形成される前記応力緩和用導
電性膜１１とシリコン基板１とが多結晶シリコン１０を
介して接続されている場合について示したが、下部電極
とシリコン基板を電気的に接続する材料はこれに限定さ
れるものではなく、金属薄膜，金属シリサイド膜、ある
いは導電性高分子膜あるいは多結晶シリコン膜も含めて
これらの複数材料からなる積層構造であっても構わな
い。 【００２２】また、本実施形態においては、下部電極の
一部である貴金属膜として白金膜を積層させた場合につ
いて示したが、白金膜に限らず、金，銀，イリジウム，
パラジウム，ルテニウム，ロジウム等、他の貴金属膜を
積層させた構造であっても構わない。 【００２３】本実施形態においては第一の白金膜１２と
第二の白金膜１３の膜厚が等しい場合について図示した
が、膜厚はこれに限定されるものではない。 【００２４】本実施形態である強誘電体メモリの他の情
報蓄積用素子の拡大図を図３に示すように、第二の白金
膜１３の膜厚を第一の白金膜１２の膜厚にくらべ厚くす
ることにより、第一の白金膜１２結晶粒径を相対的に大
きくすることが可能である。これにより、白金膜の粒界
を不連続、かつ、強誘電体膜１４の下面に接する第二の
白金膜１３の粒の大きさを相対的に大きくすることが可
能である。したがって、強誘電体膜１４の結晶性に悪影
響を及ぼすことなく、白金膜中の酸素原子の粒界拡散を
抑制し、ＴｉＮ等の導電性膜１１の酸化を防止できる。 【００２５】また、本実施形態である強誘電体メモリの
さらに他の情報蓄積用素子の拡大図を図４に示すよう
に、第二の白金膜１３の膜厚を第一の白金膜１２の膜厚
にくらべ薄くすることにより、第一の白金膜１２の結晶
粒径を相対的に小さくすることが可能である。これによ
り、白金膜の粒界を不連続、かつ、強誘電体膜１４の下
面に接する第二の白金膜１３の粒の大きさを相対的に小
さくすることが可能である。したがって、白金膜中の酸
素原子の粒界拡散を抑制し、ＴｉＮ等の導電性膜１１の
酸化を防止し、かつ、ヒロックが発生した場合でも、ヒ
ロックの大きさが小さく、電気間ショートに至らないの
でリーク不良を防止できる。 【００２６】次に、本発明における第二の実施形態であ
る誘電体メモリ構造の情報蓄積用素子の拡大図を図５に
示す。また、本発明における第一の実施形態である強誘
電体メモリの情報蓄積用素子の拡大図を図６に示す。 【００２７】本実施形態の強誘電体メモリは、図５に示
すように、シリコン基板１の主面のアクティブ領域に形
成されたＭＯＳ(Metal Oxide Semiconductor）型のトラ
ンジスタと、その上部に配置された１個の情報蓄積用容
量素子１８とで構成されている。それぞれのＭＯＳトラ
ンジスタは素子分離膜２によって素子分離されている。 【００２８】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。 【００２９】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順にたとえばＴｉＮ膜等の導電性膜１１，第一の白金
膜１２，再結晶防止膜２０と第二の白金膜１３とが積層
された下部電極１７、さらに強誘電体膜１４，上部電極
１５を積層した構造で構成されている。情報蓄積用素子
１８は絶縁膜１６で覆われている。 【００３０】本実施形態による強誘電体メモリ構造は上
記第一の実施形態で説明した作用効果と同様の作用効果
が得られる。ただし、第一の白金膜１２と第二の白金膜
１３との界面に再結晶防止膜２０を設けることにより、
積層された第一の白金膜１２と第二の白金膜１３とが再
結晶して粒界が全貴金属膜の上面から下面に膜厚方向に
連続するのを確実に防止することが可能である。したが
って、酸素原子が貴金属膜の粒界を通って拡散するのが
抑制されるため、強誘電体膜あるいは高誘電率膜を形成
する際に酸化性雰囲気にした場合でも、前記第二の白金
膜下面に接するＴｉＮ等の導電性膜の酸化を抑制するこ
とができる。このように、貴金属膜の下層の導電性膜が
酸化しないため、貴金属膜／導電性膜界面における密着
力が低下することがなく、貴金属膜と導電性膜との界面
で剥離を防止することが可能であり、安定動作する強誘
電体メモリを製造することが可能となる。 【００３１】本実施形態においては第一の白金膜１２と
第二の白金膜１３の膜厚が等しい場合について図示した
が、膜厚はこれに限定されるものではない。 【００３２】本実施形態である強誘電体メモリの他の情
報蓄積用素子の拡大図を図７に示すように、第二の白金
膜１３の膜厚を第一の白金膜１２の膜厚にくらべ厚くす
ることにより、第一の白金膜１２の結晶粒径を相対的に
大きくすることが可能である。これにより、白金膜の粒
界を不連続、かつ、強誘電体膜１４の下面に接する第二
の白金膜１３の粒界を相対的に大きくすることが可能で
ある。したがって、強誘電体膜１４の結晶性に悪影響を
及ぼすことなく、白金膜中の酸素原子の粒界拡散を抑制
し、ＴｉＮ等の導電性膜１１の酸化を防止できる。 【００３３】また、本実施形態である強誘電体メモリの
さらに他の情報蓄積用素子の拡大図を図８に示すよう
に、第二の白金膜１３の膜厚を第一の白金膜１２の膜厚
にくらべ薄くすることにより、第一の白金膜１２の結晶
粒径を相対的に小さくすることが可能である。これによ
り、白金膜の粒界を不連続、かつ、強誘電体膜１４の下
面に接する第二の白金膜１３の粒界を相対的に小さくす
ることが可能である。したがって、白金膜に大きな圧縮
応力が発生し、ヒロックが発生した場合でも、ヒロック
が小さく、電気間ショートに至らないのでリーク不良が
生じることがなく、白金膜中の酸素原子の粒界拡散を抑
制し、ＴｉＮ等の導電性膜１１の酸化を防止できる。 【００３４】次に、本発明の第三の実施形態を図９を用
いて説明する。 【００３５】図９は、本実施形態による誘電体メモリ構
造の主要部の断面構造であり、第一の実施形態と共通の
部分には同一の符号を付している。また、本発明におけ
る第三の実施形態である誘電体メモリの情報蓄積用素子
の拡大図を図１０ないし図１２に示す。 【００３６】図９における本実施形態による誘電体メモ
リは、第一の実施形態による図１の構造における強誘電
体膜１４を高誘電率膜２１に置き換えたものである。そ
の他の構造は図１の実施形態とほぼ同様である。 【００３７】本実施形態による作用効果は、上記第一の
実施形態で説明したものと同様である。 【００３８】また、図１０，図１１および図１２に示し
た第三の実施形態である誘電体メモリの情報蓄積用素子
は、それぞれ、第一の実施形態で示した図２，図３およ
び図４の構造における強誘電体膜１４を高誘電率膜２１
に置き換えたものである。その他の構造は図２，図３お
よび図４の構造とほぼ同様である。図１０，図１１およ
び図１２に示す構造によれば、図２，図３および図４の
構造でそれぞれ説明した作用効果と同様の作用効果が得
られる。 【００３９】次に、本発明の第四の実施形態を図１３を
用いて説明する。 【００４０】図１３は、本実施形態による誘電体メモリ
構造の主要部の断面構造であり、第二の実施形態と共通
の部分には同一の符号を付している。また、本発明にお
ける第四の実施形態である誘電体メモリの情報蓄積用素
子の拡大図を図１４ないし図１６に示す。 【００４１】図１３における本実施形態による誘電体メ
モリは、第二の実施形態による図５の構造における強誘
電体膜１４を高誘電率膜２１に置き換えたものである。
その他の構造は図５の実施形態とほぼ同様である。 【００４２】本実施形態による作用効果は、上記第二の
実施形態で説明したものと同様である。 【００４３】また、図１４，図１５および図１６に示し
た第四の実施形態である誘電体メモリの情報蓄積用素子
は、それぞれ、第二の実施形態で示した図６，図７およ
び図８の構造における強誘電体膜１４を高誘電率膜２１
に置き換えたものである。その他の構造は図６，図７お
よび図８の構造とほぼ同様である。図１４，図１５およ
び図１６に示す構造によれば、図６，図７および図８の
構造でそれぞれ説明した作用効果と同様の作用効果が得
られる。 【００４４】 【発明の効果】本発明によれば、強誘電体膜あるいは高
誘電率膜の下面に接する貴金属膜を少なくとも二層以上
の積層膜構造とすることにより、全貴金属膜の粒界を上
面から下面につながることがなく、すなわち膜厚方向の
粒界を不連続とすることにより、酸素原子が貴金属膜の
粒界に沿って拡散するのを抑制し、強誘電体膜あるいは
高誘電率膜を形成する際の、酸化性雰囲気にした場合で
も、貴金属膜の下面に接する導電性膜の酸化を抑制でき
る。したがって、貴金属膜／導電性膜界面での剥離が防
止され、情報蓄積用容量素子が安定に動作する誘電体メ
モリが提供される。
その製造方法に関し、特に情報蓄積用容量素子が貴金属
膜と導電性膜の積層構造からなる下部電極と強誘電体膜
あるいは高誘電率膜とからなる誘電体メモリに関する。 【０００２】 【従来の技術】近年、半導体装置の微細化に伴い、情報
蓄積用容量素子の面積が減少し、容量の絶対値も減少す
る傾向にある。容量Ｃは、例えば平行平板電極構造の場
合は、 Ｃ＝ε・Ｓ／ｄ で決定される。ここで、εは誘電体の誘電率、Ｓは電極
の面積、ｄは誘電体の膜厚（電極間の距離）である。情
報蓄積用容量素子に使用される電極の面積Ｓを増大する
ことなく、容量を確保するためには、誘電率εの高い誘
電体を使用するか、誘電体の膜厚ｄを薄くすることが必
要である。 【０００３】しかし、誘電体の薄膜化には限度がある
為、情報蓄積用容量素子に使用される絶縁膜の平面状の
面積を増大することなく、容量を確保する技術として
は、例えば特開平3−256358 号公報に示されているよう
に、誘電体としてＰＺＴ（Ｐｂ(ＺｒXＴｉ1-X)Ｏ3等の
強誘電体を使用した強誘電体メモリが提案されている。 【０００４】これらの強誘電体材料は酸化物であり、成
膜は数１００℃以上で行われるため、直接シリコン上に
は成膜できない。これは、成膜中あるいは後の工程にお
いてシリコンと強誘電体材料との界面において酸化還元
反応が起こる恐れが大きいためである。したがって、強
誘電体材料とシリコンとの界面に下部電極と呼ばれる、
高温においても酸化されにくい材料を用いる必要があ
る。また、ＰＺＴなどの材料はペロブスカイト結晶構造
であるときに、高誘電率となる。一般にペロブスカイト
薄膜の結晶性は下地基板の影響を大きく受けることが経
験的に知られている。つまり、下部電極材料にはペロブ
スカイト薄膜がエピタキシャル成長するような機能も要
求されるため、結晶構造の点から下部電極材料は限定さ
れる。 【０００５】以上のような背景から下部電極材料として
白金等の貴金属膜が検討されている。しかし、貴金属を
電極としてＤＲＡＭ等メモリに用いるためには、トラン
ジスタが形成されているシリコン基板とのコンタクトを
とる必要があり、貴金属とシリコンとの反応（シリサイ
ド反応）が問題となる。このため、貴金属を下部電極と
して用いるためには、シリコンと貴金属との界面にシリ
サイド反応を防止する為のバリア層としてのＴｉＮ等の
導電性膜が必要である。 【０００６】 【発明が解決しようとする課題】ペロブスカイト構造の
ＰＺＴ薄膜を形成するためには、６００℃程度以上の高
温が必要になる。しかし、導電性膜と貴金属膜からなる
下部電極の上面に強誘電体薄膜あるいは高誘電率膜を成
膜した場合、下部電極である導電性膜と貴金属膜界面で
剥離が生じるという問題がある。 【０００７】そこで、本発明の目的は、下部電極である
導電性膜と貴金属膜界面で剥離が生ずることなく安定に
動作する誘電体メモリ構造を提供することにある。 【０００８】 【課題を解決するための手段】発明者らは、貴金属膜と
導電性膜との界面で剥離が生じるのは、酸化性雰囲気中
で強誘電体膜あるいは高誘電率膜を成膜する際に、６０
０℃程度以上の高温にすると、貴金属膜中を酸素が拡散
し、ＴｉＮが酸化し、貴金属膜と導電性膜との密着力が
低下することが原因であることを明らかにした。誘電体
膜を高温で成膜する際、貴金属膜には大きな圧縮応力が
発生する為、貴金属膜とＴｉＮ等の導電性膜との界面は
密着力が低下すると、剥離が生じる。 【０００９】したがって、貴金属膜と導電性膜界面にお
ける剥離を防止する為には、導電性膜の酸化を防止し
て、密着力の低下を防止すればよい。このためには、酸
化性雰囲気中での誘電体膜成膜時の貴金属膜中の酸素の
拡散を抑制すればよい。 【００１０】上記の目的は、導電性膜と貴金属膜が積層
構造からなる下部電極と、貴金属膜に接する強誘電体膜
あるいは高誘電率膜と、さらに前記強誘電体膜あるいは
高誘電率膜に接する上部電極からなる情報蓄積用容量素
子が、Ｓｉ基板と直接あるいは導電性膜を介して電気的
に接続している誘電体メモリにおいて、前記強誘電体膜
に接する下部電極の貴金属膜を少なくても二層以上積層
された貴金属膜層とすることにより達成される。 【００１１】本発明によれば、下部電極の貴金属膜と導
電性膜との界面で剥離が生じることなく安定に動作する
誘電体メモリ構造が提供される。 【００１２】 【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。 【００１３】まず、本発明における第一の実施形態であ
る誘電体メモリ構造の主要部の断面構造を図１に示す。
また、本発明における第一の実施形態である誘電体メモ
リの情報蓄積用素子の拡大図を図２に示す。 【００１４】本実施形態の誘電体メモリは、図１に示す
ように、シリコン基板１の主面のアクティブ領域に形成
されたＭＯＳ(Metal Oxide Semiconductor）型のトラン
ジスタと、その上部に配置された１個の情報蓄積用容量
素子１８とで構成されている。それぞれのＭＯＳトラン
ジスタは素子分離膜２によって素子分離されている。 【００１５】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。 【００１６】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順にたとえばＴｉＮ膜等の導電性膜１１，第一の白金
膜１２と第二の白金膜１３とが積層された下部電極１
７、さらに強誘電体膜１４，上部電極１５を積層した構
造で構成されている。情報蓄積用素子１８は絶縁膜１６
で覆われている。 【００１７】次に、上記構成の本実施形態による誘電体
メモリ構造の作用効果を以下に説明する。図２に本実施
形態の強誘電体メモリの情報蓄積用素子の拡大図を示
す。 【００１８】ＴｉＮなどの導電性膜１１の上面に形成す
る貴金属膜を第一の白金膜１２と、第二の白金膜１３と
の二層膜構造とすることにより、白金膜の粒界１０１，
１０２は、第一の白金膜１２，第二の白金膜１３のそれ
ぞれにおいては各白金膜の上面から下面に到達するが、
白金膜全体としては、白金膜の粒界が第一の白金膜１２
の上面から第二の白金膜１３の下面につながる確率は低
くなる。 【００１９】一般的に膜厚方向の粒界拡散にくらべて、
水平方向の粒界拡散が遅いことが知られており、酸素原
子が貴金属膜の粒界を通って拡散するのが抑制されるた
め、強誘電体膜あるいは高誘電率膜を形成する際に酸化
性雰囲気にした場合でも、前記第二の白金膜下面に接す
るＴｉＮ等の導電性膜の酸化を抑制することができる。
したがって、貴金属膜／導電性膜界面での剥離が防止さ
れる。また、貴金属膜には温度上昇に伴い膜内部に圧縮
応力が発生することが実験より明らかになっているが、
貴金属膜層を層分割することにより、貴金属膜／導電性
膜界面に及ぼす力を緩和する役割もある。 【００２０】このように、貴金属膜の下層の導電性膜が
酸化しないため、貴金属膜／導電性膜界面における密着
力が低下することがなく、かつ、界面に働く力も緩和さ
れるため、貴金属膜と導電性膜との界面で剥離を防止す
ることが可能であり、安定動作する誘電体メモリを製造
することが可能となる。 【００２１】本実施形態においては、情報蓄積用容量素
子の下部電極１７の下部に形成される前記応力緩和用導
電性膜１１とシリコン基板１とが多結晶シリコン１０を
介して接続されている場合について示したが、下部電極
とシリコン基板を電気的に接続する材料はこれに限定さ
れるものではなく、金属薄膜，金属シリサイド膜、ある
いは導電性高分子膜あるいは多結晶シリコン膜も含めて
これらの複数材料からなる積層構造であっても構わな
い。 【００２２】また、本実施形態においては、下部電極の
一部である貴金属膜として白金膜を積層させた場合につ
いて示したが、白金膜に限らず、金，銀，イリジウム，
パラジウム，ルテニウム，ロジウム等、他の貴金属膜を
積層させた構造であっても構わない。 【００２３】本実施形態においては第一の白金膜１２と
第二の白金膜１３の膜厚が等しい場合について図示した
が、膜厚はこれに限定されるものではない。 【００２４】本実施形態である強誘電体メモリの他の情
報蓄積用素子の拡大図を図３に示すように、第二の白金
膜１３の膜厚を第一の白金膜１２の膜厚にくらべ厚くす
ることにより、第一の白金膜１２結晶粒径を相対的に大
きくすることが可能である。これにより、白金膜の粒界
を不連続、かつ、強誘電体膜１４の下面に接する第二の
白金膜１３の粒の大きさを相対的に大きくすることが可
能である。したがって、強誘電体膜１４の結晶性に悪影
響を及ぼすことなく、白金膜中の酸素原子の粒界拡散を
抑制し、ＴｉＮ等の導電性膜１１の酸化を防止できる。 【００２５】また、本実施形態である強誘電体メモリの
さらに他の情報蓄積用素子の拡大図を図４に示すよう
に、第二の白金膜１３の膜厚を第一の白金膜１２の膜厚
にくらべ薄くすることにより、第一の白金膜１２の結晶
粒径を相対的に小さくすることが可能である。これによ
り、白金膜の粒界を不連続、かつ、強誘電体膜１４の下
面に接する第二の白金膜１３の粒の大きさを相対的に小
さくすることが可能である。したがって、白金膜中の酸
素原子の粒界拡散を抑制し、ＴｉＮ等の導電性膜１１の
酸化を防止し、かつ、ヒロックが発生した場合でも、ヒ
ロックの大きさが小さく、電気間ショートに至らないの
でリーク不良を防止できる。 【００２６】次に、本発明における第二の実施形態であ
る誘電体メモリ構造の情報蓄積用素子の拡大図を図５に
示す。また、本発明における第一の実施形態である強誘
電体メモリの情報蓄積用素子の拡大図を図６に示す。 【００２７】本実施形態の強誘電体メモリは、図５に示
すように、シリコン基板１の主面のアクティブ領域に形
成されたＭＯＳ(Metal Oxide Semiconductor）型のトラ
ンジスタと、その上部に配置された１個の情報蓄積用容
量素子１８とで構成されている。それぞれのＭＯＳトラ
ンジスタは素子分離膜２によって素子分離されている。 【００２８】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。 【００２９】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順にたとえばＴｉＮ膜等の導電性膜１１，第一の白金
膜１２，再結晶防止膜２０と第二の白金膜１３とが積層
された下部電極１７、さらに強誘電体膜１４，上部電極
１５を積層した構造で構成されている。情報蓄積用素子
１８は絶縁膜１６で覆われている。 【００３０】本実施形態による強誘電体メモリ構造は上
記第一の実施形態で説明した作用効果と同様の作用効果
が得られる。ただし、第一の白金膜１２と第二の白金膜
１３との界面に再結晶防止膜２０を設けることにより、
積層された第一の白金膜１２と第二の白金膜１３とが再
結晶して粒界が全貴金属膜の上面から下面に膜厚方向に
連続するのを確実に防止することが可能である。したが
って、酸素原子が貴金属膜の粒界を通って拡散するのが
抑制されるため、強誘電体膜あるいは高誘電率膜を形成
する際に酸化性雰囲気にした場合でも、前記第二の白金
膜下面に接するＴｉＮ等の導電性膜の酸化を抑制するこ
とができる。このように、貴金属膜の下層の導電性膜が
酸化しないため、貴金属膜／導電性膜界面における密着
力が低下することがなく、貴金属膜と導電性膜との界面
で剥離を防止することが可能であり、安定動作する強誘
電体メモリを製造することが可能となる。 【００３１】本実施形態においては第一の白金膜１２と
第二の白金膜１３の膜厚が等しい場合について図示した
が、膜厚はこれに限定されるものではない。 【００３２】本実施形態である強誘電体メモリの他の情
報蓄積用素子の拡大図を図７に示すように、第二の白金
膜１３の膜厚を第一の白金膜１２の膜厚にくらべ厚くす
ることにより、第一の白金膜１２の結晶粒径を相対的に
大きくすることが可能である。これにより、白金膜の粒
界を不連続、かつ、強誘電体膜１４の下面に接する第二
の白金膜１３の粒界を相対的に大きくすることが可能で
ある。したがって、強誘電体膜１４の結晶性に悪影響を
及ぼすことなく、白金膜中の酸素原子の粒界拡散を抑制
し、ＴｉＮ等の導電性膜１１の酸化を防止できる。 【００３３】また、本実施形態である強誘電体メモリの
さらに他の情報蓄積用素子の拡大図を図８に示すよう
に、第二の白金膜１３の膜厚を第一の白金膜１２の膜厚
にくらべ薄くすることにより、第一の白金膜１２の結晶
粒径を相対的に小さくすることが可能である。これによ
り、白金膜の粒界を不連続、かつ、強誘電体膜１４の下
面に接する第二の白金膜１３の粒界を相対的に小さくす
ることが可能である。したがって、白金膜に大きな圧縮
応力が発生し、ヒロックが発生した場合でも、ヒロック
が小さく、電気間ショートに至らないのでリーク不良が
生じることがなく、白金膜中の酸素原子の粒界拡散を抑
制し、ＴｉＮ等の導電性膜１１の酸化を防止できる。 【００３４】次に、本発明の第三の実施形態を図９を用
いて説明する。 【００３５】図９は、本実施形態による誘電体メモリ構
造の主要部の断面構造であり、第一の実施形態と共通の
部分には同一の符号を付している。また、本発明におけ
る第三の実施形態である誘電体メモリの情報蓄積用素子
の拡大図を図１０ないし図１２に示す。 【００３６】図９における本実施形態による誘電体メモ
リは、第一の実施形態による図１の構造における強誘電
体膜１４を高誘電率膜２１に置き換えたものである。そ
の他の構造は図１の実施形態とほぼ同様である。 【００３７】本実施形態による作用効果は、上記第一の
実施形態で説明したものと同様である。 【００３８】また、図１０，図１１および図１２に示し
た第三の実施形態である誘電体メモリの情報蓄積用素子
は、それぞれ、第一の実施形態で示した図２，図３およ
び図４の構造における強誘電体膜１４を高誘電率膜２１
に置き換えたものである。その他の構造は図２，図３お
よび図４の構造とほぼ同様である。図１０，図１１およ
び図１２に示す構造によれば、図２，図３および図４の
構造でそれぞれ説明した作用効果と同様の作用効果が得
られる。 【００３９】次に、本発明の第四の実施形態を図１３を
用いて説明する。 【００４０】図１３は、本実施形態による誘電体メモリ
構造の主要部の断面構造であり、第二の実施形態と共通
の部分には同一の符号を付している。また、本発明にお
ける第四の実施形態である誘電体メモリの情報蓄積用素
子の拡大図を図１４ないし図１６に示す。 【００４１】図１３における本実施形態による誘電体メ
モリは、第二の実施形態による図５の構造における強誘
電体膜１４を高誘電率膜２１に置き換えたものである。
その他の構造は図５の実施形態とほぼ同様である。 【００４２】本実施形態による作用効果は、上記第二の
実施形態で説明したものと同様である。 【００４３】また、図１４，図１５および図１６に示し
た第四の実施形態である誘電体メモリの情報蓄積用素子
は、それぞれ、第二の実施形態で示した図６，図７およ
び図８の構造における強誘電体膜１４を高誘電率膜２１
に置き換えたものである。その他の構造は図６，図７お
よび図８の構造とほぼ同様である。図１４，図１５およ
び図１６に示す構造によれば、図６，図７および図８の
構造でそれぞれ説明した作用効果と同様の作用効果が得
られる。 【００４４】 【発明の効果】本発明によれば、強誘電体膜あるいは高
誘電率膜の下面に接する貴金属膜を少なくとも二層以上
の積層膜構造とすることにより、全貴金属膜の粒界を上
面から下面につながることがなく、すなわち膜厚方向の
粒界を不連続とすることにより、酸素原子が貴金属膜の
粒界に沿って拡散するのを抑制し、強誘電体膜あるいは
高誘電率膜を形成する際の、酸化性雰囲気にした場合で
も、貴金属膜の下面に接する導電性膜の酸化を抑制でき
る。したがって、貴金属膜／導電性膜界面での剥離が防
止され、情報蓄積用容量素子が安定に動作する誘電体メ
モリが提供される。
【図面の簡単な説明】
【図１】本発明における第一の実施形態である誘電体メ
モリの要部の断面図である。 【図２】本発明における第一の実施形態である誘電体メ
モリの情報蓄積用素子の拡大図である。 【図３】本発明における第一の実施形態である誘電体メ
モリの他の情報蓄積用素子の拡大図である。 【図４】本発明における第一の実施形態である誘電体メ
モリのさらに他の情報蓄積用素子の拡大図である。 【図５】本発明における第二の実施形態である誘電体メ
モリの要部の断面図である。 【図６】本発明における第二の実施形態である誘電体メ
モリの情報蓄積用素子の拡大図である。 【図７】本発明における第二の実施形態である誘電体メ
モリの他の情報蓄積用素子の拡大図である。 【図８】本発明における第二の実施形態である誘電体メ
モリのさらに他の情報蓄積用素子の拡大図である。 【図９】本発明における第三の実施形態である誘電体メ
モリの要部の断面図である。 【図１０】本発明における第三の実施形態である誘電体
メモリの情報蓄積用素子の拡大図である。 【図１１】本発明における第三の実施形態である誘電体
メモリの他の情報蓄積用素子の拡大図である。 【図１２】本発明における第三の実施形態である誘電体
メモリのさらに他の情報蓄積用素子の拡大図である。 【図１３】本発明における第四の実施形態である誘電体
メモリの要部の断面図である。 【図１４】本発明における第四の実施形態である誘電体
メモリの情報蓄積用素子の拡大図である。 【図１５】本発明における第四の実施形態である誘電体
メモリの他の情報蓄積用素子の拡大図である。 【図１６】本発明における第四の実施形態である誘電体
メモリのさらに他の情報蓄積用素子の拡大図である。 【符号の説明】 １…シリコン基板、２…素子分離膜、３…ゲート酸化
膜、４…ゲート電極、５，６…拡散層、７，９，１６…
絶縁膜、８…ビット線、１０…多結晶シリコン、１１…
導電性膜、１２…第一の白金膜、１３…第二の白金膜、
１４…強誘電体膜、１５…上部電極、１７…下部電極、
１８…情報蓄積用容量素子、２０…再結晶防止膜、２１
…高誘電率膜、１０１，１０２…粒界。
モリの要部の断面図である。 【図２】本発明における第一の実施形態である誘電体メ
モリの情報蓄積用素子の拡大図である。 【図３】本発明における第一の実施形態である誘電体メ
モリの他の情報蓄積用素子の拡大図である。 【図４】本発明における第一の実施形態である誘電体メ
モリのさらに他の情報蓄積用素子の拡大図である。 【図５】本発明における第二の実施形態である誘電体メ
モリの要部の断面図である。 【図６】本発明における第二の実施形態である誘電体メ
モリの情報蓄積用素子の拡大図である。 【図７】本発明における第二の実施形態である誘電体メ
モリの他の情報蓄積用素子の拡大図である。 【図８】本発明における第二の実施形態である誘電体メ
モリのさらに他の情報蓄積用素子の拡大図である。 【図９】本発明における第三の実施形態である誘電体メ
モリの要部の断面図である。 【図１０】本発明における第三の実施形態である誘電体
メモリの情報蓄積用素子の拡大図である。 【図１１】本発明における第三の実施形態である誘電体
メモリの他の情報蓄積用素子の拡大図である。 【図１２】本発明における第三の実施形態である誘電体
メモリのさらに他の情報蓄積用素子の拡大図である。 【図１３】本発明における第四の実施形態である誘電体
メモリの要部の断面図である。 【図１４】本発明における第四の実施形態である誘電体
メモリの情報蓄積用素子の拡大図である。 【図１５】本発明における第四の実施形態である誘電体
メモリの他の情報蓄積用素子の拡大図である。 【図１６】本発明における第四の実施形態である誘電体
メモリのさらに他の情報蓄積用素子の拡大図である。 【符号の説明】 １…シリコン基板、２…素子分離膜、３…ゲート酸化
膜、４…ゲート電極、５，６…拡散層、７，９，１６…
絶縁膜、８…ビット線、１０…多結晶シリコン、１１…
導電性膜、１２…第一の白金膜、１３…第二の白金膜、
１４…強誘電体膜、１５…上部電極、１７…下部電極、
１８…情報蓄積用容量素子、２０…再結晶防止膜、２１
…高誘電率膜、１０１，１０２…粒界。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/105
H01L 27/108
Claims (1)
- (57)【特許請求の範囲】 【請求項１】導電性膜と貴金属膜を備えた下部電極と、
前記下部電極の上に形成される強誘電体膜あるいは高誘
電率膜と、さらに前記強誘電体膜あるいは前記高誘電率
膜の上に上部電極が形成されている情報蓄積用容量素子
が、シリコン（Ｓｉ）基板と直接あるいは導電性膜を介
して電気的に接続している誘電体メモリにおいて、前記
下部電極の貴金属膜が少なくても二層以上積層された貴
金属膜層を備え、前記貴金属膜のうち第一の膜は前記第
一の膜より上部電極に近い側に位置する第二の膜より厚
くなるよう形成されたことを特徴とする誘電体メモリ。
Priority Applications (1)
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|---|---|---|---|
| JP30528897A JP3389845B2 (ja) | 1997-11-07 | 1997-11-07 | 誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30528897A JP3389845B2 (ja) | 1997-11-07 | 1997-11-07 | 誘電体メモリ |
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| JPH11145418A JPH11145418A (ja) | 1999-05-28 |
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ID=17943305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
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