JP3221398B2 - 容量素子およびその製造方法 - Google Patents

容量素子およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体基板上に形成
される容量素子に関する。
【０００２】
【従来の技術】図１３は従来例の容量素子の構造を示す
断面図である。この容量素子は、基板４１上に積層され
た下部電極４２と、この下部電極４２を覆って形成され
第一および第二のスルーホール５１、５２が設けられた
層間膜４３とを備え、第一のスルーホール５１の内部か
らその外側の層間膜５３上に延長されて誘電体膜４４が
形成され、この誘電体膜４４と、下部電極４２の第二の
スルーホール５２により露出した部分とに、それぞれ配
線４６が接続される。
【０００３】また、図１３に示した構造とは別に、特開
平６−１２０４２５号公報には、基板上の比較的広い面
積に下部電極を形成し、この下部電極の上にそれより狭
い面積で誘電体膜および上部電極を形成し、これらを層
間膜で覆い、上部電極と下部電極の上部電極および誘電
体膜からはみ出した部分とにスルーホールを開けて配線
を形成した構造が示されている。
【０００４】特開平６−１４０５６８号公報には、上部
電極および下部電極として誘電体膜に対して安定なＰｔ
を用い、層間膜としての酸化シリコン膜との密着性を高
めるために配線にＴｉを用いることが記載されている。
【０００５】特開平８−６４７６７号公報には、下部電
極を二層構造とすることが記載されている。
【０００６】特開昭６０−４２６９号公報には、誘電体
膜（この公報に記載の用語では「高誘電率誘電体層」）
の周囲を包囲して層間膜（同じく「低誘電率誘電体
層」）を形成し、その上に上部電極および配線を形成す
ることが記載されている。
【０００７】
【発明が解決しようとする課題】特開平６−１２０４２
５号公報、特開平６−１４０５６８号公報および特開平
８−６４７６７号公報にそれぞれ記載された技術は、構
造が簡単で耐圧の高い容量素子が得られる利点がある。
しかし、製造プロセスの自由度が小さく、ＦＥＴなどの
他の素子との製造工程の共通化ができず、結果として工
程数が増えてしまう。
【０００８】特開昭６０−４２６９号公報に記載された
技術は、素子の小形化および容量値の高精度化とを実現
できるだけでなく、電極形成をＦＥＴのゲート電極など
の他の素子の配線と同時に形成できる利点がある。しか
し、誘電体膜形成後に層間膜をその誘電体膜とほぼ同じ
高さに形成する必要がある。
【０００９】これに対して図１３に示した従来例構造
は、製造プロセスの自由度が高く、膜厚の制御も容易で
ある。しかし、段差上に誘電体膜を形成する必要がある
ことから、利用できる誘電体膜がＳｉＮx に限定され、
比誘電率が低いために容量の密度を高めることが困難で
あった。その理由は、ＳＴＯ（ＳｒＴｉＯ3 ）などの高
誘電体膜は結晶質のため、段差のエッジで薄くなり、耐
圧の低下が起こってしまうからである。また、単に高誘
電体膜を用いると、高誘電体膜がＴｉを含む膜の場合に
は、通常は配線の最下層にＴｉを用いた金属が使用され
ることから、その配線のＴｉが高誘電体膜に拡散し、信
頼性を低下させる問題があった。さらに、容量素子と共
にＦＥＴなどの素子を集積化した場合、誘電体膜からそ
の集積化された素子への汚染の可能性があった。
【００１０】本発明は、このような課題を解決し、高密
度化が可能で他の素子との集積化が容易な信頼性の高い
容量素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の第一の観点によ
ると、基板上に積層された下部電極、誘電体膜および上
部電極を備えた容量素子において、前記下部電極を覆っ
て形成された層間膜を備え、この層間膜には第一および
第二のスルーホールが設けられ、この第一のスルーホー
ルにはその内部から外側の前記層間膜上に延長されて前
記誘電体膜および上部電極が形成され、前記上部電極と
前記下部電極の前記第二のスルーホールにより露出した
部分とにそれぞれ配線が接続され、前記上部電極の少な
くとも前記誘電体膜に接する部分には前記上部電極と前
記誘電体膜との反応を抑制するＰｔバリア層が設けられ
たことを特徴とする容量素子が提供される。前記上部電
極と前記誘電体膜との反応を抑制することで、製造後の
信頼性の低下を防止することができる。
【００１２】前記第一のスルーホールには前記基板から
の角度が７５度以下の傾斜を設けることがよい。これに
より、前記誘電体膜が段差のエッジで薄くなることを防
ぐことができ、耐圧の低下を防ぐことができる。特に、
前記誘電体膜として高誘電体膜を用いる場合、その形成
には通常はプラズマＣＶＤよりスパッタが用いられ、ス
パッタにより形成された高誘電体膜はエッジで薄くなる
ことが起こりやすいので、前記第一のスルーホールに傾
斜を設けることは特に有効である。
【００１３】本発明の第二の観点によると、基板上に積
層された下部電極、誘電体膜および上部電極を備えた容
量素子において、前記下部電極および前記誘電体膜を覆
って形成された層間膜を備え、この層間膜には前記誘電
体膜に達する第一のスルーホールおよび前記下部電極に
達する第二のスルーホールが設けられ、前記第一のスル
ーホールにはその内部から外側の前記層間膜上に延長さ
れて前記上部電極が形成され、前記上部電極と、前記下
部電極の前記第二のスルーホールにより露出した部分と
に、それぞれ配線が接続されたことを特徴とする容量素
子が提供される。前記誘電体膜が平坦に形成されるの
で、エッジ部はなく、耐圧が高くなる。また、前記誘電
体膜として結晶性の高誘電体材料を用いる場合に、平坦
な基板上に成膜されるので結晶性が向上する。この結
果、前記誘電体膜の比誘電率が高くなり、大きな容量を
得ることができる。
【００１４】本発明の第三の観点によると、基板上に積
層された下部電極、誘電体膜および上部電極を備えた容
量素子において、前記下部電極を覆って形成された第一
の層間膜を備え、この第一の層間膜には第一および第二
のスルーホールが設けられ、この第一のスルーホールに
はその内部から外側の前記第一の層間膜上に延長されて
前記誘電体膜が形成され、前記上部電極は前記第一のス
ルーホールの内側の前記誘電体膜上に形成され、前記誘
電体膜を覆って第二の層間膜が設けられ、この第二の層
間膜に設けられた第三のスルーホールと、前記第一の層
間膜に設けられた前記第二のスルーホールとをそれぞれ
介して、前記上部電極と前記下部電極とに配線が接続さ
れたことを特徴とする容量素子が提供される。前記誘電
体膜にエッジはあるものの、前記上部電極がそのエッジ
に影響しないような位置に配置されるので、耐圧の低下
はない。
【００１５】この第三の観点において、前記第一のスル
ーホールに対して前記上部電極を複数設けることもでき
る。これにより容量調整が容易になり、調整用の容量素
子を多数作るよりも面積が小さくてすむ。
【００１６】第二あるいは第三の観点において、前記上
部電極の少なくとも前記誘電体膜に接する部分には、第
一の観点の場合と同様に、前記上部電極と前記誘電体膜
との反応を抑制するＰｔバリア層を設けることが望まし
い。
【００１７】以上の各観点において、前記誘電体膜に
は、その構成元素としてＴｉを含む材料、特にＳｒＴｉ
Ｏ3 、ＢａＴｉＯ3 、（Ｂａx Ｓｒ1-x ）、ＰｂＴｉＯ
3 、（ＰｂＺｒ）ＴｉＯ3 およびＳｒ（ＢｉＴａ）Ｔｉ
Ｏからなる群より選択された一以上の材料を用いること
ができる。
【００１８】また、前記誘電体膜は、前記第一のスルー
ホールおよびその周辺に限定されて形成されることが望
ましい。これにより、前記誘電体膜と基板とが反応する
こと、特に前記誘電体膜としてＴｉを含む材料の場合に
はそのＴｉが基板を汚染することを防止でき、同じ基板
上に形成される例えばＦＥＴなどの素子の劣化を防ぐこ
とができる。
【００１９】本発明の第四の観点は上述の第一の観点の
容量素子を製造する方法であり、基板上に下部電極を形
成して層間膜で覆い、この層間膜に第一のスルーホール
を形成し、この第一のスルーホールおよびその周囲に誘
電体膜と上部電極とを積層した後に前記層間膜に第二の
スルーホールを形成し、前記上部電極と前記下部電極の
前記第二のスルーホールにより露出した部分とにそれぞ
れ接続される配線を形成することを特徴とする。
【００２０】前記誘電体膜および前記上部電極を積層し
た後、容量素子として不要な部分を除去することが望ま
しい。
【００２１】本発明の第五の観点は上述の第二の観点の
容量素子を製造する方法であり、基板上に下部電極と誘
電体膜とを形成して層間膜で覆い、この層間膜に前記誘
電体膜に達する第一のスルーホールおよび前記下部電極
に達する第二のスルーホールを形成し、前記第一のスル
ーホールおよびその周囲に上部電極を形成し、この上部
電極と前記下部電極の前記第二のスルーホールにより露
出した部分とにそれぞれ接続される配線を形成すること
を特徴とする。
【００２２】本発明の第六の観点は上述の第三の観点の
容量素子を製造する方法であり、基板上に下部電極を形
成して第一の層間膜で覆い、この第一の層間膜に第一の
スルーホールを形成し、この第一のスルーホールおよび
その周囲に誘電体膜を形成し、この誘電体膜上の前記第
一のスルーホールの内側に上部電極を形成し、この上部
電極を覆う第二の層間膜を形成し、この第二の層間膜か
ら前記下部電極に達する第二のスルーホールと前記上部
電極に達する第三のスルーホールとを形成し、これらの
第二および第三のスルーホールにより露出した前記下部
電極および上部電極にそれぞれ接続される配線を形成す
ることを特徴とする。
【００２３】
【発明の実施の形態】図１は本発明の第一の実施形態を
示す図であり、基板上に形成された容量素子の断面図を
示す。この容量素子は基板１１上に積層された下部電極
１２、誘電体膜１４および上部電極１５からなり、下部
電極１２を覆って形成された層間膜１３を備え、この層
間膜１３には第一および第二のスルーホール２１、２２
が設けられ、第一のスルーホール２１にはその内部から
外側の層間膜１３上に延長されて誘電体膜１４および上
部電極１５が形成され、上部電極１５と、下部電極１２
の第二のスルーホール２２により露出した部分とに、そ
れぞれ配線１６が接続される。配線１６はＴｉにより形
成され、上部電極１５の少なくとも誘電体膜１４に接す
る部分、この実施形態では上部電極１５の全体が、誘電
体膜１４と上部電極１５との反応を抑制するＰｔバリア
層となっている。第一のスルーホール２１には基板から
の角度θが７５度以下の傾斜が設けられる。
【００２４】各構成要素の材料および寸法としては、例
えば、基板１１としてＳｉＯ2 保護膜が設けられたＧａ
Ａｓ基板、下部電極１２として膜厚２０ｎｍのＴｉに膜
厚７０ｎｍのＰｔを積層させた二層電極、層間膜１３と
してＳｉＯ2 膜、誘電体膜１４として膜厚３００ｎｍの
ＳｒＴｉＯ3 膜、上部電極（Ｐｔバリア層）１５の厚さ
を１００ｎｍ、配線１６として、上部電極１５側から、
膜厚２０ｎｍのＴｉ、５０ｎｍのＰｔおよび２μｍのＡ
ｕからなる積層金属を用いることができる。
【００２５】上部電極１５としてＰｔバリア層を用いる
ことにより、配線１６の中のＴｉと誘電体膜１４との反
応を抑止でき、素子の信頼性の低下を防止できる。ま
た、第一のスールホール２１に傾斜θを設けることで、
誘電体膜１４のカバレッジが向上し、上部電極１５のエ
ッジからのリーク電流の発生を防止することができる。
【００２６】誘電体膜１４としては、ＳｒＴｉＯ3 膜の
他に、ＢａＴｉＯ3 、（Ｂａx Ｓｒ1-x ）、ＰｂＴｉＯ
3 、（ＰｂＺｒ）ＴｉＯ3 またはＳｒ（ＢｉＴａ）Ｔｉ
Ｏの膜、あるいはそれらの材料を組み合わせた膜を用い
ることもできる。
【００２７】図２は本発明の第二の実施形態を示す図１
と同様の断面図である。この実施形態では、誘電体膜１
４が第一のスルーホール２１およびその周辺に限定され
て形成され、上部電極１５もまたこの領域に限定されて
形成されたことが図１に示した実施形態と異なる。容量
素子以外の高誘電体膜が除去されることで、基板１１へ
の汚染を防ぐことができる。
【００２８】図３は第一および第二の実施形態の容量素
子の製造方法を説明する図であり、図２に示した実施形
態を例に各工程の断面図を示す。この製造方法では、ま
ず、図３（ａ）に示すように、基板１１上に下部電極１
２をスパッタ蒸着により形成し、それを層間膜１３で覆
う。次に、図３（ｂ）に示すように、層間膜１３上にフ
ォトレジストマスク３１を設け、下部電極１２が露出す
るように、層間膜１３に第一のスルーホール２１を形成
する。このとき、ＣＦ3 反応性ガスを用いてドライエッ
チングを行なうことにより、第一のスルーホール２１の
基板からの角度θが７５度以下となる。続いて、図３
（ｃ）に示すようにフォトレジストマスク３１を取り除
いて誘電体膜１４および上部電極１５を積層し、図３
（ｄ）に示すように第一のスルーホール２１の領域にフ
ォトレジストマスク３２を設けて誘電体膜１４および上
部電極１５をエッチングする。これにより、第一のスル
ーホール２１およびその周囲のみに、誘電体膜１４と上
部電極１５とが残る。続いて、図３（ｅ）に示すよう
に、フォトレジストマクス３３を用いて、第一のスルー
ホール２１とは別の位置の層間膜１３に第二のスルーホ
ール２２を形成する。最後に、図３（ｆ）に示すよう
に、上部電極１５と下部電極１２の第二のスルーホール
２２により露出した部分とにそれぞれ接続される配線１
６を形成する。
【００２９】この方法において、上部電極１５と誘電体
膜１４とを同時に加工することにより、工程数を増加さ
せることなく容量素子以外の高誘電体膜を除去すること
ができ、基板１１への汚染を防ぐことができる。
【００３０】図１に示した素子の場合には、図３（ｄ）
に示した工程において、フォトレジストマスク３２を第
一のスルーホール２１の領域以外にも設け、誘電体膜１
４および上部電極１５を容量素子以外の領域にも残す。
【００３１】図４は上部電極１５としてＰｔバリア層を
用いる効果を示す図であり、上部電極１５を膜厚１００
ｎｍのＡｕと５０ｎｍのＴｉとの二層膜とした場合と、
上部電極１５を膜厚１００ｎｍのＰｔとした場合とで、
得られた素子を２６０℃で保管したときの保持時間と相
対容量変化との関係を示す。上部電極１５の最下層にＴ
ｉが含まれているときには時間の経過とともに容量が変
化するのに対し、上部電極１５をＰｔで形成したときに
は容量変化は実質的に観測されなかった。
【００３２】図５および図６は第一のスルーホール２１
に傾斜を設けた場合の効果を説明する図であり、図５は
ＳＴＯ薄膜と破壊耐圧との関係、図６はスルーホールに
設けられた傾斜とエッジ部のＳＴＯ膜厚との関係を示
す。例えば７５度の傾斜をもつスルーホール上に膜厚３
００ｎｍのＳＴＯを成膜した場合、エッジ部のＳＴＯの
膜厚は２１０ｎｍはとなり、この部分で決まる容量素子
の破壊耐圧は６５Ｖとなる。スルーホールの傾斜が大き
くなるとエッジ部の膜厚は急激に減少し、それに伴って
耐圧が小さくなる。スルーホール２１の傾斜角度θを７
５度以下にすることで、エッジ部の膜厚の減少を防止
し、耐圧の低下を防ぐことができる。
【００３３】図７および図８は本発明の第三の実施形態
を示す図であり、図７は基板上に形成された容量素子の
断面図、図８はその製造方法を示す。
【００３４】この容量素子は、基板１１上に積層された
下部電極１２、誘電体膜１４および上部電極１５からな
り、下部電極１２および誘電体膜１４を覆って形成され
た層間膜１３を備え、この層間膜１３には誘電体膜１４
に達する第一のスルーホール２１および下部電極１２に
達する第二のスルーホール２２が設けられ、第一のスル
ーホール２１にはその内部から外側の層間膜１３上に延
長されて上部電極１５が形成され、上部電極１５と、下
部電極１２の第二のスルーホール２２により露出した部
分とに、それぞれ配線１６が接続される。
【００３５】基板１１としてはＳｉＯ2 保護膜が設けら
れたＧａＡｓ基板、下部電極１２としてはＰｔ（７０ｎ
ｍ）／Ｔｉ（２０ｎｍ）、層間膜１３としてはＳｉＯ2
膜、誘電体膜１４としては膜厚３００ｎｍのＳｒＴｉＯ
3 膜、上部電極１５としはて膜厚１００ｎｍのＰｔが用
いられる。
【００３６】この構造は、誘電体膜１４を平坦に形成し
ており、誘電体膜１４に薄膜化する部分がないので、耐
圧が向上する。
【００３７】この素子を製造するには、まず、図８
（ａ）に示すように、基板１１上に下部電極１２と誘電
体膜１４とを形成して層間膜１３で覆う。続いて、図８
（ｂ）に示すようにフォトレジストマスク３４を設けて
誘電体膜１４に達する第一のスルーホール２１を形成
し、図８（ｃ）に示すようにフォトレジストマスク３５
を設けて下部電極１２に達する第二のスルーホール２２
を形成する。次に、図８（ｄ）に示すように、第一のス
ルーホール２１およびその周囲に上部電極１５を形成
し、図８（ｅ）に示すように、上部電極１５と下部電極
１２の第二のスルーホール２２により露出した部分とに
それぞれ接続される配線１６を形成する。
【００３８】図９は誘電体膜１４のエッジの有無による
耐圧の変化を示す。誘電体膜１４としてＳＴＯを用いた
場合、誘電体膜１４にエッジがあると耐圧が６０Ｖ程度
に低下するが、エッジがない場合には１００Ｖの耐圧が
得られる。
【００３９】図１０は本発明の第四の実施形態を示す図
であり、基板上に形成された容量素子の断面図を示す。
この容量素子は、基板１１上に積層された下部電極１
２、誘電体膜１４および上部電極１５からなり、下部電
極１２を覆って形成された第一の層間膜１３を備え、こ
の第一の層間膜１３には第一および第二のスルーホール
２１、２２が設けられ、第一のスルーホール２１にはそ
の内部から外側の層間膜１３上に延長されて誘電体膜１
４が形成され、上部電極１５は、第一のスルーホール２
１の内側、特にスルーホール２１のエッジを含まない領
域の誘電体膜１４上に形成され、誘電体膜１４を覆って
第二の層間膜１７が設けられ、この第二の層間膜１７に
設けられた第三のスルーホール２３と、第一の層間膜１
３に設けられた第二のスルーホール２２とをそれぞれ介
して、上部電極１５と下部電極１２とに配線１６が接続
される。
【００４０】図１１は本発明の第五の実施形態を示す図
であり、基板上に形成された容量素子の断面図を示す。
この容量素子は、上部電極１５を複数設けた点が図１０
に示した第四の実施形態と異なる。上部電極１５を複数
設け、それらに接続される配線１６を調整電極により接
続することで、容易にキャパシタ容量を増加させること
ができ、容量調節が可能となる。
【００４１】図１０および図１１においては、第一層間
膜１３に設けられる第一および第二のスルーホール２
１、２２には傾斜をつけるように表したが、傾斜をつけ
なくても、従来に比べて大きい耐圧が得られる。
【００４２】図１２は第四および第五の実施形態として
示した容量素子の製造方法を説明する図であり、図１０
に示した実施形態を例に各工程の断面図を示す。この製
造方法では、まず、図１２（ａ）に示すように、基板１
１上に下部電極１２を形成して第一の層間膜１３で覆
う。次に、図１２（ｂ）に示すように、フォトレジスト
マスク３６を用いて、第一の層間膜１３に第一のスルー
ホール２１を形成する。続いて、図１２（ｃ）に示すよ
うに、第一のスルーホール２１およびその周囲に誘電体
膜１４を形成し、この誘電体膜１４上の第一のスルーホ
ール２１の内側に上部電極１５を形成する。図１２では
上部電極１５を１個としているが、図１１に示した素子
を製造する場合には上部電極１５を複数個設ける。次
に、図１２（ｄ）に示すように、上部電極１５を覆う第
二の層間膜１７を形成し、図１２（ｅ）に示すように、
フォトレジストマスク３７を用いて、第二の層間膜１７
から下部電極１２に達する第二のスルーホール２２と、
上部電極１５に達する第三のスルーホール２３とを形成
する。そして、図１２（ｆ）に示すように、第二および
第三のスルーホール２２、２３により露出した下部電極
１２および上部電極１５にそれぞれ接続される配線１６
を形成する。
【００４３】
【発明の効果】以上説明したように、本発明の第一の観
点によれば、上部電極を他の半導体素子の配線と同時に
形成できる構造の容量素子において、上部電極の少なく
とも誘電体膜に接する部分にＰｔバリア層を設けること
で、上部電極と誘電体膜、特にＳＴＯなどのＴｉを含む
高誘電体膜との反応を抑制することができる。したがっ
て、製造後の信頼性の低下を防止することができる効果
がある。
【００４４】また、誘電体膜が形成されるスルーホール
に傾斜を設けることで、誘電体膜のカバレッジが向上
し、段差のエッジで誘電体膜が薄くなることがなく、リ
ーク電流の発生を防止でき、耐圧の低下を防ぐことがで
きる効果がある。
【００４５】本発明の第二の観点によれば、誘電体膜が
平坦に形成されるので、エッジ部がなく耐圧の低下を防
ぐことができる効果がある。また、誘電体膜として結晶
性の高誘電体材料を用いる場合に、平坦な基板上に成膜
されるので、結晶性が向上し、誘電体膜の比誘電率が高
くなって大きな容量を得ることができる効果がある。。
【００４６】本発明の第三の観点によれば、誘電体膜に
エッジはあるものの、上部電極がそのエッジに影響しな
いような位置に配置されるので、耐圧が低下することを
防止できる効果がある。また、第一のスルーホールに対
して上部電極を複数設けた場合には、容量調整が容易に
なり、調整用の容量素子を多数作るよりも面積が小さく
てすむ。
【００４７】本発明の各観点によれば、誘電体膜として
Ｔｉを含む材料、特にＳｒＴｉＯ3、ＢａＴｉＯ3 、
（Ｂａx Ｓｒ1-x ）、ＰｂＴｉＯ3 、（ＰｂＺｒ）Ｔｉ
Ｏ3 あるいはＳｒ（ＢｉＴａ）ＴｉＯを用いて、他の素
子との集積化が容易な構造の容量素子を実現できる。こ
れらの材料は高誘電率材料なので、高いキャパシタ容量
が得られ、高密度化が可能となる効果がある。
【００４８】また、誘電体膜を第一のスルーホールおよ
びその周辺に限定して形成した場合には、誘電体膜と基
板とが反応すること、特に前記誘電体膜としてＴｉを含
む材料の場合にはそのＴｉが基板を汚染することを防止
でき、同じ基板上に形成される例えばＦＥＴなどの素子
の劣化を防ぐことができる効果がある。
【００４９】さらに、誘電体膜を上部電極と一括して加
工することで、工程が効率化され、誘電体膜の加工精度
も向上する効果がある。
【図面の簡単な説明】
【図１】本発明の第一の実施形態を示す断面図。
【図２】本発明の第二の実施形態を示す断面図。
【図３】第一および第二の実施形態の容量素子の製造方
法を説明する図。
【図４】上部電極としてＰｔバリア層を用いた効果を示
す図。
【図５】ＳＴＯ薄膜と破壊耐圧との関係を示す図。
【図６】スルーホールに設けられた傾斜とエッジ部のＳ
ＴＯ膜厚との関係を示す図。
【図７】本発明の第三の実施形態を示す断面図。
【図８】製造方法を説明する図。
【図９】誘電体膜のエッジの有無による耐圧の変化を示
す図。
【図１０】本発明の第四の実施形態を示す断面図。
【図１１】本発明の第五の実施形態を示す断面図。
【図１２】製造方法を説明する図。
【図１３】従来例の容量素子の構造を示す断面図。
【符号の説明】
１１、４１ 基板 １２、４２ 下部電極 １３、１７、４３ 層間膜 １４、４４ 誘電体膜 １５ 上部電極 １６、４６ 配線 ２１、２２、２３、５１、５２ スルーホール ３１〜３７ フォトレジストマスク
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に積層された下部電極、誘電体膜お
    よび上部電極を備えた容量素子において、前記下部電極
    を覆って形成された第一の層間膜を備え、この第一の層
    間膜には第一および第二のスルーホールが設けられ、こ
    の第一のスルーホールにはその内部から外側の前記第一
    の層間膜上に延長されて前記誘電体膜が形成され、前記
    上部電極は前記第一のスルーホールの内側の前記誘電体
    膜上に形成され、前記誘電体膜を覆って第二の層間膜が
    設けられ、この第二の層間膜に設けられた第三のスルー
    ホールと、前記第一の層間膜に設けられた前記第二のス
    ルーホールとをそれぞれ介して、前記上部電極と前記下
    部電極とに配線が接続されたことを特徴とする容量素
    子。
  2. 【請求項２】前記第一のスルーホールに対して前記上部
    電極が複数設けられた請求項１記載の容量素子。
  3. 【請求項３】前記誘電体膜が前記第一のスルーホールお
    よびその周辺に限定されて形成された請求項１または２
    に記載の容量素子。
  4. 【請求項４】基板上に下部電極と誘電体膜とを形成して
    層間膜で覆い、この層間膜に前記誘電体膜に達する第一
    のスルーホールおよび前記下部電極に達する第二のスル
    ーホールを形成し、前記第一のスルーホールおよびその
    周囲に上部電極を形成し、この上部電極と前記下部電極
    の前記第二のスルーホールにより露出した部分とにそれ
    ぞれ接続される配線を形成することを特徴とする容量素
    子の製造方法。
  5. 【請求項５】基板上に下部電極を形成して第一の層間膜
    で覆い、この第一の層間膜に第一のスルーホールを形成
    し、この第一のスルーホールおよびその周囲に誘電体膜
    を形成し、この誘電体膜上の前記第一のスルーホールの
    内側に上部電極を形成し、この上部電極を覆う第二の層
    間膜を形成し、この第二の層間膜から前記下部電極に達
    する第二のスルーホールと前記上部電極に達する第三の
    スルーホールとを形成し、これらの第二および第三のス
    ルーホールにより露出した前記下部電極および上部電極
    にそれぞれ接続される配線を形成する容量素子の製造方
    法。
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