JPH0563081A - 集積回路装置のレイアウト方法 - Google Patents
集積回路装置のレイアウト方法Info
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- JPH0563081A JPH0563081A JP3221638A JP22163891A JPH0563081A JP H0563081 A JPH0563081 A JP H0563081A JP 3221638 A JP3221638 A JP 3221638A JP 22163891 A JP22163891 A JP 22163891A JP H0563081 A JPH0563081 A JP H0563081A
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- JP
- Japan
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- cell
- integrated circuit
- circuit device
- cells
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Abstract
(57)【要約】
【目的】 レイアウト面積を削減して、集積度が高いセ
ルベース方式集積回路装置を得る。 【構成】 論理接続情報に従って予めセルライブラリに
用意されているセルを一旦自動配置した後、隣合ったセ
ルの端に同電位の拡散領域が存在する場合には、これら
の同電位の拡散領域が重なるようにセルを再配置して、
レイアウト面積を削減する。
ルベース方式集積回路装置を得る。 【構成】 論理接続情報に従って予めセルライブラリに
用意されているセルを一旦自動配置した後、隣合ったセ
ルの端に同電位の拡散領域が存在する場合には、これら
の同電位の拡散領域が重なるようにセルを再配置して、
レイアウト面積を削減する。
Description
【０００１】
【産業上の利用分野】本発明は、セルベース方式により
集積回路装置のレイアウトを行ってレイアウトパターン
を得る集積回路装置のレイアウト方法に関する。
集積回路装置のレイアウトを行ってレイアウトパターン
を得る集積回路装置のレイアウト方法に関する。
【０００２】
【従来の技術】ユーザが所望の集積回路を安価で短期間
に製造できる代表的なものとしてゲートアレイ方式集積
回路装置がある。ゲートアレイ方式集積回路装置は、拡
散領域形成工程までをすべての集積回路に共通な工程と
してその工程までの中間品を予め製造しておき、配線の
接続にてカスタム化を実現するものである。このゲート
アレイ方式集積回路装置は、拡散領域形成工程までを共
通化しているので短期間での開発は可能であるが、その
反面、設計の自由度が低くまた実際には使用しない不必
要な領域が多く存在するという欠点もある。
に製造できる代表的なものとしてゲートアレイ方式集積
回路装置がある。ゲートアレイ方式集積回路装置は、拡
散領域形成工程までをすべての集積回路に共通な工程と
してその工程までの中間品を予め製造しておき、配線の
接続にてカスタム化を実現するものである。このゲート
アレイ方式集積回路装置は、拡散領域形成工程までを共
通化しているので短期間での開発は可能であるが、その
反面、設計の自由度が低くまた実際には使用しない不必
要な領域が多く存在するという欠点もある。
【０００３】これらの欠点を解消する集積回路装置とし
て、セルベース方式集積回路装置がある。セルベース方
式集積回路装置は、予め用意されているセルを自動配置
配線して製造するものであり、製造に要する時間はゲー
トアレイ方式集積回路装置に比べて少し長くなるが、予
め集積度が高く設計されたセルを用いて設計を行うの
で、より高密度でチップ面積が小さい集積回路装置を製
造することができる。また、配線領域が固定されていな
いので、より柔軟性に富む高密度な設計が可能である。
て、セルベース方式集積回路装置がある。セルベース方
式集積回路装置は、予め用意されているセルを自動配置
配線して製造するものであり、製造に要する時間はゲー
トアレイ方式集積回路装置に比べて少し長くなるが、予
め集積度が高く設計されたセルを用いて設計を行うの
で、より高密度でチップ面積が小さい集積回路装置を製
造することができる。また、配線領域が固定されていな
いので、より柔軟性に富む高密度な設計が可能である。
【０００４】以下、このようなセルベース方式集積回路
装置の従来の構成例とマスクデータ作成手順とについて
説明する。
装置の従来の構成例とマスクデータ作成手順とについて
説明する。
【０００５】図１は、ほぼ同じ高さであるセルだけで構
成されたポリセル型セルベース方式集積回路装置の構成
を示す主要概略図、図２はＲＯＭ，ＲＡＭ，ＡＬＵ等の
マクロセルを含むことを可能としたビルディング型セル
ベース方式集積回路装置の構成を示す主要概略図であ
る。図１，２において、１は集積回路装置であり、集積
回路装置１の周縁には、集積回路装置１の内部回路と外
部との信号のインタフェイスを行う複数の入出力バッフ
ァ回路２が配設されている。これらの入出力バッファ回
路２の内側には、集積回路装置１が必要とする論理機能
を実現するための各種ゲート，フリップフロップ等の各
種のセル４が構成される内部領域３が設けられている。
また、図２に示すビルディング型セルベース方式集積回
路装置では、集積回路装置１が必要とする論理機能を実
現するためのＲＯＭ，ＲＡＭ，ＡＬＵ等のマクロセル５
が上記各種のセル４に加えて設けられている。なお、こ
れらのセル４，マクロセル５のレイアウトパターンは予
めセルライブラリとして用意されており、必要に応じて
セルライブラリから抽出されて自動配置される。
成されたポリセル型セルベース方式集積回路装置の構成
を示す主要概略図、図２はＲＯＭ，ＲＡＭ，ＡＬＵ等の
マクロセルを含むことを可能としたビルディング型セル
ベース方式集積回路装置の構成を示す主要概略図であ
る。図１，２において、１は集積回路装置であり、集積
回路装置１の周縁には、集積回路装置１の内部回路と外
部との信号のインタフェイスを行う複数の入出力バッフ
ァ回路２が配設されている。これらの入出力バッファ回
路２の内側には、集積回路装置１が必要とする論理機能
を実現するための各種ゲート，フリップフロップ等の各
種のセル４が構成される内部領域３が設けられている。
また、図２に示すビルディング型セルベース方式集積回
路装置では、集積回路装置１が必要とする論理機能を実
現するためのＲＯＭ，ＲＡＭ，ＡＬＵ等のマクロセル５
が上記各種のセル４に加えて設けられている。なお、こ
れらのセル４，マクロセル５のレイアウトパターンは予
めセルライブラリとして用意されており、必要に応じて
セルライブラリから抽出されて自動配置される。
【０００６】次に、セル４の一例としてインバータ回路
について説明する。図３，図４，図５は、負荷駆動能力
を標準の２倍としたインバータ回路のシンボル図、同じ
くインバータ回路のトランジスタ回路図、同じくインバ
ータ回路のレイアウトパターンの主要概略図である。こ
のインバータ回路は、図４に示すように、Ｐチャネルト
ランジスタ6a, 6bが２個並列に接続され、Ｎチャネルト
ランジスタ7a, 7bが２個並列に接続された構成をなす。
Ｐチャネルトランジスタ6a, 6bの各ソース電極には基準
電圧が印加され、Ｐチャネルトランジスタ6a, 6bの各ゲ
ート電極は入力端子Ａに接続され、Ｐチャネルトランジ
スタ6a, 6bの各ドレイン電極は出力端子Ｂに接続され、
Ｎチャネルトランジスタ7a, 7bの各ソース電極は接地さ
れ、Ｎチャネルトランジスタ7a, 7bの各ゲート電極は入
力端子Ａに接続され、Ｎチャネルトランジスタ7a, 7bの
各ドレイン電極は出力端子Ｂに接続されている。
について説明する。図３，図４，図５は、負荷駆動能力
を標準の２倍としたインバータ回路のシンボル図、同じ
くインバータ回路のトランジスタ回路図、同じくインバ
ータ回路のレイアウトパターンの主要概略図である。こ
のインバータ回路は、図４に示すように、Ｐチャネルト
ランジスタ6a, 6bが２個並列に接続され、Ｎチャネルト
ランジスタ7a, 7bが２個並列に接続された構成をなす。
Ｐチャネルトランジスタ6a, 6bの各ソース電極には基準
電圧が印加され、Ｐチャネルトランジスタ6a, 6bの各ゲ
ート電極は入力端子Ａに接続され、Ｐチャネルトランジ
スタ6a, 6bの各ドレイン電極は出力端子Ｂに接続され、
Ｎチャネルトランジスタ7a, 7bの各ソース電極は接地さ
れ、Ｎチャネルトランジスタ7a, 7bの各ゲート電極は入
力端子Ａに接続され、Ｎチャネルトランジスタ7a, 7bの
各ドレイン電極は出力端子Ｂに接続されている。
【０００７】図５を参照して、インバータ回路のレイア
ウトパターンを説明する。ゲートポリシリコン12a, 12b
は図４中のＰチャネルトランジスタ6a, 6bの各ゲート電
極を構成している。Ｐ型拡散領域14a, 14cは図４中のＰ
チャネルトランジスタ6a, 6bの各ソース電極を構成して
おり、Ｐ型拡散領域14b は図４中のＰチャネルトランジ
スタ6a, 6bの各ドレイン電極を構成している。また、ゲ
ートポリシリコン13a,13bは図４中のＮチャネルトラン
ジスタ7a, 7bの各ゲート電極を構成している。Ｎ型拡散
領域15a, 15cは図４中のＮチャネルトランジスタ7a, 7b
の各ソース電極を構成しており、Ｎ型拡散領域15b は図
４中のＮチャネルトランジスタ7a, 7bの各ドレイン電極
を構成している。Ｐ型拡散領域14a, 14cはコンタクトホ
ール10を介して第一層アルミからなるＶＤＤ配線8aと電
気的に接続され、Ｎ型拡散領域15a, 15cはコンタクトホ
ール10を介して第一層アルミからなるＧＮＤ配線8bと電
気的に接続されている。ゲートポリシリコン12a, 12b，
13a, 13bはコンタクトホール10を介して第一層アルミか
らなる信号配線8eと電気的に接続されている。信号配線
8eはスルーホール11を介して第二層アルミからなる信号
配線9aと電気的に接続され、この信号配線9aは図４中の
入力端子Ａとの接続線を構成する。Ｐ型拡散領域14b
は、コンタクトホール10，第一層アルミからなる信号配
線8c, スルーホール11を介して第二層アルミからなる信
号配線9bと電気的に接続され、Ｎ型拡散領域15b は、コ
ンタクトホール10，第一層アルミからなる信号配線8d,
スルーホール11を介して信号配線9bと電気的に接続され
ており、この信号配線9bは図４中の出力端子Ｂとの接続
線を構成する。また、このセルがどのように配置されて
もレイアウト設計違反を起こさないように、セル内部の
レイアウトデータから所定の間隔だけ離した位置にセル
枠16が設けられている。
ウトパターンを説明する。ゲートポリシリコン12a, 12b
は図４中のＰチャネルトランジスタ6a, 6bの各ゲート電
極を構成している。Ｐ型拡散領域14a, 14cは図４中のＰ
チャネルトランジスタ6a, 6bの各ソース電極を構成して
おり、Ｐ型拡散領域14b は図４中のＰチャネルトランジ
スタ6a, 6bの各ドレイン電極を構成している。また、ゲ
ートポリシリコン13a,13bは図４中のＮチャネルトラン
ジスタ7a, 7bの各ゲート電極を構成している。Ｎ型拡散
領域15a, 15cは図４中のＮチャネルトランジスタ7a, 7b
の各ソース電極を構成しており、Ｎ型拡散領域15b は図
４中のＮチャネルトランジスタ7a, 7bの各ドレイン電極
を構成している。Ｐ型拡散領域14a, 14cはコンタクトホ
ール10を介して第一層アルミからなるＶＤＤ配線8aと電
気的に接続され、Ｎ型拡散領域15a, 15cはコンタクトホ
ール10を介して第一層アルミからなるＧＮＤ配線8bと電
気的に接続されている。ゲートポリシリコン12a, 12b，
13a, 13bはコンタクトホール10を介して第一層アルミか
らなる信号配線8eと電気的に接続されている。信号配線
8eはスルーホール11を介して第二層アルミからなる信号
配線9aと電気的に接続され、この信号配線9aは図４中の
入力端子Ａとの接続線を構成する。Ｐ型拡散領域14b
は、コンタクトホール10，第一層アルミからなる信号配
線8c, スルーホール11を介して第二層アルミからなる信
号配線9bと電気的に接続され、Ｎ型拡散領域15b は、コ
ンタクトホール10，第一層アルミからなる信号配線8d,
スルーホール11を介して信号配線9bと電気的に接続され
ており、この信号配線9bは図４中の出力端子Ｂとの接続
線を構成する。また、このセルがどのように配置されて
もレイアウト設計違反を起こさないように、セル内部の
レイアウトデータから所定の間隔だけ離した位置にセル
枠16が設けられている。
【０００８】次に、このようなセルベース方式集積回路
装置のマスクデータ作成手順について、図６を参照して
説明する。所望の論理機能を実現する論理接続情報に従
って、予め用意されているセルライブラリの中から所望
のセルを選択して内部領域３に自動配置し、マクロセル
を配置する。各種セルはそのセル枠16を接した状態にて
配置される。このような配置処理後の一例として、図５
に示した負荷駆動能力を標準の２倍とした２個のインバ
ータ回路（セル20, 30）を隣合わせに配置したレイアウ
トパターンを図７に示す。なお、図７において図５と同
番号を付した部分は同一部分を示している。配置処理を
行った後、セル間の自動配線を施し、所望の論理機能を
実現するセルベース方式集積回路装置のレイアウトパタ
ーンデータを得る。その後、得られたレイアウトパター
ンデータから製造工程のマスクデータを作成する。
装置のマスクデータ作成手順について、図６を参照して
説明する。所望の論理機能を実現する論理接続情報に従
って、予め用意されているセルライブラリの中から所望
のセルを選択して内部領域３に自動配置し、マクロセル
を配置する。各種セルはそのセル枠16を接した状態にて
配置される。このような配置処理後の一例として、図５
に示した負荷駆動能力を標準の２倍とした２個のインバ
ータ回路（セル20, 30）を隣合わせに配置したレイアウ
トパターンを図７に示す。なお、図７において図５と同
番号を付した部分は同一部分を示している。配置処理を
行った後、セル間の自動配線を施し、所望の論理機能を
実現するセルベース方式集積回路装置のレイアウトパタ
ーンデータを得る。その後、得られたレイアウトパター
ンデータから製造工程のマスクデータを作成する。
【０００９】
【発明が解決しようとする課題】従来のセルベース方式
集積回路装置のレイアウト工程では、セル内部のレイア
ウトデータから所定の間隔だけ離した位置に設けた各セ
ル枠が接するように各種のセルを配置している。従っ
て、隣合ったセルの端に同電位の拡散領域が存在する場
合でも、各セルにおける夫々の拡散領域を分離するため
の領域が必要であり、このような領域はセルが接するす
べての箇所に必ず存在するので、多くのレイアウト面積
を占めることになって、集積回路装置の面積増加を引き
起こして高集積化に逆行するという問題がある。
集積回路装置のレイアウト工程では、セル内部のレイア
ウトデータから所定の間隔だけ離した位置に設けた各セ
ル枠が接するように各種のセルを配置している。従っ
て、隣合ったセルの端に同電位の拡散領域が存在する場
合でも、各セルにおける夫々の拡散領域を分離するため
の領域が必要であり、このような領域はセルが接するす
べての箇所に必ず存在するので、多くのレイアウト面積
を占めることになって、集積回路装置の面積増加を引き
起こして高集積化に逆行するという問題がある。
【００１０】本発明はかかる事情に鑑みてなされたもの
であり、集積回路装置のレイアウト面積を減少させ、集
積度が高いセルベース方式集積回路装置を得ることがで
きる集積回路装置のレイアウト方法を提供することを目
的とする。
であり、集積回路装置のレイアウト面積を減少させ、集
積度が高いセルベース方式集積回路装置を得ることがで
きる集積回路装置のレイアウト方法を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明に係る集積回路装
置のレイアウト方法は、セルの配置時に隣合ったセルの
端に同電位の拡散領域が存在する場合には、この同電位
の拡散領域が重なるようにセルを再配置することを特徴
とする。
置のレイアウト方法は、セルの配置時に隣合ったセルの
端に同電位の拡散領域が存在する場合には、この同電位
の拡散領域が重なるようにセルを再配置することを特徴
とする。
【００１２】
【作用】本発明では、所望の複数のセルを一旦配置し、
この配置後に隣合うセルの端に存在する同電位の拡散領
域が重なるように各セルを再度配置する。このようにす
ると、重なった分だけレイアウト面積が削減され、集積
度が増す。
この配置後に隣合うセルの端に存在する同電位の拡散領
域が重なるように各セルを再度配置する。このようにす
ると、重なった分だけレイアウト面積が削減され、集積
度が増す。
【００１３】
【実施例】以下、本発明の実施例について具体的に説明
する。
する。
【００１４】図８は、本発明を利用したセルベース集積
回路装置のマスクデータ作成手順を示すフローチャート
である。まず、所望の機能を実現するように、論理シン
ボル（例えば図３に示すようなインバータ回路のシンボ
ル）を用いて論理設計を行う。この論理設計結果である
論理接続情報に従って、予め用意されているセルライブ
ラリの中から所望のセルを選択し、選択した各種セルを
図１，図２に示すような集積回路装置１の内部領域３に
自動配置する。この際、従来と同様に各種セルはそのセ
ル枠16を接した状態にて配置される。自動配置後、隣合
ったセルの端に同電位の拡散領域が存在する場合には、
この同電位の拡散領域が重なるようにセルを再配置す
る。以上のように配置処理を行った後、セル間の自動配
線を施し、所望の論理機能を実現するセルベース集積回
路装置のレイアウトパターンデータを得る。その後、得
られたレイアウトパターンデータから製造工程のマスク
データを作成する。
回路装置のマスクデータ作成手順を示すフローチャート
である。まず、所望の機能を実現するように、論理シン
ボル（例えば図３に示すようなインバータ回路のシンボ
ル）を用いて論理設計を行う。この論理設計結果である
論理接続情報に従って、予め用意されているセルライブ
ラリの中から所望のセルを選択し、選択した各種セルを
図１，図２に示すような集積回路装置１の内部領域３に
自動配置する。この際、従来と同様に各種セルはそのセ
ル枠16を接した状態にて配置される。自動配置後、隣合
ったセルの端に同電位の拡散領域が存在する場合には、
この同電位の拡散領域が重なるようにセルを再配置す
る。以上のように配置処理を行った後、セル間の自動配
線を施し、所望の論理機能を実現するセルベース集積回
路装置のレイアウトパターンデータを得る。その後、得
られたレイアウトパターンデータから製造工程のマスク
データを作成する。
【００１５】次に、本発明の要旨であるセルの再配置に
ついて、図面に基づき具体的に説明する。
ついて、図面に基づき具体的に説明する。
【００１６】（第１実施例）負荷駆動能力を標準の２倍
とした前述のインバータ回路を隣合わせに配置する場合
に本発明を適用した例について説明する。まず、自動配
置により図７に示すように、セル枠16を接した状態にて
各インバータ回路を隣合わせに配置する。本実施例では
この後にセルの再配置を行う。隣合って配置されたセル
のうち、左側に配置されたセル20の右端のＰ型拡散領域
14c,Ｎ型拡散領域15c と右側に配置されたセル30の左端
のＰ型拡散領域14a,Ｎ型拡散領域15a とが電気的に同電
位である場合には、左側に配置されたセル20のセル枠16
の右辺を左方向にコンタクトホール10の中点位置まで移
動させ、右側に配置されたセル30のセル枠16の左辺を右
方向にコンタクトホール10の中点位置まで移動させ、両
セル20, 30の各セル枠16が接するように右側のセル30を
再配置させて、拡散領域を共通化する。図９に再配置後
のレイアウトパターンを示す。共通化したＰ型拡散領域
14と共通化したＮ型拡散領域15とが形成されている。そ
して、本実施例ではこのように拡散領域を共通化してい
るので、従来例（図７参照）と比較しても明らかなよう
に、レイアウト面積が減少している。なお、図示省略す
るが、再配置した右側のセル30の更に右側に配置されて
いるセルについても同様の再配置を行う。以下、全く同
様にして、集積回路装置１の内部領域に配置された全て
のセルに対して、再配置の条件を満たせば再配置を行
う。
とした前述のインバータ回路を隣合わせに配置する場合
に本発明を適用した例について説明する。まず、自動配
置により図７に示すように、セル枠16を接した状態にて
各インバータ回路を隣合わせに配置する。本実施例では
この後にセルの再配置を行う。隣合って配置されたセル
のうち、左側に配置されたセル20の右端のＰ型拡散領域
14c,Ｎ型拡散領域15c と右側に配置されたセル30の左端
のＰ型拡散領域14a,Ｎ型拡散領域15a とが電気的に同電
位である場合には、左側に配置されたセル20のセル枠16
の右辺を左方向にコンタクトホール10の中点位置まで移
動させ、右側に配置されたセル30のセル枠16の左辺を右
方向にコンタクトホール10の中点位置まで移動させ、両
セル20, 30の各セル枠16が接するように右側のセル30を
再配置させて、拡散領域を共通化する。図９に再配置後
のレイアウトパターンを示す。共通化したＰ型拡散領域
14と共通化したＮ型拡散領域15とが形成されている。そ
して、本実施例ではこのように拡散領域を共通化してい
るので、従来例（図７参照）と比較しても明らかなよう
に、レイアウト面積が減少している。なお、図示省略す
るが、再配置した右側のセル30の更に右側に配置されて
いるセルについても同様の再配置を行う。以下、全く同
様にして、集積回路装置１の内部領域に配置された全て
のセルに対して、再配置の条件を満たせば再配置を行
う。
【００１７】なお、上述の例ではセル枠16をコンタクト
ホール10の中点位置まで移動させ、両コンタクトホール
10が重なるように再配置を行っているが、拡散領域に接
する位置からコンタクトホール10の中点位置までの任意
の位置にセル枠16を移動させて再配置を行うようにして
もよい。
ホール10の中点位置まで移動させ、両コンタクトホール
10が重なるように再配置を行っているが、拡散領域に接
する位置からコンタクトホール10の中点位置までの任意
の位置にセル枠16を移動させて再配置を行うようにして
もよい。
【００１８】（第２実施例）上述した第１実施例では、
隣合うセル間の分離領域を挟む拡散領域が電気的に同電
位である場合について説明したが、例えば、左側に配置
されたセルの右端の拡散領域と右側に配置されたセルの
右端の拡散領域とが電気的に同電位である場合について
も、本発明を適用することができる。このような例を第
２実施例として以下に説明する。
隣合うセル間の分離領域を挟む拡散領域が電気的に同電
位である場合について説明したが、例えば、左側に配置
されたセルの右端の拡散領域と右側に配置されたセルの
右端の拡散領域とが電気的に同電位である場合について
も、本発明を適用することができる。このような例を第
２実施例として以下に説明する。
【００１９】図10は、セル枠16を接した状態にて各イン
バータ回路を隣合わせに自動配置後のレイアウトパター
ンを示している。左側に配置されたセル40は、前述のセ
ル20, 30と同様の負荷駆動能力を標準の２倍としたイン
バータ回路であり、右側に配置されたセル50は、通常の
インバータ回路（１個ずつのＰ，Ｎチャネルトランジス
タを各１個ずつ有し、図４においてＰチャネルトランジ
スタ6bとＮチャネルトランジスタ7bを削除した回路）で
ある。このような例でも、左側のセル40のＰ型拡散領域
14c,Ｎ型拡散領域15c と右側のセル50のＰ型拡散領域14
a,Ｎ型拡散領域15a とが電気的に同電位である場合に
は、これらを重ね合わすように右側のセル50を再配置す
る。図11に再配置後のレイアウトパターンを示す。共通
化したＰ型拡散領域14と共通化したＮ型拡散領域15とが
形成されている。そして、本実施例でも、従来例（図10
参照）と比較しても明らかなように、レイアウト面積を
減少できる。
バータ回路を隣合わせに自動配置後のレイアウトパター
ンを示している。左側に配置されたセル40は、前述のセ
ル20, 30と同様の負荷駆動能力を標準の２倍としたイン
バータ回路であり、右側に配置されたセル50は、通常の
インバータ回路（１個ずつのＰ，Ｎチャネルトランジス
タを各１個ずつ有し、図４においてＰチャネルトランジ
スタ6bとＮチャネルトランジスタ7bを削除した回路）で
ある。このような例でも、左側のセル40のＰ型拡散領域
14c,Ｎ型拡散領域15c と右側のセル50のＰ型拡散領域14
a,Ｎ型拡散領域15a とが電気的に同電位である場合に
は、これらを重ね合わすように右側のセル50を再配置す
る。図11に再配置後のレイアウトパターンを示す。共通
化したＰ型拡散領域14と共通化したＮ型拡散領域15とが
形成されている。そして、本実施例でも、従来例（図10
参照）と比較しても明らかなように、レイアウト面積を
減少できる。
【００２０】
【発明の効果】以上のように本発明の集積回路装置のレ
イアウト方法では、配置後に隣合ったセルの端に同電位
の拡散領域がある場合に、これらの拡散領域が重なるよ
うにセルを再配置するようにしたので、レイアウト面積
を削減して集積度が高い集積回路装置を得ることができ
る等、本発明は優れた効果を奏する。
イアウト方法では、配置後に隣合ったセルの端に同電位
の拡散領域がある場合に、これらの拡散領域が重なるよ
うにセルを再配置するようにしたので、レイアウト面積
を削減して集積度が高い集積回路装置を得ることができ
る等、本発明は優れた効果を奏する。
【図１】ポリセル型セルベース方式集積回路装置の構成
を示す主要概略図である。
を示す主要概略図である。
【図２】ビルディングブロック型セルベース方式集積回
路装置の構成を示す主要概略図である。
路装置の構成を示す主要概略図である。
【図３】負荷駆動能力を基準の２倍にしたインバータ回
路のシンボル図である。
路のシンボル図である。
【図４】負荷駆動能力を基準の２倍にしたインバータ回
路のトランジスタ回路図である。
路のトランジスタ回路図である。
【図５】負荷駆動能力を基準の２倍にしたインバータ回
路のレイアウトパターンの主要概略図である。
路のレイアウトパターンの主要概略図である。
【図６】従来のセルベース方式集積回路装置のマスクデ
ータ作成のフローチャートである。
ータ作成のフローチャートである。
【図７】従来のセルベース方式集積回路装置のレイアウ
トパターンを示す図である。
トパターンを示す図である。
【図８】本発明におけるセルベース方式集積回路装置の
マスクデータ作成のフローチャートである。
マスクデータ作成のフローチャートである。
【図９】本発明におけるセルベース方式集積回路装置の
レイアウトパターンを示す図である。
レイアウトパターンを示す図である。
【図１０】従来のセルベース方式集積回路装置のレイア
ウトパターンを示す図である。
ウトパターンを示す図である。
【図１１】本発明におけるセルベース方式集積回路装置
のレイアウトパターンを示す図である。
のレイアウトパターンを示す図である。
１ 集積回路装置 14,14a,14b,14c Ｐ型拡散領域 15,15a,15b,15c Ｎ型拡散領域 20, 30, 40, 50 セル
フロントページの続き (72)発明者 滝本 功 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社カスタム・エル・エス・アイ設計 技術開発センター内
Claims (1)
- 【請求項１】 拡散領域を有する予め用意されたセルを
使用するセルベース方式に従って集積回路装置のレイア
ウトを行う方法において、予め用意されている前記セル
を配置する工程と、配置工程後にセルが隣合って配置さ
れ、この隣合ったセル端の拡散領域の電位が等しい場合
には、電位が等しい拡散領域が重なるようにセルを再配
置する工程とを有することを特徴とする集積回路装置の
レイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221638A JPH0563081A (ja) | 1991-09-02 | 1991-09-02 | 集積回路装置のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221638A JPH0563081A (ja) | 1991-09-02 | 1991-09-02 | 集積回路装置のレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563081A true JPH0563081A (ja) | 1993-03-12 |
Family
ID=16769913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221638A Pending JPH0563081A (ja) | 1991-09-02 | 1991-09-02 | 集積回路装置のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563081A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326247A (ja) * | 1993-05-14 | 1994-11-25 | Rohm Co Ltd | レイアウトパターン生成方法 |
| US6393601B1 (en) | 1997-04-14 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Layout designing apparatus for integrated circuit, transistor size determining apparatus, circuit characteristic evaluating method, and transistor size determining method |
| JP2006269945A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | 半導体集積回路のレイアウト設計方法及び設計装置 |
| US7315995B2 (en) | 2004-11-29 | 2008-01-01 | Fujitsu Limited | Semiconductor integrated circuit designing method and program |
| JP2010028126A (ja) * | 2009-09-14 | 2010-02-04 | Renesas Technology Corp | 半導体装置、セルライブラリおよび半導体集積回路の設計方法 |
| GB2447196B (en) * | 2006-03-30 | 2011-07-27 | Intel Corp | Shallow trench avoidance in integrated circuits |
-
1991
- 1991-09-02 JP JP3221638A patent/JPH0563081A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326247A (ja) * | 1993-05-14 | 1994-11-25 | Rohm Co Ltd | レイアウトパターン生成方法 |
| US6393601B1 (en) | 1997-04-14 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Layout designing apparatus for integrated circuit, transistor size determining apparatus, circuit characteristic evaluating method, and transistor size determining method |
| US7315995B2 (en) | 2004-11-29 | 2008-01-01 | Fujitsu Limited | Semiconductor integrated circuit designing method and program |
| JP2006269945A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | 半導体集積回路のレイアウト設計方法及び設計装置 |
| GB2447196B (en) * | 2006-03-30 | 2011-07-27 | Intel Corp | Shallow trench avoidance in integrated circuits |
| JP2010028126A (ja) * | 2009-09-14 | 2010-02-04 | Renesas Technology Corp | 半導体装置、セルライブラリおよび半導体集積回路の設計方法 |
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