KR20160071769A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20160071769A
KR20160071769A KR1020140179331A KR20140179331A KR20160071769A KR 20160071769 A KR20160071769 A KR 20160071769A KR 1020140179331 A KR1020140179331 A KR 1020140179331A KR 20140179331 A KR20140179331 A KR 20140179331A KR 20160071769 A KR20160071769 A KR 20160071769A
Authority
KR
South Korea
Prior art keywords
data
unit
memory
output
test
Prior art date
Application number
KR1020140179331A
Other languages
English (en)
Inventor
허성준
김동욱
신동학
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140179331A priority Critical patent/KR20160071769A/ko
Priority to US14/958,149 priority patent/US10037817B2/en
Publication of KR20160071769A publication Critical patent/KR20160071769A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 어레이 및 데이터 제어 회로를 포함한다. 상기 데이터 제어 회로는 테스트 모드에서 상기 메모리 셀 어레이의 복수의 메모리 셀 로우들 각각으로부터 제1 단위씩의 데이터를 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터를 출력할 수 있다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory device and memory system including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가할 것으로 예상된다.
이에 따라, 본 발명의 일 목적은 테스트 시간을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 테스트 시간을 감소시킬 수 있는 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 데이터 제어 회로를 포함한다. 상기 데이터 제어 회로는 테스트 모드에서 상기 메모리 셀 어레이의 복수의 메모리 셀 로우들 각각으로부터 제1 단위씩의 데이터를 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 제1 단위는 상기 반도체 메모리 장치의 버스트 길이이고, 상기 병합된 테스트 결과 데이터는 상기 제1 단위의 비트수를 가지고, 상기 제2 단위는 상기 반도체 메모리 장치의 리페어 단위일 수 있다.
예시적인 실시예에 있어서, 상기 데이터 제어 회로는 상기 제1 단위들의 상응하는 입력 비트들 각각을 순차적으로 비교하고, 상기 비교 결과에 따라 상기 비교 결과를 선택적으로 래치하여 상기 병합된 테스트 결과 데이터의 결과 비트를 각각 출력하는 복수의 단위 제어 회로들을 포함할 수 있다.
상기 복수의 단위 제어 회로들 각각은 경로 선택기 및 데이터 누산기를 포함할 수 있다. 상기 경로 선택기는 모드 신호에 응답하여 노멀 모드에서는 상기 복수의 메모리 셀 로우들 각각으로부터의 데이터를 제1 경로에 제공하고, 상기 테스트 모드에서는 상기 상응하는 입력 비트들 각각을 제2 경로에 제공할 수 있다. 상기 데이터 누산기는 상기 테스트 모드에서 적어도 리셋 신호에 응답하여 상기 상응하는 입력 비트들 각각을 순차적으로 비교하고 상기 비교 결과를 선택적으로 래치하여 상기 테스트 결과 데이터의 상응하는 결과 비트를 출력할 수 있다. 상기 리셋 신호는 상기 제2 단위마다 상기 데이터 누산기를 리셋시킬 수 있다.
상기 테스트 모드에서 상기 복수의 메모리 셀 로우들에는 제1 로직 레벨의 테스트 패턴 데이터들이 기입될 수 있다. 상기 데이터 누산기는 비교기, 래치 회로 및 제1 인버터를 포함할 수 있다. 상기 비교기는 적어도 상기 리셋 신호에 응답하여 상기 상응하는 입력 비트들 각각을 순차적으로 비교할 수 있다. 상기 래치 회로는 제1 노드에서 상기 비교기와 연결되고, 상기 비교기의 출력을 래치할 수 있다. 상기 제1 인버터는 상기 래치 회로의 출력을 반전시켜 상기 테스트 결과 데이터의 상응하는 결과 비트를 출력할 수 있다.
상기 래치 회로는 상기 리셋 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨이고, 상기 상응하는 입력 비트가 상기 제2 로직 레벨인 경우에 상기 제1 로직 레벨인 상기 비교기의 출력을 래치할 수 있다.
상기 비교기는 전원 전압과 상기 제1 노드 사이에 연결되는 피모스 트랜지스터, 상기 제1 노드에서 상기 피모스 트랜지스터에 연결되는 제1 엔모스 트랜지스터 및 상기 제1 엔모스 트랜지스터와 접지 전압 사이에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다. 상기 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터의 게이트들에는 상기 상응하는 입력 비트들이 순차적으로 인가되고, 상기 제2 엔모스 트랜지스터의 게이트에는 상기 리셋 신호가 인가될 수 있다.
상기 래치 회로는 상기 제1 노드와 접지 전압 사이에 연결되는 엔모스 트랜지스터 및 상기 제1 노드와 상기 엔모스 트랜지스터의 게이트 사이에 연결되는 제2 인버터를 포함할 수 있다.
상기 테스트 모드에서 상기 복수의 메모리 셀 로우들에는 제1 로직 레벨의 테스트 패턴 데이터들이 기입될 수 있다. 상기 데이터 누산기는 상기 상응하는 입력 비트들을 제1 입력으로서 순차적으로 수신하는 낸드 게이트, 상기 낸드 게이트의 출력을 래치하는 래치 회로, 상기 래치 회로의 출력을 반전시켜 상기 테스트 결과 데이터의 상응하는 결과 비트를 출력하는 인버터 및 상기 리셋 신호에 응답하여 상기 인버터의 출력 및 전원 전압 중 하나를 상기 낸드 게이트의 제2 입력으로 제공하는 스위치를 포함할 수 있다.
상기 인버터는, 상기 상응하는 입력 비트 및 상기 래치 회로의 출력 중 적어도 하나가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 경우 상기 상응하는 결과 비트를 상기 제2 로직 레벨로 출력할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 복수의 제1 메모리 블록들과 제2 메모리 블록을 구비할 수 있다. 상기 반도체 메모리 장치는 제어 로직 회로, 어드레스 레지스터 및 복수의 스위칭 회로들을 더 포함할 수 있다. 상기 제어 로직 회로는 외부로부터의 커맨드에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어할 수 있다. 상기 어드레스 레지스터는 상기 외부로부터의 액세스 어드레스에 기초하여 상기 리셋 신호를 생성할 수 있다. 상기 복수의 스위칭 회로들은 상기 제1 메모리 블록들 각각에 포함되는 제1 메모리 셀들과 제1 비트라인들을 통하여 연결되고, 상기 제2 메모리 블록에 포함되는 제2 메모리 셀들과 제2 비트라인들을 통하여 연결될 수 있다.
상기 제어 로직 회로는 상기 제2 단위의 데이터가 서로 동일하지 않은 경우, 노멀 모드에서 상기 제1 메모리 블록들 중 상기 제2 단위를 포함하는 제1 블록이 선택되지 않도록 차단하고, 상기 제1 블록 대신에 상기 제2 메모리 블록의 제2 블록이 선택되도록 상기 스위칭 회로들을 제어할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 테스트 장치를 포함할 수 있다. 상기 테스트 장치는 상기 반도체 메모리 장치를 테스트할 수 있다. 상기 반도체 메모리 장치는 메모리 셀 어레이 및 데이터 제어 회로를 포함한다. 상기 데이터 제어 회로는 테스트 모드에서 상기 메모리 셀 어레이의 복수의 메모리 셀 로우들 각각으로부터 제1 단위씩의 데이터를 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 데이터는 상기 테스트 장치로부터 제공되어 상기 메모리 셀 어레이에 기입된 테스트 패턴 데이터일 수 있다. 상기 제1 단위는 상기 반도체 메모리 장치의 버스트 길이이고, 상기 병합된 테스트 결과 데이터는 상기 제1 단위의 비트수를 가지고, 상기 제2 단위는 상기 반도체 메모리 장치의 리페어 단위일 수 있다. 상기 테스트 장치는 상기 병합된 테스트 결과 데이터에 기초하여 상기 리페어 단위의 리페어 여부를 결정할 수 있다.
상기 테스트 장치는 상기 병합된 테스트 결과 데이터의 비트들이 서로 다른 경우에 상기 리페어 단위가 구제되도록 상기 반도체 메모리 장치를 제어할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 테스트 모드에서 복수의 메모리 셀 로우들 각각으로부터 테스트 결과 데이터를 1 단위씩 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터를 외부의 테스트 장치에 제공할 수 있다. 따라서 한 번의 독출 동작으로 리페어 단위의 데이터에 대한 패스/페일을 결정할 수 있어서, 테스트 시간을 대폭적으로 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2b는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2a 및 도 2b의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 6a 및 도 6b는 도 5의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
도 7은 도 5의 STT-MRAM 셀의 기입 동작을 나타낸다.
도 8은 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 8의 데이터 제어 회로의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 9의 데이터 제어 회로에서 단위 제어 회로들 중 하나의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 10의 단위 제어 회로에서 경로 선택기의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 10의 단위 제어 회로에서 데이터 누산기의 일 예를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 12의 데이터 누산기에서 비교기의 일 예를 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 12의 데이터 누산기에서 비교기의 다른 예를 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 12의 데이터 누산기에서 래치 회로와 인버터를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 10의 단위 제어 회로에서 데이터 누산기의 다른 예를 나타낸다.
도 17은 도 10의 데이터 누산기가 도 13 및 도 15에서와 같이 구현되는 경우에 입력 비트, 리셋 신호 및 출력 비트의 관계를 나타낸다.
도 18은 도 10의 데이터 누산기가 도 16에서와 같이 구현되는 경우에 입력 비트, 리셋 신호 및 출력 비트의 관계를 나타낸다.
도 19는 도 8 반도체 메모리 장치가 데이터 제어 회로를 구비하지 않는 경우에 테스트 모드에서 데이터가 독출되는 것을 나타낸다.
도 20은 도 8 반도체 메모리 장치가 데이터 제어 회로를 구비하는 경우에 테스트 모드에서 데이터가 독출되는 것을 나타낸다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리 장치들(200a~20ak) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~20ak)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200k) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
스핀 전달 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.
프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.
MRAM 기술이 비휘발성과 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일링 한계에 부딪히고 기입 디스터번스(disturbance)에 민감하다. MRAM 자성층들 사이의 하이와 로우 저항 상태를 스위칭하기 위하여 인가되는 프로그램 전류는 전형적으로 높다(high). 이에 따라, MRAM 어레이 내 다수개의 셀들이 배열될 때, 하나의 메모리 셀로 인가되는 프로그램 전류는 인접한 셀의 자유 층의 필드 변화를 유발한다. 이러한 기입 디스터번스 문제는 STT 현상을 이용하여 해결할 수 있다. 전형적인 STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)은 자기 터널 접합(magnetic tunnel junction, MTJ) 소자를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정 층, 자유 층)과 자성층들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자이다.
프로그램 전류는 전형적으로 MTJ 소자를 통해 흐른다. 고정 층은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유 층에 토크를 가하면서 자유 층과 상호 작용한다. MTJ 소자를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유 층의 자화 방향을 스위치하기에 충분하다. 이에 따라, 자유 층의 자화 방향은 고정층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 사이의 저항 상태가 변화된다.
STT-MRAM은, 스핀-분극된 전자 전류가 자기 저항 소자 내 자유 층을 스위치하기 위한 외부 자기장의 필요를 없애주는 특징을 갖는다. 게다가, 셀 사이즈 감소와 함께 프로그램 전류 감소에 따라 스케일링이 향상되고, 기입 디스터번스 문제를 해결한다. 추가적으로, STT-MRAM은 높은 터널 자기 저항 비가 가능하고, 하이와 로우 저항 상태들 사이의 높은 비를 허용하여, 자기 도메인(magnetic domain) 내 독출 동작을 향상시킨다.
MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.
도 2a는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2a에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2a를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202) 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 노멀 모드에서 메인 데이터(MD)를 전송하고, 테스트 모드에서는 테스트 패턴 데이터를 반도체 메모리 장치(201a)에 제공하고, 병합된 테스트 결과 데이터(MTR)를 메모리 컨트롤러(100)에 제공할 수 있다. 이를 위하여 메모리 컨트롤러(100)는 테스트 모드에서 테스트 패턴 데이터를 생성하고, 병합된 테스트 결과 데이터(MTR)를 수신하는 내장 테스트 회로(built-in self test: BIST, 110)를 포함할 수 있다.
반도체 메모리 장치(200a)는 테스트 모드에서 메모리 셀 어레이의 복수의 메모리 셀 로우들 각각으로부터 제1 단위씩의 데이터를 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 출력할 수 있다. 메모리 컨트롤러(100)는 병합된 테스트 결과 데이터(MTR)에 기초하여 제2 단위 데이터의 리페어 여부를 결정할 수 있다.
도 2b는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2b를 참조하면, 메모리 시스템(30)은 테스트 장치(150)와 반도체 메모리 장치(200a)를 포함할 수 있다.
테스트 장치(150)는 테스트 모드에서 커맨드 핀(201)을 통하여 반도체 메모리 장치(200a)에 테스트 모드임을 나타내는 커맨드(CMD)를 인가하고, 어드레스 핀(202)을 통하여 테스트 대상이 되는 어드레스(ADDR)를 인가하고, 데이터 핀(207)을 통하여 반도체 메모리 장치(200a)에 테스트 패턴 데이터(TP)를 인가하고, 반도체 메모리 장치(200a)로부터 병합된 테스트 결과 데이터(MTR)를 수신할 수 있다.
반도체 메모리 장치(200a)는 테스트 모드에서 메모리 셀 어레이의 복수의 메모리 셀 로우들 각각으로부터 제1 단위씩의 데이터를 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 출력할 수 있다. 상기 제1 단위는 반도체 메모리 장치(200a)의 버스트 길이에 해당할 수 있고, 상기 제2 단위는 반도체 메모리 장치(200a)의 리페어 단위에 해당할 수 있다. 테스트 장치(150)는 병합된 테스트 결과 데이터(MTR)에 기초하여 제2 단위 데이터의 리페어 여부를 결정할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2a 및 도 2b의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(297), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 제어 회로(400) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~285d), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다.
제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BL)들 및 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(201a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(201a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다. 또한 어드레스 레지스터(200)는 테스트 모드에서 상기 제2 단위의 데이터에 해당하는 어드레스(ADDR)가 수신될 때마다 활성화되는 리셋 신호를 출력할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(297)는 제어 로직(210)으로부터의 제어에 따라 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 스위칭 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 데이터 제어 회로(400)와 데이터 입출력 버퍼(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 데이터(DTA)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(299)에 제공된 데이터(DTA)는 데이터 제어 회로(400)와 입출력 게이팅 회로(290)를 통하여 메모리 셀 어레이(300)에 기입될 수 있다.
데이터 입출력 버퍼(299)는 테스트 모드에서는 외부로부터 제공되는 테스트 패턴 데이터(TP)를 수신하고, 테스트 패턴 데이터(TP)를 데이터 제어 회로(400)를 통하여 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 테스트 모드에서 상기 테스트 패턴 데이터(TP)를 메모리 셀 어레이(300)의 타겟 페이지에 기입하고, 타겟 페이지로부터 테스트 패턴 데이터(TP)를 독출하여 테스트 결과 데이터로서 데이터 제어 회로(400)에 제공할 수 있다.
데이터 제어 회로(400)는 테스트 모드에서 복수의 메모리 셀 로우들 각각으로부터 테스트 결과 데이터를 1 단위씩 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)나 테스트 장치(150)에 제공할 수 있다. 메모리 컨트롤러(100)나 테스트 장치(150)는 상기 테스트 결과 데이터(MTR)에 기초하여 상기 제2 단위 데이터의 리페어 여부를 결정할 수 있다.
제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직(210a)은 커맨드(CMD)를 디코딩하여 반도체 메모리 장치(200a)의 동작 모드를 나타내는 모드 신호(MS)와 입출력 게이팅 회로(290)를 제어하는 제어 신호(CTL)를 생성할 수 있다. 제어 로직(210)은 모드 신호(MS)를 데이터 입출력 버퍼(299) 및 데이터 제어 회로(400)에 제공할 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지않는다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 5를 참조하면, 메모리 셀(MC)은 STT-MRAM 셀(30)로 구성될 수 있고, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(BL)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(SL)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL)과 소스 라인(SL)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 6a 및 도 6b는 도 5의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
MTJ 소자(40)의 저항 값은 자유 층(41)의 자화 방향에 따라 달라진다. MTJ 소자(40)에 독출 전류(IR)를 흘리면 MTJ 소자(40)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기때문에, 독출 전류(IR)에 의해 자유 층(41)의 자화 방향이 변화되지 않는다.
도 6a를 참조하면, MTJ 소자(40)에서 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, MTJ 소자(40)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.
도 6b를 참조하면, MTJ 소자(40)는 자유 층(41)의 자화 방향이 고정 층(43)의 자화 방향과 반-평행(antiparallel)으로 배치된다. 이 때, MTJ 소자(40)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.
본 실시예에서 MTJ 소자(40)는 자유 층(41)과 고정 층(43)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유 층(41)과 고정 층(43)은 수직 자기 소자를 이용할 수도 있다.
도 7은 도 5의 STT-MRAM 셀의 기입 동작을 나타낸다.
도 7을 참조하면, MTJ 소자(40)를 흐르는 기입 전류(IW)의 방향에 따라 자유 층(43)의 자화 방향이 결정될 수 있다. 예컨대, 자유 층(41)에서 고정 층(43)으로 제1 기입 전류(IWC1)를 인가하면, 고정층(43)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(41)에 토크(torque)를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 평행(Parallel)하게 자화된다.
고정 층(43)에서 자유층(41)으로 제2 기입 전류(IWC2)를 인가하면, 고정층(41)과 반대의 스핀을 갖는 전자들이 자유 층(43)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 반-평행(Anti-Parallel)하게 자화된다. 즉, MTJ 소자(40)에서 자유 층(41)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 8은 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 8에서는 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 데이터 제어 회로(400)가 도시되어 있다.
도 8을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200a)의 메모리 용량을 결정하는 블록이다. 제2 메모리 블록(314)은 리던던시 리페어 용 블록이다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
제1 메모리 블록들(311, 312, 313) 각각의 행들을 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(BL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(BL)의 교차점에 연결되는 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다. 도 8에서는 설명의 편의를 위하여 8K 워드라인(WL)들 중 리페어 단위인 워드라인들(WL1~WL4)을 나타내었다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291~294)을 포함할 수 있다. 반도체 메모리 장치(201)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(201)는 예시적으로 버스트 길이가 8로 설정될 수 있다. 이에 따라 비트라인들(BL)은 128개의 칼럼 선택 신호들 각각에 연결되는 칼럼 선택부에 각각 연결되고 하나의 칼럼 선택부에 의하여 8개의 비트라인들이 동시에 선택될 수 있다.
데이터 제어 회로(400)는 스위칭 회로들(291~294)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다. 데이터 제어 회로(400)는 적어도 모드 신호(MS) 및 리셋 신호(RST)에 응답하여 테스트 모드에서는 제1 메모리 블록들(311, 312, 313)의 복수의 메모리 셀 로우들(워드라인들(WL1~WL4) 각각에 연결된 메모리 셀 로우들) 각각으로부터 제1 단위씩의 테스트 패턴 데이터를 테스트 결과 데이터로서 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 테스트 결과 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 출력할 수 있다.
데이터 제어 회로(400)는 노멀 모드의 기입 동작에서, 메모리 컨트롤러(100)로부터 수신된 데이터(DTA)를 제1 메모리 블록들(311, 312, 313)의 타겟 페이지에 기입하고, 노멀 모드의 독출 동작에서, 제1 메모리 블록들(311, 312, 313)의 타겟 페이지로부터 데이터(DTA)를 독출할 수 있다. 데이터 제어 회로(400)는 테스트 모드의 기입 동작에서 메모리 컨트롤러(100)나 테스트 장치(150)로부터 수신된 테스트 패턴 데이터(TP)를 제1 메모리 블록들(311, 312, 313)의 타겟 페이지에 기입하고, 테스트 모드의 독출 동작에서 제1 메모리 블록들(311, 312, 313)의 타겟 페이지들 각각으로부터 제1 단위씩의 테스트 결과 데이터를 독출하고, 상기 제1 단위들의 상응하는 비트들을 순차적으로 비교하여 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 출력할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 데이터 제어 회로의 구성을 나타내는 블록도이다.
도 9에서는 워드라인들(WL1~WL4)에 연결되는 제1 메모리 블록(311)의 메모리 셀 로우들을 하나의 리페어 단위로 가정하고, 워드라인(WL1)에 연결되는 제1 메모리 셀들에서 테스트 결과 데이터(TR11~TR18)가 독출되고, 워드라인(WL2)에 연결되는 제1 메모리 셀들에서 테스트 결과 데이터(TR21~TR28)가 독출되고, 워드라인(WL3)에 연결되는 제1 메모리 셀들에서 테스트 결과 데이터(TR31~TR38)가 독출되고, 워드라인(WL4)에 연결되는 제1 메모리 셀들에서 테스트 결과 데이터(TR41~TR48)가 독출되는 것으로 가정한다. 또한 도 9에서는 도 8의 워드라인들(WL1~WL4)에 연결되는 하나의 메모리 블록(311)의 메모리 셀 로우들을 리페어 단위로 설명하였지만, 리페어 단위는 설정에 따라 변경될 수 있다. 따라서 다른 실시예들에서는 도 8의 워드라인들(WL1~WL4)에 연결되는 둘 이상의 메모리 블록의 메모리 셀 로우들을 하나의 리페어 단위로 설정할 수 있다.
도 8 및 도 9를 참조하면, 데이터 제어 회로(400)는 복수의 단위 제어 회로들(410, 480, 490)을 포함할 수 있다. 단위 제어 회로들(410, 480, 490)은 각각 적어도 모드 신호(MS) 및 리셋 신호(TST)에 응답하여 입력 비트들(TR11~TR41, TR12~TR42, TR18~TR48) 각각을 순차적으로 비교하고, 상기 비교 결과에 따라서 상기 비교 결과를 선택적으로 래치하여 병합된 테스트 결과 데이터의 결과 비트들(MTR1~MTR8)을 각각 출력할 수 있다. 복수의 단위 제어 회로들(410, 480, 490)을 포함할 수 있다. 단위 제어 회로들(410, 480, 490)은 각각 모드 신호(MS) 및 리셋 신호(TST)외에 인에이블 펄스 신호(PEN)에 더 응답하여 이러한 비교 동작 및 선택적 래치 동작을 수행할 수도 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 데이터 제어 회로에서 단위 제어 회로들 중 하나의 구성을 나타내는 블록도이다.
도 10에서는 단위 제어 회로(410)의 구성을 나타내었으나, 단위 제어 회로들(480, 490) 각각의 구성도 단위 제어 회로(410)의 구성과 실질적으로 동일하다.
도 10을 참조하면, 단위 제어 회로(420)는 경로 선택기(420) 및 데이터 누산기(430)를 포함할 수 있다.
경로 선택기(420)는 모드 신호(MS)에 응답하여 노멀 모드에서는 복수의 메모리 셀 로우들로부터의 데이터(DTA)를 제1 경로(411)를 통하여 데이터 입출력 버퍼(299)에 제공하고, 테스트 모드에서는 상응하는 입력 비트들(TR11~TR41)을 제2 경로(412)를 통하여 데이터 누산기(430)에 제공할 수 있다. 데이터 누산기(430)는 테스트 모드에서 적어도 리셋 신호(RST)에 응답하여 상응하는 입력 비트들(TR11~TR41)을 순차적으로 비교하고, 비교 결과를 선택적으로 래치하여 테스트 결과 데이터의 상응하는 결과 비트(MTR1)을 출력할 수 있다. 데이터 누산기(430)는 리셋 신호(RST)에 응답하여 리페어 단위, 즉 제2 단위마다 리셋, 즉 초기화될 수 있다.
도 10에서는 독출 동작에서의 단위 제어 회로(410)가 설명되었다. 단위 제어 회로(410)는 노멀 모드의 기입 동작에서는 데이터(DTA)를 제1 메모리 블록들의 타겟 페이지에 제공할 수 있고, 테스트 모드에서의 기입 동작에서는 테스트 패턴 데이터(TP)를 제1 메모리 블록들의 타겟 페이지에 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 10의 단위 제어 회로에서 경로 선택기의 구성을 나타낸다.
도 11을 참조하면, 경로 선택기(420)는 인버터(421), 제1 전송 게이트(422) 및 제2 전송 게이트(423)를 포함할 수 있다.
제1 전송 게이트(422)는 제1 경로(411), 즉 노멀 모드에서의 경로와 연결되고, 제2 전송 게이트(423)는 제2 경로(412), 즉 테스트 모드에서의 경로와 연결될 수 있다. 인버터(421)는 모드 신호(MS)를 반전시켜, 제1 전송 게이트(422)와 제2 전송 게이트(423)에 제공한다. 테스트 모드의 독출 동작에서는 모드 신호(MS)가 제1 로직 레벨(하이 레벨)을 가지게 되어, 제2 전송 게이트(423)가 도통하게 된다. 따라서 입력 비트들(TR11~TR41)을 제2 경로(412)를 통하여 데이터 누산기(430)에 제공될 수 있다. 테스트 모드의 기입 동작이나, 노멀 모드에서는 모드 신호(MS)가 제2 로직 레벨(로우 레벨)을 가지게 되어, 제1 전송 게이트(422)가 도통하게 된다. 따라서, 노멀 모드에서는 데이터(DTA)가 제1 경로(411)를 통하여 전송되거나 수신되고, 테스트 모드의 기입 동작에서는 제1 로직 레벨의 테스트 패턴 데이터(TP)가 제1 경로(411)를 통하여 메모리 셀 로우들에 기입될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 10의 단위 제어 회로에서 데이터 누산기의 일 예를 나타낸다.
도 12를 참조하면, 데이터 누산기(430)는 비교기(440), 래치 회로(450) 및 인버터(455)를 포함할 수 있다.
비교기(440)는 적어도 리셋 신호(RST)에 응답하여 입력 비트들(TR11~TR41)을 순차적으로 비교할 수 있다. 래치 회로(440)는 제1 노드에서 비교기(440)와 연결되고, 비교기(440)의 출력을 래치할 수 있다. 인버터(455)는 래치 회로(450)의 출력을 반전시켜서 테스트 결과 데이터의 결과 비트(MTR1)를 출력할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 12의 데이터 누산기에서 비교기의 일 예를 나타낸다.
도 13을 참조하면, 비교기(440a)는 피모스 트랜지스터(441) 및 엔모스 트랜지스터들(442, 443)을 포함할 수 있다.
피모스 트랜지스터(441)는 전원 전압(VDD)과 제1 노드(N1) 사이에 연결되고, 게이트는 상응하는 입력 비트들(TR11~TR41)을 순차적으로 수신할 수 있다. 엔모스 트랜지스터(442)는 피모스 트랜지스터(441)와 엔모스 트랜지스터(443) 사이에 연결되고, 게이트는 상응하는 입력 비트들(TR11~TR41)을 순차적으로 수신할 수 있다. 엔모스 트랜지스터(443)는 엔모스 트랜지스터(442)와 접지 전압 사이에 연결되고, 게이트로는 리셋 신호(RST)가 인가될 수 있다. 피모스 트랜지스터(441)와 엔모스 트랜지스터(442)가 서로 연결되는 제1 노드(N1)는 래치 회로(450)에 연결될 수 있고, 제1 노드(N1)에서 비교기(440a)의 출력이 제공될 수 있다.
도 14는 본 발명의 실시예들에 따른 도 12의 데이터 누산기에서 비교기의 다른 예를 나타낸다.
도 14를 참조하면, 비교기(440b)는 도 13의 비교기(440a)와는 피모스 트랜지스터(444), 엔모스 트랜지스터(445) 및 인버터(446)를 더 포함한다는 점이 다르다.
피모스 트랜지스터(444)는 전원 전압(VDD)과 피모스 트랜지스터(441) 사이에 연결되고, 게이트로는 인버터(446)의 출력을 인가받는다. 엔모스 트랜지스터(445)는 엔모스 트랜지스터들(442, 443) 사이에 연결되고, 게이트로는 인에이블 펄스 신호(PEN)를 인가받는다. 인버터(446)는 인에이블 펄스 신호(PEN)를 반전시켜, 피모스 트랜지스터(444)의 게이트에 인가할 수 있다. 인에이블 펄스 신호(PEN)가 제1 로직 레벨인 경우에, 피모스 트랜지스터(444)와 엔모스 트랜지스터(445)가 턴-온되므로 비교기(440b)는 비교기(440a)와 실질적으로 동일할 수 있다. 인에이블 펄스 신호(PEN)는 리페어 단위의 상응하는 입력 비트들(TR11~TR41)에 대한 순차적 비교 동작이 수행되는 동안에 제1 로직 레벨을 유지하는 신호로 정의될 수 있다.
도 15는 본 발명의 실시예들에 따른 도 12의 데이터 누산기에서 래치회로와 인버터를 나타낸다.
도 15를 참조하면, 래치 회로(450)는 엔모스 트랜지스터(451) 및 인버터(453)를 포함할 수 있다. 엔모스 트랜지스터(451)는 제1 노드(N1)와 접지 전압 사이에 연결되고, 인버터(453)는 제1 노드(N1)와 엔모스 트랜지스터(453)의 게이트 사이에 연결될 수 있다.
도 12 내지 도 15를 참조하면, 비교기(440a)의 피모스 트랜지스터(441)는 전원 전압에 연결되고, 엔모스 트랜지스터(443)는 접지 전압에 연결되고, 엔모스 트랜지스터(443)의 게이트에는 리셋 신호(RST)가 인가된다. 따라서 리셋 신호(RST)가 제1 로직 레벨인 동안에는 비교기(430a)는 인버터로서 동작할 수 있다. 따라서 리셋 신호(RST)가 제1 로직 레벨인 경우, 데이터 누산기(430a)는 초기화될 수 있다. 리셋 신호(RST)가 제2 로직 레벨을 가지게 되면, 입력 비트(TR11)가 제2 로직 레벨을 가지게 되면, 피모스 트랜지스터(441)는 턴-오 되어 제1 노드(N1)는 제1 로직 레벨을 가지게 된다. 따라서, 래치 회로(450)는 제1 노드(N1)의 제1 로직 레벨을 래치하고, 인버터(455)는 래치된 제1 로직 레벨을 반전시키게 된다. 그러므로 출력 비트(MTR1)는 제2 로직 레벨을 가지게 된다.
또한 리셋 신호(RST)가 제2 로직 레벨을 가질 때, 입력 비트(TR11)이 제1 로직 레벨을 가지게 되면, 엔모스 트랜지스터(442)는 턴-온 되지만, 엔모스 트랜지스터(443)는 턴-오프 상태이므로, 제1 노드(N1)의 로직 레벨은 이전 상태을 유지하게 된다. 따라서 래치 회로(450)도 이전 상태를 유지하게 되고, 출력 비트(MTR1)도 이전 상태를 유지하게 된다.
그러므로 래치 회로(450)는 리셋 신호(RST)가 제2 로직 레벨이고, 상응하는 입력 비트(TR11~TR41)가 제2 로직 레벨인 경우에만, 제1 로직 레벨인 비교기(440)의 출력을 래치할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 10의 단위 제어 회로에서 데이터 누산기의 다른 예를 나타낸다.
도 16을 참조하면, 데이터 누산기(430b)는 낸드 게이트(461)로 구현되는 비교기(460), 래치 회로(4700, 인버터(475) 및 스위치(477)를 포함할 수 있다.
낸드 게이트(461)는 상응하는 입력 비트들(TR11~TR41)을 제1 입력으로서 순차적으로 수신할 수 있다. 래치 회로(470)는 낸드 게이트(461)의 출력을 래치할 수 있다. 인버터(475)는 래치 회로(470)의 출력을 반전시켜서 병합된 테스트 결과 데이터의 결과 비트(MTR1)를 출력할 수 있다. 스위치(477)는 리셋 신호(RST)에 응답하여 인버터(475)의 출력 및 전원 전압(VDD) 중 하나를 낸드 게이트(461)의 제2 입력으로 제공할 수 있다.
스위치(475)는 리셋 신호(RST)가 제1 로직 레벨인 경우에 전원 전압(VDD)을 상기 낸드 게이트(461)의 제2 입력으로 제공할 수 있다. 따라서, 리셋 신호(RST)가 제1 로직 레벨인 경우 낸드 게이트(461)는 입력 비트들(TR11~TR41)을 반전시키는 인버터로서 동작하게 된다. 그러므로 리셋 신호(RST)가 제1 로직 레벨인 경우, 데이터 누산기(430b)는 초기화될 수 있다.
스위치(475)는 리셋 신호(RST)가 제2 로직 레벨인 경우에 인버터(475)의 출력을 낸드 게이트(461)의 제2 출력으로 제공할 수 있다. 따라서 리셋 신호(RST)가 제2 로직 레벨인 경우, 인버터(475)는 입력 비트들(TR11~TR41) 각각 및 래치 회로(470)의 출력 중 적어도 하나가 제2 로직 레벨인 경우에 제2 로직 레벨을 가지는 병합된 테스트 결과 데이터의 결과 비트(MTR1)를 출력할 수 있다.
도 17은 도 10의 데이터 누산기가 도 13 및 도 15에서와 같이 구현되는 경우에 입력 비트, 리셋 신호 및 출력 비트의 관계를 나타낸다.
도 10, 도 13, 도 15 및 도 17을 참조하면, 리셋 신호(RST)가 제1 로직 레벨인 경우에는 데이터 누산기(430a)는 초기화되어 입력 비트(TR)가 그대로 래치되어 출력 비트(MTR1)로 제공됨을 알 수 있다. 또한 리셋 신호(RST)가 제2 로직 레벨인 경우에는 입력 비트(TR)가 제2 로직 레벨인 경우에만, 제1 로직 레벨인 비교기(440)의 출력을 래치함을 알 수 있다.
도 18은 도 10의 데이터 누산기가 도 16에서와 같이 구현되는 경우에 입력 비트, 리셋 신호 및 출력 비트의 관계를 나타낸다.
도 10, 도 16 및 도 18을 참조하면, 리셋 신호(RST)가 제2 로직 레벨인 경우, 인버터(475)는 입력 비트(TR) 및 래치 회로(470)의 출력 중 적어도 하나가 제2 로직 레벨인 경우에 제2 로직 레벨을 가지는 병합된 테스트 결과 데이터의 결과 비트(MTR1)를 출력함을 알 수 있다.
도 19는 도 8 반도체 메모리 장치가 데이터 제어 회로를 구비하지 않는 경우에 테스트 모드에서 데이터가 독출되는 것을 나타낸다.
도 8 및 도 19를 참조하면, 테스트 모드에서, T11 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL1)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL1)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR11~TR18)가 독출되어 테스트 장치(150)로 제공되고, 워드라인(WL1)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. T12 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL2)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL2)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR21~TR28)가 독출되어 테스트 장치(150)로 제공되고, 워드라인(WL2)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. T13 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL3)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL3)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR31~TR38)가 독출되어 테스트 장치(150)로 제공되고, 워드라인(WL3)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. T14 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL4)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL4)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR41~TR48)가 독출되어 테스트 장치(150)로 제공되고, 워드라인(WL4)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. 테스트 장치(150)는 테스트 결과 데이터(TR11~TR18, TR21~TR28, TR31~TR38, TR41~TR48)의 동일성 여부를 비교하여 리페어 단위로 메모리 블록(311) 내의 메모리 셀들의 패스/페일 여부를 판정할 수 있다.
도 20은 도 8 반도체 메모리 장치가 데이터 제어 회로를 구비하는 경우에 테스트 모드에서 데이터가 독출되는 것을 나타낸다.
도 8 및 도 20을 참조하면, 테스트 모드에서, T21 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL1)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL1)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR11~TR18)가 독출되어 데이터 제어 회로(400)에 래치되고, 워드라인(WL1)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. T22 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL2)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL2)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR21~TR28)가 독출되어 데이터 제어 회로(400)에서 테스트 결과 데이터(TR11~TR18)와 비교되어 래치되고, 워드라인(WL2)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. T23 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL3)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL3)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR31~TR38)가 독출되어 데이터 제어 회로(400)에서 이전의 테스트 결과 데이터와 비교되어 래치되고, 워드라인(WL3)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. T24 구간에서, 액티브 커맨드(ACT)에 응답하여 워드라인(WL4)이 활성화되고, 독출 커맨드(RD)에 응답하여 메모리 블록(311)의 워드라인(WL4)에 연결된 메모리 셀 로우로부터 테스트 결과 데이터(TR41~TR48)가 독출되어 데이터 제어 회로(400)에서 이전의 테스트 결과 데이터와 비교되어 래치되고, 테스트 장치(150)에 병합된 테스트 결과 데이터(MTR1~MTR8)로 제공되고, 워드라인(WL4)에 연결된 메모리 셀들의 비트라인들이 프리차지(PCH)된다. 테스트 장치(150)는 병합된 테스트 결과 데이터(MTR1~MTR8)의 로직 레벨에 기초하여 리페어 단위로 메모리 블록(311) 내의 메모리 셀들의 패스/페일 여부를 판정할 수 있다.
도 19 및 도 20을 참조하면, 도 19에 비하여 도 20의 테스트 방법에서 리페어 단위의 메모리 셀들에 대한 테스트 시간이 훨씬 감소됨을 알 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 21에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAp, p는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAp)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAp)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제p 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역은 도 8을 참조하여 설명한 바와 같이 제1 메모리 블록들 및 제2 메모리 블록을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
한편, 제p 반도체 레이어(620)는, 테스트 모드에서 메모리 영역(621)에 포함되는 메모리 셀들을 리페어 단위로 테스트하는 데이터 제어 회로(622)를 포함할 수 있다. 도 8 내지 도 20을 참조하여 설명한 바와 같이, 데이터 제어 회로(622)는 테스트 모드에서 메모리 영역(621)의 복수의 메모리 셀 로우들 각각으로부터 테스트 결과 데이터를 1 단위씩 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터를 메모리 컨트롤러(100)나 테스트 장치(150)에 제공할 수 있다. 메모리 컨트롤러(100)나 테스트 장치(150)는 상기 테스트 결과 데이터(MTR)에 기초하여 상기 제2 단위 데이터의 리페어 여부를 결정할 수 있다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 22를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(DRAM, 730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩이나 MRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 테스트 모드에서 복수의 메모리 셀 로우들 각각으로부터 테스트 결과 데이터를 1 단위씩 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 메모리 컨트롤러(720)의 내장 테스트 장치(730)에 제공할 수 있다. 내장 테스트 장치(730)는 병합된 테스트 결과 데이터(MTR)에 기초하여 메모리 셀들에 대한 리페어 여부를 결정할 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DTA), 커맨드/어드레스(CMD/ADDR) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(800)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨팅 시스템(800)은 시스템 버스(805)에 전기적으로 연결되는 메모리 시스템(810), 중앙 처리 장치(CPU, 820), RAM(830), 사용자 인터페이스(840) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850)을 포함할 수 있다. 컴퓨팅 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera ImageProcessor: CIS), 입출력 장치 등을 더 포함할 수 있다.
사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(840) 또는 모뎀(850)을 통해 제공되거나 중앙 처리 장치(820)에 의해서 처리된 데이터는 메모리 시스템(810)에 저장될 수 있다.
메모리 시스템(810)은 반도체 메모리 장치(812)와 메모리 컨트롤러(811)를 포함할 수 있다. 메모리 컨트롤러(811)는 내장 테스트 장치(813)를 구비할 수 있다. 반도체 메모리 장치(812)에는 중앙 처리 장치(820)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 반도체 메모리 장치(812)는 테스트 모드에서 복수의 메모리 셀 로우들 각각으로부터 테스트 결과 데이터를 1 단위씩 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 메모리 컨트롤러(811)의 내장 테스트 장치(813)에 제공할 수 있다. 내장 테스트 장치(813)는 병합된 테스트 결과 데이터(MTR)에 기초하여 메모리 셀들에 대한 리페어 여부를 결정할 수 있다.
컴퓨팅 시스템(800)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 24에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 테스트 모드에서 복수의 메모리 셀 로우들 각각으로부터 테스트 결과 데이터를 1 단위씩 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터(MTR)를 메모리 컨트롤러(1111)에 제공할 수 있다. 메모리 컨트롤러(1111)는 병합된 테스트 결과 데이터(MTR)에 기초하여 메모리 셀들에 대한 리페어 여부를 결정할 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 메모리 셀 어레이; 및
    테스트 모드에서 상기 메모리 셀 어레이의 복수의 메모리 셀 로우들 각각으로부터 제1 단위씩의 데이터를 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터를 출력하는 데이터 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 단위는 상기 반도체 메모리 장치의 버스트 길이이고, 상기 병합된 테스트 결과 데이터는 상기 제1 단위의 비트수를 가지고, 상기 제2 단위는 상기 반도체 메모리 장치의 리페어 단위이고,
    상기 데이터 제어 회로는
    상기 제1 단위들의 상응하는 입력 비트들 각각을 순차적으로 비교하고, 상기 비교 결과에 따라 상기 비교 결과를 선택적으로 래치하여 상기 병합된 테스트 결과 데이터의 결과 비트를 각각 출력하는 복수의 단위 제어 회로들을 포함하는 반도체 메모리 장치.
  3. 제2에 있어서, 상기 복수의 단위 제어 회로들 각각은
    모드 신호에 응답하여 노멀 모드에서는 상기 복수의 메모리 셀 로우들 각각으로부터의 데이터를 제1 경로에 제공하고, 상기 테스트 모드에서는 상기 상응하는 입력 비트들 각각을 제2 경로에 제공하는 경로 선택기; 및
    상기 테스트 모드에서 적어도 리셋 신호에 응답하여 상기 상응하는 입력 비트들 각각을 순차적으로 비교하고 상기 비교 결과를 선택적으로 래치하여 상기 테스트 결과 데이터의 상응하는 결과 비트를 출력하는 데이터 누산기를 포함하고,
    상기 리셋 신호는 상기 제2 단위마다 상기 데이터 누산기를 리셋시키는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 테스트 모드에서 상기 복수의 메모리 셀 로우들에는 제1 로직 레벨의 테스트 패턴 데이터들이 기입되고,
    상기 데이터 누산기는
    적어도 상기 리셋 신호에 응답하여 상기 상응하는 입력 비트들 각각을 순차적으로 비교하는 비교기;
    제1 노드에서 상기 비교기와 연결되고, 상기 비교기의 출력을 래치하는 래치 회로; 및
    상기 래치 회로의 출력을 반전시켜 상기 테스트 결과 데이터의 상응하는 결과 비트를 출력하는 제1 인버터를 포함하고,
    상기 래치 회로는 상기 리셋 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨이고, 상기 상응하는 입력 비트가 상기 제2 로직 레벨인 경우에 상기 비교기의 출력을 래치하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 비교기는
    전원 전압과 상기 제1 노드 사이에 연결되는 피모스 트랜지스터;
    상기 제1 노드에서 상기 피모스 트랜지스터에 연결되는 제1 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터와 접지 전압 사이에 연결되는 제2 엔모스 트랜지스터를 포함하고,
    상기 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터의 게이트들에는 상기 상응하는 입력 비트들이 순차적으로 인가되고, 상기 제2 엔모스 트랜지스터의 게이트에는 상기 리셋 신호가 인가되고,
    제5항에 있어서, 상기 래치 회로는
    상기 제1 노드와 접지 전압 사이에 연결되는 제3 엔모스 트랜지스터; 및
    상기 제1 노드와 상기 엔모스 트랜지스터의 게이트 사이에 연결되는 제2 인버터를 포함하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 테스트 모드에서 상기 복수의 메모리 셀 로우들에는 제1 로직 레벨의 테스트 패턴 데이터들이 기입되고,
    상기 데이터 누산기는
    상기 상응하는 입력 비트들을 제1 입력으로서 순차적으로 수신하는 낸드 게이트;
    상기 낸드 게이트의 출력을 래치하는 래치 회로;
    상기 래치 회로의 출력을 반전시켜 상기 테스트 결과 데이터의 상응하는 결과 비트를 출력하는 인버터; 및
    상기 리셋 신호에 응답하여 상기 인버터의 출력 및 전원 전압 중 하나를 상기 낸드 게이트의 제2 입력으로 제공하는 스위치를 포함하고,
    상기 인버터는, 상기 상응하는 입력 비트 및 상기 래치 회로의 출력 중 적어도 하나가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 경우 상기 상응하는 결과 비트를 상기 제2 로직 레벨로 출력하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 셀 어레이는 복수의 제1 메모리 블록들과 제2 메모리 블록을 구비하고, 상기 반도체 메모리 장치는
    외부로부터의 커맨드에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로;
    상기 외부로부터의 액세스 어드레스에 기초하여 상기 리셋 신호를 생성하는 어드레스 레지스터; 및
    상기 제1 메모리 블록들 각각에 포함되는 제1 메모리 셀들 및 상기 데이터 제어 회로와 제1 비트라인들을 통하여 연결되고, 상기 제2 메모리 블록에 포함되는 제2 메모리 셀들 및 상기 데이터 제어 회로와 제2 비트라인들을 통하여 연결되는 복수의 스위칭 회로들을 더 포함하고,
    상기 제어 로직 회로는 상기 제2 단위의 데이터가 서로 동일하지 않은 경우, 노멀 모드에서 상기 제1 메모리 블록들 중 상기 제2 단위를 포함하는 제1 블록이 선택되지 않도록 차단하고, 상기 제1 블록 대신에 상기 제2 메모리 블록의 제2 블록이 선택되도록 상기 스위칭 회로들을 제어하는 반도체 메모리 장치.
  8. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 테스트하는 테스트 장치를 포함하고,
    상기 반도체 메모리 장치는 메모리 셀 어레이; 및
    테스트 모드에서 상기 메모리 셀 어레이의 복수의 메모리 셀 로우들 각각으로부터 제1 단위씩의 데이터를 순차적으로 독출하고, 상기 제1 단위들의 상응하는 입력 비트들을 순차적으로 비교하여, 상기 제1 단위들을 포함하는 제2 단위의 데이터의 동일성 여부를 나타내는 병합된 테스트 결과 데이터를 출력하는 데이터 제어 회로를 포함하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 데이터는 상기 테스트 장치로부터 제공되어 상기 메모리 셀 어레이에 기입된 테스트 패턴 데이터이고,
    상기 제1 단위는 상기 반도체 메모리 장치의 버스트 길이이고, 상기 병합된 테스트 결과 데이터는 상기 제1 단위의 비트수를 가지고, 상기 제2 단위는 상기 반도체 메모리 장치의 리페어 단위이고,
    상기 테스트 장치는 상기 병합된 테스트 결과 데이터에 기초하여 상기 리페어 단위의 리페어 여부를 결정하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 테스트 장치는 상기 병합된 테스트 결과 데이터의 비트들이 서로 다른 경우에 상기 리페어 단위가 구제되도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
KR1020140179331A 2014-12-12 2014-12-12 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 KR20160071769A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140179331A KR20160071769A (ko) 2014-12-12 2014-12-12 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US14/958,149 US10037817B2 (en) 2014-12-12 2015-12-03 Semiconductor memory devices and memory systems including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140179331A KR20160071769A (ko) 2014-12-12 2014-12-12 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20160071769A true KR20160071769A (ko) 2016-06-22

Family

ID=56111814

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140179331A KR20160071769A (ko) 2014-12-12 2014-12-12 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (1) US10037817B2 (ko)
KR (1) KR20160071769A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029832A (ko) * 2016-09-13 2018-03-21 삼성전자주식회사 리던던시 칼럼 및 리던던시 주변 로직을 포함하는 메모리 장치
US10002651B2 (en) 2016-10-06 2018-06-19 SK Hynix Inc. Semiconductor devices

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI614754B (zh) * 2016-11-24 2018-02-11 物聯記憶體科技股份有限公司 非揮發性記憶體裝置
DK3749021T3 (da) * 2017-03-24 2022-05-30 Ericsson Telefon Ab L M Transmission med NR-broadcast-kanal
US10859627B2 (en) * 2017-06-29 2020-12-08 Intel Corporation In-field system testing
JP7311620B2 (ja) 2019-03-08 2023-07-19 メビオン・メディカル・システムズ・インコーポレーテッド 粒子線治療システムのためのコリメータおよびエネルギーデグレーダ

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4369511A (en) * 1979-11-21 1983-01-18 Nippon Telegraph & Telephone Public Corp. Semiconductor memory test equipment
US4414665A (en) * 1979-11-21 1983-11-08 Nippon Telegraph & Telephone Public Corp. Semiconductor memory device test apparatus
JP3143950B2 (ja) * 1991-04-30 2001-03-07 日本電気株式会社 ダイナミックメモリー
KR940008213B1 (ko) 1991-12-31 1994-09-08 현대전자산업 주식회사 컬럼 리페어의 입출력 선택회로
JP3599541B2 (ja) * 1997-11-27 2004-12-08 シャープ株式会社 不揮発性半導体記憶装置
JP2000228094A (ja) * 1999-02-04 2000-08-15 Toshiba Corp 不揮発性半導体記憶装置
ATE421149T1 (de) * 2001-04-25 2009-01-15 Nxp Bv Integrierte schaltung mit einer selbsttesteinrichtung für einen eingebetteten nichtflüchtigen speicher und verwandte testverfahren
TW564350B (en) * 2002-03-01 2003-12-01 Via Tech Inc Control chip for speeding up memory access and the operation method
KR100512176B1 (ko) 2003-03-19 2005-09-02 삼성전자주식회사 대기 전류 불량의 판별 기능을 갖는 반도체 메모리 장치
KR100538883B1 (ko) 2003-04-29 2005-12-23 주식회사 하이닉스반도체 반도체 메모리 장치
KR100464936B1 (ko) 2003-04-30 2005-01-06 주식회사 하이닉스반도체 리페어회로의 동작 마진을 향상시킬 수 있는 반도체메모리 장치
TWI289750B (en) 2004-01-05 2007-11-11 Sony Corp Data storage apparatus, and data storage controlling apparatus and method
KR100648277B1 (ko) 2004-12-30 2006-11-23 삼성전자주식회사 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
US7286380B2 (en) 2005-09-29 2007-10-23 Intel Corporation Reconfigurable memory block redundancy to repair defective input/output lines
KR100781973B1 (ko) * 2006-05-08 2007-12-06 삼성전자주식회사 반도체 메모리 장치 및 그의 테스트 방법
CN102047317B (zh) 2008-05-30 2015-09-16 先进微装置公司 冗余方法以及着色器列修复的装置
US8558836B2 (en) 2008-05-30 2013-10-15 Advanced Micro Devices, Inc. Scalable and unified compute system
JP5391833B2 (ja) * 2009-05-27 2014-01-15 富士通セミコンダクター株式会社 メモリコントローラ、システムおよび半導体メモリのアクセス制御方法
JP5087704B2 (ja) * 2009-07-13 2012-12-05 株式会社アドバンテスト 試験装置および救済解析方法
JP2011204300A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
JP5528987B2 (ja) * 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5720346B2 (ja) * 2011-03-18 2015-05-20 富士通株式会社 無線制御装置および無線制御方法
KR101889362B1 (ko) 2012-02-06 2018-09-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 동작 방법, 이를 이용하는 데이터 처리 시스템
KR102076584B1 (ko) 2012-10-22 2020-04-07 삼성전자주식회사 메모리 셀을 리페어 하는 방법과 장치 및 이를 포함하는 메모리 시스템
US9087613B2 (en) 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
KR101877818B1 (ko) * 2012-05-30 2018-07-13 에스케이하이닉스 주식회사 리페어 제어 회로 및 이를 이용한 반도체 집적회로
US9202591B2 (en) * 2013-05-10 2015-12-01 Omnivision Technologies, Inc. On-line memory testing systems and methods

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029832A (ko) * 2016-09-13 2018-03-21 삼성전자주식회사 리던던시 칼럼 및 리던던시 주변 로직을 포함하는 메모리 장치
US10002651B2 (en) 2016-10-06 2018-06-19 SK Hynix Inc. Semiconductor devices

Also Published As

Publication number Publication date
US10037817B2 (en) 2018-07-31
US20160172057A1 (en) 2016-06-16

Similar Documents

Publication Publication Date Title
US10198221B2 (en) Methods of operating semiconductor memory devices with selective write-back of data for error scrubbing and related devices
US11994948B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating memory systems
US10156995B2 (en) Semiconductor memory devices and methods of operating the same
US9805827B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating the same
KR102324769B1 (ko) 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US11438016B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
US10127102B2 (en) Semiconductor memory devices and memory systems including the same
US20180060194A1 (en) Semiconductor Memory Devices with Error Correction and Methods of Operating the Same
KR102178137B1 (ko) 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템
US20180152206A1 (en) Memory modules, memory systems including the same and methods of operating memory systems
KR20170056825A (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10423483B2 (en) Semiconductor memory device and method for controlling write timing of parity data
KR20170134989A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170045803A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10037817B2 (en) Semiconductor memory devices and memory systems including the same
KR20170014109A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination