JP2000311485A - 選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法 - Google Patents
選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法Info
- Publication number
- JP2000311485A JP2000311485A JP2000072737A JP2000072737A JP2000311485A JP 2000311485 A JP2000311485 A JP 2000311485A JP 2000072737 A JP2000072737 A JP 2000072737A JP 2000072737 A JP2000072737 A JP 2000072737A JP 2000311485 A JP2000311485 A JP 2000311485A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control signal
- unit
- data
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 データピン当たり負担されるキャパシタンス
を最小化してデータの書込み及び読出し速度を改善する
メモリモジュール及びメモリモジュールシステムの提供
及びこのシステムを利用して書込み及び読出し速度を改
善するデータ入出力方法を提供する。 【解決手段】 選択されるメモリモジュールのみをデー
タラインに連結するメモリモジュールシステム及びこれ
を利用したデータ入出力方法が開示される。本発明のメ
モリモジュールシステムは同一なデータバスラインに各
々のデータを出力する多数個のメモリモジュールを有す
るシステムに係り、所定の連結制御信号の活性に応答
し、メモリモジュール中からデータが出力されるメモリ
モジュールのみデータバスラインに電気的に連結され
る。連結制御信号は、出力されるデータのバーストの長
さに対応する活性化幅を有する。
を最小化してデータの書込み及び読出し速度を改善する
メモリモジュール及びメモリモジュールシステムの提供
及びこのシステムを利用して書込み及び読出し速度を改
善するデータ入出力方法を提供する。 【解決手段】 選択されるメモリモジュールのみをデー
タラインに連結するメモリモジュールシステム及びこれ
を利用したデータ入出力方法が開示される。本発明のメ
モリモジュールシステムは同一なデータバスラインに各
々のデータを出力する多数個のメモリモジュールを有す
るシステムに係り、所定の連結制御信号の活性に応答
し、メモリモジュール中からデータが出力されるメモリ
モジュールのみデータバスラインに電気的に連結され
る。連結制御信号は、出力されるデータのバーストの長
さに対応する活性化幅を有する。
Description
【０００１】
【発明の属する技術分野】本発明は多数個のメモリモジ
ュールを有するシステム及びデータ入出力方法に係り、
特に同一なデータラインを通してデータを入出力する多
数個のメモリモジュールを有するシステム及びこれを利
用したデータ入出力方法に関する。
ュールを有するシステム及びデータ入出力方法に係り、
特に同一なデータラインを通してデータを入出力する多
数個のメモリモジュールを有するシステム及びこれを利
用したデータ入出力方法に関する。
【０００２】
【従来の技術】一般にＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)のような半導体メ
モリ装置は、コンピュータなどのシステムにおいてメイ
ンメモリとして用いられることができる。メインメモリ
として用いられる半導体メモリ装置は、デュアルインー
ラインメモリモジュール(ＤＩＭＭ：ｄｕａｌ ｉｎ−ｌ
ｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ)またはシングルイ
ンーラインメモリモジュール(ＳＩＭＭ：ｓｉｎｇｌｅ
ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ)のような
メモリモジュール(Ｍｏｄｕｌｅ)レベルにより構成され
る。またメインメモリは、使用用途によっていくつのメ
モリモジュールを一緒に用いる。この際、各々のメモリ
モジュールはシステムにおいて同一なデータラインを用
いる必要性を有する。
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)のような半導体メ
モリ装置は、コンピュータなどのシステムにおいてメイ
ンメモリとして用いられることができる。メインメモリ
として用いられる半導体メモリ装置は、デュアルインー
ラインメモリモジュール(ＤＩＭＭ：ｄｕａｌ ｉｎ−ｌ
ｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ)またはシングルイ
ンーラインメモリモジュール(ＳＩＭＭ：ｓｉｎｇｌｅ
ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ)のような
メモリモジュール(Ｍｏｄｕｌｅ)レベルにより構成され
る。またメインメモリは、使用用途によっていくつのメ
モリモジュールを一緒に用いる。この際、各々のメモリ
モジュールはシステムにおいて同一なデータラインを用
いる必要性を有する。
【０００３】例えば、メインメモリの容量が３２Ｍバイ
トであり、１Ｍ×１６bitのＤＲＡＭ(１６ＭＤＲＡＭ)
４個を利用して作ったＤＩＭＭにおいて８Ｍバイトでメ
インメモリを構成すると仮定しよう。そうすると、一つ
のＤＩＭＭ当たりの大きさは８Ｍバイトであるから、３
２Ｍバイトのメインメモリを構成するには４個のスロッ
ト(４個のＤＩＭＭ)が必要である。
トであり、１Ｍ×１６bitのＤＲＡＭ(１６ＭＤＲＡＭ)
４個を利用して作ったＤＩＭＭにおいて８Ｍバイトでメ
インメモリを構成すると仮定しよう。そうすると、一つ
のＤＩＭＭ当たりの大きさは８Ｍバイトであるから、３
２Ｍバイトのメインメモリを構成するには４個のスロッ
ト(４個のＤＩＭＭ)が必要である。
【０００４】この際、システムのデータバスライン数は
６４個であり、一つのＤＩＭＭから出力されるデータピ
ンも６４本になる。このように、３２Ｍバイト程度のメ
インメモリを構成するためには、多数のデータピンが用
いられる。それゆえ、３２Ｍバイト程度のメインメモリ
を構成することに用いられる４個のＤＩＭＭは、システ
ムの同一なデータバスラインを用いるように設計され
る。そしてメインメモリの容量が増えれば増えるほど、
多数個のメモリモジュールが同一なデータラインを用い
る必要性はより一層増える。
６４個であり、一つのＤＩＭＭから出力されるデータピ
ンも６４本になる。このように、３２Ｍバイト程度のメ
インメモリを構成するためには、多数のデータピンが用
いられる。それゆえ、３２Ｍバイト程度のメインメモリ
を構成することに用いられる４個のＤＩＭＭは、システ
ムの同一なデータバスラインを用いるように設計され
る。そしてメインメモリの容量が増えれば増えるほど、
多数個のメモリモジュールが同一なデータラインを用い
る必要性はより一層増える。
【０００５】ところが、一つのＤＩＭＭモジュールのデ
ータピン当たりのキャパシタンスは約２０〜２５ｐＦ程
度である。したがって、１Ｍ×６４bitのＤＩＭＭを４
個用いて３２Ｍバイトを構成する場合、データピン当た
りのキャパシタンスは約８０〜１００ｐＦになる。
ータピン当たりのキャパシタンスは約２０〜２５ｐＦ程
度である。したがって、１Ｍ×６４bitのＤＩＭＭを４
個用いて３２Ｍバイトを構成する場合、データピン当た
りのキャパシタンスは約８０〜１００ｐＦになる。
【０００６】このようなデータピン当たりのキャパシタ
ンスは非常に大きい値であり、出力ドライバの負荷の増
加は、電流の消耗を大きくするだけでなく、データ書込
み及び読出し動作速度を著しく落とす問題点を誘発す
る。
ンスは非常に大きい値であり、出力ドライバの負荷の増
加は、電流の消耗を大きくするだけでなく、データ書込
み及び読出し動作速度を著しく落とす問題点を誘発す
る。
【０００７】
【発明が解決しようとする課題】本発明の目的は、デー
タピン当たり負担されるキャパシタンスを最小化してデ
ータの書込み及び読出し速度を改善するメモリモジュー
ル及びメモリモジュールシステムを提供することであ
る。本発明の他の目的は、前記システムを利用して書込
み及び読出し速度を改善するデータ入出力方法を提供す
ることである。
タピン当たり負担されるキャパシタンスを最小化してデ
ータの書込み及び読出し速度を改善するメモリモジュー
ル及びメモリモジュールシステムを提供することであ
る。本発明の他の目的は、前記システムを利用して書込
み及び読出し速度を改善するデータ入出力方法を提供す
ることである。
【０００８】
【課題を解決するための手段】前記のような本発明の目
的を達成するために、本発明の一面は同一なデータバス
ラインに各々のデータを出力する多数個のメモリモジュ
ールを有するシステムに関する。本発明のメモリモジュ
ールシステムは所定の連結制御信号の活性に応答し、前
記メモリモジュール中からデータが入力または出力され
る前記メモリモジュールのみ前記データバスラインに電
気的に連結される。そして前記連結制御信号は、入力ま
たは出力される前記データのバーストの長さに対応する
活性化幅を有する。そして前記連結制御信号を生じる制
御信号発生回路は、読出し制御部及び書込み情報発生部
を備える。読出し制御部は、ＣＡＳ待ち時間情報、読出
し命令及び読出しデータのバースト長さ情報を入力し、
読出しモードで指定されたバースト長さのデータが出力
される間に活性して究極的には前記連結制御信号を生じ
る。そして書込み情報発生部は、書込み命令及び書込み
データのバースト長さ情報を入力し、書込みモードで指
定されたバースト長さのデータが入力される間に活性し
て究極的には前記連結制御信号を生じる。
的を達成するために、本発明の一面は同一なデータバス
ラインに各々のデータを出力する多数個のメモリモジュ
ールを有するシステムに関する。本発明のメモリモジュ
ールシステムは所定の連結制御信号の活性に応答し、前
記メモリモジュール中からデータが入力または出力され
る前記メモリモジュールのみ前記データバスラインに電
気的に連結される。そして前記連結制御信号は、入力ま
たは出力される前記データのバーストの長さに対応する
活性化幅を有する。そして前記連結制御信号を生じる制
御信号発生回路は、読出し制御部及び書込み情報発生部
を備える。読出し制御部は、ＣＡＳ待ち時間情報、読出
し命令及び読出しデータのバースト長さ情報を入力し、
読出しモードで指定されたバースト長さのデータが出力
される間に活性して究極的には前記連結制御信号を生じ
る。そして書込み情報発生部は、書込み命令及び書込み
データのバースト長さ情報を入力し、書込みモードで指
定されたバースト長さのデータが入力される間に活性し
て究極的には前記連結制御信号を生じる。
【０００９】前記のような本発明の他の目的を達成する
ために、本発明の他の一面は同一なデータバスラインに
各々のデータを出力する多数個のメモリモジュールを有
するシステムのデータ入出力方法に関する。本発明のデ
ータ入出力方法は、前記メモリモジュール中からデータ
が入出力される前記メモリモジュールのみを前記データ
バスラインに、入出力される前記データのバーストの長
さに対応する時間、電気的に連結する。そして前記連結
は、データが入出力される前記メモリモジュールから発
生される信号により制御される。
ために、本発明の他の一面は同一なデータバスラインに
各々のデータを出力する多数個のメモリモジュールを有
するシステムのデータ入出力方法に関する。本発明のデ
ータ入出力方法は、前記メモリモジュール中からデータ
が入出力される前記メモリモジュールのみを前記データ
バスラインに、入出力される前記データのバーストの長
さに対応する時間、電気的に連結する。そして前記連結
は、データが入出力される前記メモリモジュールから発
生される信号により制御される。
【００１０】本発明の多数メモリモジュールシステム及
びデータ入出力方法によると、選択されるメモリモジュ
ールのみをデータが入出力されるデータのバースト長さ
間にデータラインに連結される。それゆえデータピン当
たりの負荷が最小化されて、データの書込み及び読出し
速度が改善される。
びデータ入出力方法によると、選択されるメモリモジュ
ールのみをデータが入出力されるデータのバースト長さ
間にデータラインに連結される。それゆえデータピン当
たりの負荷が最小化されて、データの書込み及び読出し
速度が改善される。
【００１１】
【発明の実施の形態】以下、添付した図面を参照しなが
ら本発明の望ましい実施形態をより詳しく説明する。本
発明と本発明の動作上の利点及び本発明の実施により達
成される目的を十分に理解するためには、本発明の望ま
しい実施の形態を例示する添付図面及び添付図面に記載
された内容を参照すべきである。
ら本発明の望ましい実施形態をより詳しく説明する。本
発明と本発明の動作上の利点及び本発明の実施により達
成される目的を十分に理解するためには、本発明の望ま
しい実施の形態を例示する添付図面及び添付図面に記載
された内容を参照すべきである。
【００１２】図１は、本発明の第１実施の形態による多
数メモリモジュールシステムを概略的に示すブロック図
である。これを参照すると、本発明の多数メモリモジュ
ールシステムは多数個のメモリモジュールを有する。本
明細書では説明の便宜のために、３個のメモリモジュー
ル１１１、１１２、１１３のみ示される。第１ないし第
３メモリモジュール１１１、１１２、１１３はそれ自体
が選択されて、データを入出力する時、それ自体の出力
データをスイッチ部１２１、１２２、１２３を通して共
通のデータラインバス１３１に伝送する。
数メモリモジュールシステムを概略的に示すブロック図
である。これを参照すると、本発明の多数メモリモジュ
ールシステムは多数個のメモリモジュールを有する。本
明細書では説明の便宜のために、３個のメモリモジュー
ル１１１、１１２、１１３のみ示される。第１ないし第
３メモリモジュール１１１、１１２、１１３はそれ自体
が選択されて、データを入出力する時、それ自体の出力
データをスイッチ部１２１、１２２、１２３を通して共
通のデータラインバス１３１に伝送する。
【００１３】望ましくは、前述したスイッチ部には、対
応するメモリモジュールからデータが出力される出力端
の数に対応する数のスイッチが内蔵される。そして内蔵
されたスイッチを通して出力されるデータがデータライ
ンバス１３１に伝送される。
応するメモリモジュールからデータが出力される出力端
の数に対応する数のスイッチが内蔵される。そして内蔵
されたスイッチを通して出力されるデータがデータライ
ンバス１３１に伝送される。
【００１４】この際、スイッチ部１２１、１２２、１２
３の各々は、対応するメモリモジュールからデータが入
出力される時ターンオンされる。しかし、対応するメモ
リモジュールからデータが入出力されない場合には、各
スイッチ部１２１、１２２、１２３はターンオフされ
る。例として、第１メモリモジュール１１１が選択され
て、第１メモリモジュール１１１に/からデータが入出
力されると仮定しよう。そうすると、第１連結制御信号
/ＦＳＥ１が“ロー”に活性されて、第１スイッチ部１
２１がターンオンされる。したがって、第１メモリモジ
ュール１１１の出力データは、第１スイッチ部１２１を
通して、データラインバス１３１に伝送される。この
際、第２ないし第３連結制御信号/ＦＳＥ２、/ＦＳＥ３
は各々のメモリモジュール１１２、１１３の外部に配置
される抵抗Ｒを通して外部電源電圧ＶＤＤにより“ハ
イ”になる。
３の各々は、対応するメモリモジュールからデータが入
出力される時ターンオンされる。しかし、対応するメモ
リモジュールからデータが入出力されない場合には、各
スイッチ部１２１、１２２、１２３はターンオフされ
る。例として、第１メモリモジュール１１１が選択され
て、第１メモリモジュール１１１に/からデータが入出
力されると仮定しよう。そうすると、第１連結制御信号
/ＦＳＥ１が“ロー”に活性されて、第１スイッチ部１
２１がターンオンされる。したがって、第１メモリモジ
ュール１１１の出力データは、第１スイッチ部１２１を
通して、データラインバス１３１に伝送される。この
際、第２ないし第３連結制御信号/ＦＳＥ２、/ＦＳＥ３
は各々のメモリモジュール１１２、１１３の外部に配置
される抵抗Ｒを通して外部電源電圧ＶＤＤにより“ハ
イ”になる。
【００１５】これに対して具体的に記述すると、次の通
りである。本実施の形態において各メモリモジュールの
外部に配置される抵抗Ｒは、比較的大きい抵抗値を有す
る。それゆえ第１ないし第３連結制御信号/ＦＳＥ１、/
ＦＳＥ２、/ＦＳＥ３の電圧レベルは、これらと連結さ
れるメモリモジュール内部の信号により決定される。し
かし第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ
２、/ＦＳＥ３と連結されるメモリモジュール内部の信
号がフローティング状態であれば、第１ないし第３連結
制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の電圧レベ
ルはメモリモジュールの外部に配置される各々の抵抗Ｒ
を通して外部電源電圧ＶＤＤになって“ハイ”になる。
すなわち、第１メモリモジュール１１１が選択される場
合には、第２ないし第３連結制御信号/ＦＳＥ２、/ＦＳ
Ｅ３は“ハイ”になる。
りである。本実施の形態において各メモリモジュールの
外部に配置される抵抗Ｒは、比較的大きい抵抗値を有す
る。それゆえ第１ないし第３連結制御信号/ＦＳＥ１、/
ＦＳＥ２、/ＦＳＥ３の電圧レベルは、これらと連結さ
れるメモリモジュール内部の信号により決定される。し
かし第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ
２、/ＦＳＥ３と連結されるメモリモジュール内部の信
号がフローティング状態であれば、第１ないし第３連結
制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の電圧レベ
ルはメモリモジュールの外部に配置される各々の抵抗Ｒ
を通して外部電源電圧ＶＤＤになって“ハイ”になる。
すなわち、第１メモリモジュール１１１が選択される場
合には、第２ないし第３連結制御信号/ＦＳＥ２、/ＦＳ
Ｅ３は“ハイ”になる。
【００１６】そして第２ないし第３連結制御信号/ＦＳ
Ｅ２、/ＦＳＥ３は“ハイ”に不活性されて第２ないし
第３スイッチ１２２、１２３をターンオフさせる。した
がって、メモリモジュール１１２、１１３のデータピン
の負荷は、データバスライン１３１から分離される。
Ｅ２、/ＦＳＥ３は“ハイ”に不活性されて第２ないし
第３スイッチ１２２、１２３をターンオフさせる。した
がって、メモリモジュール１１２、１１３のデータピン
の負荷は、データバスライン１３１から分離される。
【００１７】このように選択されるメモリモジュールを
除いた残りメモリモジュールはデータライン１３１と分
離されることによって、データバスライン１３１の負荷
は省かれることができる。
除いた残りメモリモジュールはデータライン１３１と分
離されることによって、データバスライン１３１の負荷
は省かれることができる。
【００１８】望ましくは、第１ないし第３連結制御信号
/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の各々はそれ自体と
対応するメモリモジュール１１１、１１２、１１３から
発生される。すなわち、第１ないし第３連結制御信号/
ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３を生じる制御信号発生
回路１１１ａ、１１２ａ、１１３ａが、対応するメモリ
モジュール１１１、１１２、１１３の内部に具備され
る。そして第１ないし第３連結制御信号/ＦＳＥ１、/Ｆ
ＳＥ２、/ＦＳＥ３の活性化区間は入出力されるデータ
のバーストの長さ に対応して決定される。
/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の各々はそれ自体と
対応するメモリモジュール１１１、１１２、１１３から
発生される。すなわち、第１ないし第３連結制御信号/
ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３を生じる制御信号発生
回路１１１ａ、１１２ａ、１１３ａが、対応するメモリ
モジュール１１１、１１２、１１３の内部に具備され
る。そして第１ないし第３連結制御信号/ＦＳＥ１、/Ｆ
ＳＥ２、/ＦＳＥ３の活性化区間は入出力されるデータ
のバーストの長さ に対応して決定される。
【００１９】また第１ないし第３連結制御信号/ＦＳＥ
１、/ＦＳＥ２、/ＦＳＥ３は、データが入力される時、
メモリモジュールの外部からデータを伝送するコントロ
ーラにより発生される信号の場合もある。
１、/ＦＳＥ２、/ＦＳＥ３は、データが入力される時、
メモリモジュールの外部からデータを伝送するコントロ
ーラにより発生される信号の場合もある。
【００２０】図２は、図１に示される制御信号発生回路
１１１ａ、１１２ａ、１１３ａを示すブロック図であ
る。前述したように、制御信号発生回路１１１ａ、１１
２ａ、１１３ａは各メモリモジュール内に配置される。
本明細書では、説明の便宜のために、第１ないし第３連
結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３を代表的
に/ＦＳＥｉと示して、単純に“連結制御信号”と称す
る。
１１１ａ、１１２ａ、１１３ａを示すブロック図であ
る。前述したように、制御信号発生回路１１１ａ、１１
２ａ、１１３ａは各メモリモジュール内に配置される。
本明細書では、説明の便宜のために、第１ないし第３連
結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３を代表的
に/ＦＳＥｉと示して、単純に“連結制御信号”と称す
る。
【００２１】図２を参照すると、制御信号発生回路は、
読出し制御部２０１、制御信号発生部２０３、書込み制
御部２０５及びバーストカウンター２０７を備える。読
出し制御部２０１は、ＣＡＳ待ち時間信号ＣＬ１．５、
ＣＬ２、読出し命令信号ＰＣＲ、読出しストローブ信号
ＰＴＲＳＴＤＳＢを入力し、読出し制御信号/ＦＳＥＢ
＿ＲＤを生じる。ここで、ＣＡＳ待ち時間信号ＣＬ１．
５、ＣＬ２は、/ＣＡＳ待ち時間情報を含む信号であ
り、読出し命令信号ＰＣＲは、読出し命令が生じて読出
しモードに進入することを示す信号である。読出しスト
ローブ信号ＰＴＲＳＴＤＳＢは、読出されるデータのバ
ースト長さ情報を含む信号であり、望ましくは、書込み
制御部２０５に入力されるバースト信号ＢＬ２、ＢＬ
４、ＢＬ８の情報を含む信号である。
読出し制御部２０１、制御信号発生部２０３、書込み制
御部２０５及びバーストカウンター２０７を備える。読
出し制御部２０１は、ＣＡＳ待ち時間信号ＣＬ１．５、
ＣＬ２、読出し命令信号ＰＣＲ、読出しストローブ信号
ＰＴＲＳＴＤＳＢを入力し、読出し制御信号/ＦＳＥＢ
＿ＲＤを生じる。ここで、ＣＡＳ待ち時間信号ＣＬ１．
５、ＣＬ２は、/ＣＡＳ待ち時間情報を含む信号であ
り、読出し命令信号ＰＣＲは、読出し命令が生じて読出
しモードに進入することを示す信号である。読出しスト
ローブ信号ＰＴＲＳＴＤＳＢは、読出されるデータのバ
ースト長さ情報を含む信号であり、望ましくは、書込み
制御部２０５に入力されるバースト信号ＢＬ２、ＢＬ
４、ＢＬ８の情報を含む信号である。
【００２２】そして読出し制御信号/ＦＳＥＢ＿ＲＤ
は、読出しモードから出力されるデータのバースト長さ
に対応して活性する。読出し制御部２０１は、後述され
る図３を参照し、具体的に記述される。
は、読出しモードから出力されるデータのバースト長さ
に対応して活性する。読出し制御部２０１は、後述され
る図３を参照し、具体的に記述される。
【００２３】制御信号発生部２０３は、読出し制御信号
/ＦＳＥＢ＿ＲＤ及び書込み制御信号/ＦＳＥＢ＿ＷＲに
応答し、連結制御信号/ＦＳＥｉを提供する。書込み制
御信号/ＦＳＥＢ＿ＷＲは、書込み制御部２０５から提
供される信号であり、後述されるように、書込みモード
において入力されるデータのバースト長さに対応して活
性する信号である。したがって、連結制御信号/ＦＳＥ
ｉは、読出しモードにおいては読出し制御信号/ＦＳＥ
Ｂ＿ＲＤに応答して活性し、書込みモードにおいては書
込み制御信号/ＦＳＥＢ＿ＷＲに応答して活性する。制
御信号発生部２０３は、後述される図４を参照し、具体
的に記述される。
/ＦＳＥＢ＿ＲＤ及び書込み制御信号/ＦＳＥＢ＿ＷＲに
応答し、連結制御信号/ＦＳＥｉを提供する。書込み制
御信号/ＦＳＥＢ＿ＷＲは、書込み制御部２０５から提
供される信号であり、後述されるように、書込みモード
において入力されるデータのバースト長さに対応して活
性する信号である。したがって、連結制御信号/ＦＳＥ
ｉは、読出しモードにおいては読出し制御信号/ＦＳＥ
Ｂ＿ＲＤに応答して活性し、書込みモードにおいては書
込み制御信号/ＦＳＥＢ＿ＷＲに応答して活性する。制
御信号発生部２０３は、後述される図４を参照し、具体
的に記述される。
【００２４】書込み制御部２０５は、バースト信号ＢＬ
２、ＢＬ４、ＢＬ８及び第１ないし第２書込み命令信号
ＰＷＡ、ＰＷＲを入力し、書込み制御信号/ＦＳＥＢ＿
ＷＲ及びカウンター制御信号ＰＦＳＥを生じる。ここ
で、バースト信号ＢＬ２、ＢＬ４、ＢＬ８は書込まれる
データのバースト長さに対する情報を含む信号である。
第１書込み命令信号ＰＷＡは、書込み命令に応答し、メ
モリモジュールが書込みモードに進入されることを示す
パルスである。そして第２書込み命令信号ＰＷＲは、メ
モリモジュールが続けて書込みモード状態にいることを
示す信号である。
２、ＢＬ４、ＢＬ８及び第１ないし第２書込み命令信号
ＰＷＡ、ＰＷＲを入力し、書込み制御信号/ＦＳＥＢ＿
ＷＲ及びカウンター制御信号ＰＦＳＥを生じる。ここ
で、バースト信号ＢＬ２、ＢＬ４、ＢＬ８は書込まれる
データのバースト長さに対する情報を含む信号である。
第１書込み命令信号ＰＷＡは、書込み命令に応答し、メ
モリモジュールが書込みモードに進入されることを示す
パルスである。そして第２書込み命令信号ＰＷＲは、メ
モリモジュールが続けて書込みモード状態にいることを
示す信号である。
【００２５】書込み制御信号/ＦＳＥＢ＿ＷＲは、書込
みモードにおいてデータが入力されるデータのバースト
長さに対応する区間の間に活性する信号であり、制御信
号発生部２０３に提供される。そしてカウンター制御信
号ＰＦＳＥは、バーストカウンター２０７に提供される
信号であり、書込み命令信号が生じた後の最初に生じる
反転クロック信号ＣＬＫＢＴに応答して活性され、指定
された数のデータが入力された後に不活性される。ここ
で、反転クロック信号ＣＬＫＢＴは、外部から入力され
るクロック信号ＣＬＫ(図示せず)の反転信号である。書
込み制御部２０５は、後述される図１１を参照し、具体
的に記述される。
みモードにおいてデータが入力されるデータのバースト
長さに対応する区間の間に活性する信号であり、制御信
号発生部２０３に提供される。そしてカウンター制御信
号ＰＦＳＥは、バーストカウンター２０７に提供される
信号であり、書込み命令信号が生じた後の最初に生じる
反転クロック信号ＣＬＫＢＴに応答して活性され、指定
された数のデータが入力された後に不活性される。ここ
で、反転クロック信号ＣＬＫＢＴは、外部から入力され
るクロック信号ＣＬＫ(図示せず)の反転信号である。書
込み制御部２０５は、後述される図１１を参照し、具体
的に記述される。
【００２６】バーストカウンター２０７は、カウンター
制御信号ＰＦＳＥの活性に応答してイネーブルされる。
バーストカウンター２０７は、第１書込み命令信号ＰＷ
Ａ、データストローブ信号ＰＤＳを入力し、入力される
データの数をカウントする。そして入力されたデータの
数を示すカウント信号ＦＳＥＣＮＴｉ(ｉ＝０〜２)は書
込み制御部２０５に提供される。データストローブ信号
ＰＤＳは、データが入力されたことを示す信号であり、
メモリモジュールの外部から入力される外部データスト
ローブ信号/ＤＳにより形成される信号である。データ
ストローブ信号ＰＤＳは、具体的に二重データ率(ＤＤ
Ｒ：Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ)モードでは一度
の遷移により一つのデータが入力または出力されること
を示す。しかし、本明細書の実施の形態の作用は、説明
の便宜上、ＤＤＲモードに対して記述される。
制御信号ＰＦＳＥの活性に応答してイネーブルされる。
バーストカウンター２０７は、第１書込み命令信号ＰＷ
Ａ、データストローブ信号ＰＤＳを入力し、入力される
データの数をカウントする。そして入力されたデータの
数を示すカウント信号ＦＳＥＣＮＴｉ(ｉ＝０〜２)は書
込み制御部２０５に提供される。データストローブ信号
ＰＤＳは、データが入力されたことを示す信号であり、
メモリモジュールの外部から入力される外部データスト
ローブ信号/ＤＳにより形成される信号である。データ
ストローブ信号ＰＤＳは、具体的に二重データ率(ＤＤ
Ｒ：Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ)モードでは一度
の遷移により一つのデータが入力または出力されること
を示す。しかし、本明細書の実施の形態の作用は、説明
の便宜上、ＤＤＲモードに対して記述される。
【００２７】そしてカウント信号ＦＳＥＣＮＴｉ(ｉ＝
０〜２)の組合せは、既に入力されたデータの数を示
す。バーストカウンター２０７は、後述される図８を参
照し、具体的に記述される。
０〜２)の組合せは、既に入力されたデータの数を示
す。バーストカウンター２０７は、後述される図８を参
照し、具体的に記述される。
【００２８】図２に示された読出し制御部２０１及び制
御信号発生部２０３により、読出しモードにおいて連結
制御信号/ＦＳＥｉを生じる制御信号発生回路が具現で
きる。書込み制御部２０５とバーストカウンター２０７
により、書込みモードにおいてデータバーストが入力さ
れる区間の間に活性する書込み制御信号/ＦＳＥＢ＿Ｗ
Ｒを生じる書込み情報発生部２０９が具現できる。そし
て図２に示された書込み情報発生部２０９と制御信号発
生部２０３により、書込みモードにおいて連結制御信号
/ＦＳＥｉを生じる制御信号発生回路が具現できる。
御信号発生部２０３により、読出しモードにおいて連結
制御信号/ＦＳＥｉを生じる制御信号発生回路が具現で
きる。書込み制御部２０５とバーストカウンター２０７
により、書込みモードにおいてデータバーストが入力さ
れる区間の間に活性する書込み制御信号/ＦＳＥＢ＿Ｗ
Ｒを生じる書込み情報発生部２０９が具現できる。そし
て図２に示された書込み情報発生部２０９と制御信号発
生部２０３により、書込みモードにおいて連結制御信号
/ＦＳＥｉを生じる制御信号発生回路が具現できる。
【００２９】図３は、図２の読出し制御部２０１を示す
図面である。これを参照すると、前記読出し制御部２０
１は、第１待ち時間応答部３０１、第２待ち時間応答部
３０３、第１伝送部３０９、第１ラッチ部３０７、第２
伝送部３０５及び第２ラッチ部３１１を備える。
図面である。これを参照すると、前記読出し制御部２０
１は、第１待ち時間応答部３０１、第２待ち時間応答部
３０３、第１伝送部３０９、第１ラッチ部３０７、第２
伝送部３０５及び第２ラッチ部３１１を備える。
【００３０】第１待ち時間応答部３０１は、所定の待ち
時間長さより短いＣＡＳ待ち時間を有する動作でイネー
ブルされる。本発明の望ましい実施の形態によると、Ｃ
ＡＳ待ち時間が１．５の場合には第１待ち時間応答部３
０１がイネーブルされる。
時間長さより短いＣＡＳ待ち時間を有する動作でイネー
ブルされる。本発明の望ましい実施の形態によると、Ｃ
ＡＳ待ち時間が１．５の場合には第１待ち時間応答部３
０１がイネーブルされる。
【００３１】第１待ち時間応答部３０１は、具体的に論
理ゲート３０１ａ及び駆動トランジスタ３０１ｂを備え
る。論理ゲート３０１ａは、ＣＡＳ待ち時間が１．５で
あることを知らせるＣＬ１．５の活性によりイネーブル
され、読出し命令信号ＰＣＲに応答する。読出し命令信
号ＰＣＲは、読出し命令が生じた後の最初クロックに応
答して活性し、１クロック周期中活性状態を維持する。
駆動トランジスタ３０１ｂは、論理ゲート３０１ａの出
力信号３０１ｎによりゲーティングされる。それゆえ駆
動トランジスタ３０１ｂは、読出し命令信号ＰＣＲの活
性に応答して第１ラッチ部３０７に出力信号を生じる。
望ましくは、論理ゲート３０１ａは、ＮＡＮＤゲートで
あり、駆動トランジスタ３０１ｂは、ＰＭＯＳトランジ
スタである。
理ゲート３０１ａ及び駆動トランジスタ３０１ｂを備え
る。論理ゲート３０１ａは、ＣＡＳ待ち時間が１．５で
あることを知らせるＣＬ１．５の活性によりイネーブル
され、読出し命令信号ＰＣＲに応答する。読出し命令信
号ＰＣＲは、読出し命令が生じた後の最初クロックに応
答して活性し、１クロック周期中活性状態を維持する。
駆動トランジスタ３０１ｂは、論理ゲート３０１ａの出
力信号３０１ｎによりゲーティングされる。それゆえ駆
動トランジスタ３０１ｂは、読出し命令信号ＰＣＲの活
性に応答して第１ラッチ部３０７に出力信号を生じる。
望ましくは、論理ゲート３０１ａは、ＮＡＮＤゲートで
あり、駆動トランジスタ３０１ｂは、ＰＭＯＳトランジ
スタである。
【００３２】そしてＣＡＳ待ち時間が２以上の場合に
は、第２待ち時間応答部３０３がイネーブルされる。そ
して第２待ち時間応答部３０３の出力信号Ｎ３０４は、
読出しストローブ信号ＰＴＲＳＴＤＳＢの活性により
“ハイ”に維持される。第２待ち時間応答部３０３は、
具体的に論理ゲート３０３ａ、３０３ｂを備える。論理
ゲート３０３ａは、ＣＡＳ待ち時間が２であることを知
らせるＣＬ２の活性によりイネーブルされ、読出し命令
信号ＰＣＲに応答する。そして論理ゲート３０３ｂは、
論理ゲート３０３ａの出力信号３０３nによりイネーブ
ルされて、読出しストローブ信号ＰＴＲＳＴＤＳＢに応
答する。望ましくは、論理ゲート３０３ａ、３０３ｂは
ＮＡＮＤゲートである。
は、第２待ち時間応答部３０３がイネーブルされる。そ
して第２待ち時間応答部３０３の出力信号Ｎ３０４は、
読出しストローブ信号ＰＴＲＳＴＤＳＢの活性により
“ハイ”に維持される。第２待ち時間応答部３０３は、
具体的に論理ゲート３０３ａ、３０３ｂを備える。論理
ゲート３０３ａは、ＣＡＳ待ち時間が２であることを知
らせるＣＬ２の活性によりイネーブルされ、読出し命令
信号ＰＣＲに応答する。そして論理ゲート３０３ｂは、
論理ゲート３０３ａの出力信号３０３nによりイネーブ
ルされて、読出しストローブ信号ＰＴＲＳＴＤＳＢに応
答する。望ましくは、論理ゲート３０３ａ、３０３ｂは
ＮＡＮＤゲートである。
【００３３】第２伝送部３０５は、第１クロック信号Ｃ
ＬＫ＿ＳＭに応答して第２待ち時間応答部３０３の出力
信号Ｎ３０４を伝送する。第１ラッチ部３０７は、第１
待ち時間応答部３０１の出力信号または第２伝送部３０
５により伝送された第２待ち時間応答部３０３の出力信
号Ｎ３０４をラッチする。第１伝送部３０９は、第２ク
ロック信号ＣＬＫ＿ＦＭに応答して第１ラッチ部３０７
によりラッチされた信号を伝送する。第２ラッチ部３１
１は、第１伝送部３０９により伝送された信号Ｎ３０６
をラッチし、読出し制御信号/ＦＳＥＢ＿ＲＤとして出
力する。
ＬＫ＿ＳＭに応答して第２待ち時間応答部３０３の出力
信号Ｎ３０４を伝送する。第１ラッチ部３０７は、第１
待ち時間応答部３０１の出力信号または第２伝送部３０
５により伝送された第２待ち時間応答部３０３の出力信
号Ｎ３０４をラッチする。第１伝送部３０９は、第２ク
ロック信号ＣＬＫ＿ＦＭに応答して第１ラッチ部３０７
によりラッチされた信号を伝送する。第２ラッチ部３１
１は、第１伝送部３０９により伝送された信号Ｎ３０６
をラッチし、読出し制御信号/ＦＳＥＢ＿ＲＤとして出
力する。
【００３４】ここで、第１及び第２クロック信号ＣＬＫ
＿ＳＭ、ＣＬＫ＿ＦＭは、外部から入力されるクロック
信号ＣＬＫの立上り遷移及び立下り遷移に各々応答し、
パルスとして発生される信号である。第１及び第２クロ
ック信号ＣＬＫ＿ＳＭ、ＣＬＫ＿ＦＭは、データが出力
されるタイミングを制御する信号であり、クロック信号
ＣＬＫに対して図５ないし図７に示されたようなタイミ
ングを有する。
＿ＳＭ、ＣＬＫ＿ＦＭは、外部から入力されるクロック
信号ＣＬＫの立上り遷移及び立下り遷移に各々応答し、
パルスとして発生される信号である。第１及び第２クロ
ック信号ＣＬＫ＿ＳＭ、ＣＬＫ＿ＦＭは、データが出力
されるタイミングを制御する信号であり、クロック信号
ＣＬＫに対して図５ないし図７に示されたようなタイミ
ングを有する。
【００３５】このようなタイミングを有する第１及び第
２クロック信号ＣＬＫ＿ＳＭ、ＣＬＫ＿ＦＭを生じる回
路の具現は当業者には自明なことであるから、これに対
する詳細な記述は本明細書で省略する。
２クロック信号ＣＬＫ＿ＳＭ、ＣＬＫ＿ＦＭを生じる回
路の具現は当業者には自明なことであるから、これに対
する詳細な記述は本明細書で省略する。
【００３６】図４は、図２の制御信号発生部２０３を示
す図面である。これを参照すると、制御信号発生部２０
３は、ＮＡＮＤゲート４０１、ＰＭＯＳトランジスタ４
０３及びＮＭＯＳトランジスタ４０５を備える。
す図面である。これを参照すると、制御信号発生部２０
３は、ＮＡＮＤゲート４０１、ＰＭＯＳトランジスタ４
０３及びＮＭＯＳトランジスタ４０５を備える。
【００３７】ＮＡＮＤゲート４０１は、読出し制御信号
/ＦＳＥＢ＿ＲＤ、書込み制御信号/ＦＳＥＢ＿ＷＲ及び
第１書込み命令信号ＰＷＡの反転信号を入力信号とす
る。すなわち、ＮＡＮＤゲート４０１は、第１書込み命
令信号ＰＷＡによりイネーブルされて、読出し制御信号
/ＦＳＥＢ＿ＲＤまたは書込み制御信号/ＦＳＥＢ＿ＷＲ
に応答する論理ゲートとして作用する。
/ＦＳＥＢ＿ＲＤ、書込み制御信号/ＦＳＥＢ＿ＷＲ及び
第１書込み命令信号ＰＷＡの反転信号を入力信号とす
る。すなわち、ＮＡＮＤゲート４０１は、第１書込み命
令信号ＰＷＡによりイネーブルされて、読出し制御信号
/ＦＳＥＢ＿ＲＤまたは書込み制御信号/ＦＳＥＢ＿ＷＲ
に応答する論理ゲートとして作用する。
【００３８】ＮＭＯＳトランジスタ４０５は、ＮＡＮＤ
ゲート４０１の出力信号によりゲーティングされる。そ
れゆえ、ＮＭＯＳトランジスタ４０５は、読出し制御信
号/ＦＳＥＢ＿ＲＤまたは書込み制御信号/ＦＳＥＢ＿Ｗ
Ｒに応答し、連結制御信号を駆動させる駆動トランジス
タとして作用する。
ゲート４０１の出力信号によりゲーティングされる。そ
れゆえ、ＮＭＯＳトランジスタ４０５は、読出し制御信
号/ＦＳＥＢ＿ＲＤまたは書込み制御信号/ＦＳＥＢ＿Ｗ
Ｒに応答し、連結制御信号を駆動させる駆動トランジス
タとして作用する。
【００３９】ＰＭＯＳトランジスタ４０３はソースとゲ
ート端子が連結される。そしてＰＭＯＳトランジスタ４
０３のドレーン端子とＮＭＯＳトランジスタ４０５のド
レーン端子は共通接合され、連結制御信号/ＦＳＥｉを
生じる。
ート端子が連結される。そしてＰＭＯＳトランジスタ４
０３のドレーン端子とＮＭＯＳトランジスタ４０５のド
レーン端子は共通接合され、連結制御信号/ＦＳＥｉを
生じる。
【００４０】したがって、読出し制御信号/ＦＳＥＢ＿
ＲＤ及び書込み制御信号/ＦＳＥＢ＿ＷＲがすべて“ハ
イ”であり第１書込み命令信号ＰＷＡが“ロー”である
プリチャージ状態では、ＮＡＮＤゲート４０１の出力信
号が“ロー”になる。この際、ＮＭＯＳトランジスタ４
０５も“ターンオフ”される。そして連結制御信号/Ｆ
ＳＥｉは、メモリモジュールの外部から抵抗Ｒを通して
連結された外部電源電圧ＶＤＤにより“ハイ”状態にな
る。
ＲＤ及び書込み制御信号/ＦＳＥＢ＿ＷＲがすべて“ハ
イ”であり第１書込み命令信号ＰＷＡが“ロー”である
プリチャージ状態では、ＮＡＮＤゲート４０１の出力信
号が“ロー”になる。この際、ＮＭＯＳトランジスタ４
０５も“ターンオフ”される。そして連結制御信号/Ｆ
ＳＥｉは、メモリモジュールの外部から抵抗Ｒを通して
連結された外部電源電圧ＶＤＤにより“ハイ”状態にな
る。
【００４１】前述したように、読出し制御部２０１及び
制御信号発生部２０３により、読出しモードにおいて連
結制御信号を生じる制御信号発生回路が具現できる。
制御信号発生部２０３により、読出しモードにおいて連
結制御信号を生じる制御信号発生回路が具現できる。
【００４２】図５ないし図７は、ＣＡＳ待ち時間が各々
１．５、２、２．５である読出しモードにおいて、図３
及び図４に関連する制御信号及び主要端子における信号
のタイミング図である。この際、データバースト長さは
すべて４と仮定する。そして望ましい実施の形態のメモ
リモジュールはＤモードで動作することと仮定して記述
される。
１．５、２、２．５である読出しモードにおいて、図３
及び図４に関連する制御信号及び主要端子における信号
のタイミング図である。この際、データバースト長さは
すべて４と仮定する。そして望ましい実施の形態のメモ
リモジュールはＤモードで動作することと仮定して記述
される。
【００４３】図３、図４及び図５を参照し、ＣＡＳ待ち
時間が１．５である時の読出し制御部２０１の動作を記
述すると、次の通りである。ＣＡＳ待ち時間信号ＣＬ
１．５の論理状態は“ハイ”であり、ＣＡＳ待ち時間信
号ＣＬ２の論理状態は“ロー”である。そして図５で/
ＲＥＡＤが“ロー”に活性化されることは読出し命令が
生じることを示す。
時間が１．５である時の読出し制御部２０１の動作を記
述すると、次の通りである。ＣＡＳ待ち時間信号ＣＬ
１．５の論理状態は“ハイ”であり、ＣＡＳ待ち時間信
号ＣＬ２の論理状態は“ロー”である。そして図５で/
ＲＥＡＤが“ロー”に活性化されることは読出し命令が
生じることを示す。
【００４４】読出し命令信号ＰＣＲは、読出し命令が発
生された後最初クロック信号ＣＬＫ１の立上り端部に応
答し、１クロック周期中活性する。それゆえ第１待ち時
間応答部３０１の出力信号は、読出し命令信号ＰＣＲに
より“ハイ”になり、第１ラッチ部３０７により“ハ
イ”にラッチされる。すなわち、第１待ち時間応答部３
０１の出力信号Ｎ３０６は読出し命令が発生されると、
クロック信号と関係なく、第１ラッチ部３０７により
“ハイ”にラッチされる。
生された後最初クロック信号ＣＬＫ１の立上り端部に応
答し、１クロック周期中活性する。それゆえ第１待ち時
間応答部３０１の出力信号は、読出し命令信号ＰＣＲに
より“ハイ”になり、第１ラッチ部３０７により“ハ
イ”にラッチされる。すなわち、第１待ち時間応答部３
０１の出力信号Ｎ３０６は読出し命令が発生されると、
クロック信号と関係なく、第１ラッチ部３０７により
“ハイ”にラッチされる。
【００４５】読出しストローブ信号ＰＴＲＳＴＤＳＢ
は、読出し命令信号の活性に応答して“ロー”に活性さ
れ、データのバースト長さに該当する周期が経過された
後に“ハイ”に不活性する。第２待ち時間応答部３０３
の出力信号Ｎ３０４は、第１クロック信号ＣＬＫ＿ＳＭ
に応答して“ターンオン”される第２伝送部３０５によ
り、第１ラッチ部３０７に伝送される。
は、読出し命令信号の活性に応答して“ロー”に活性さ
れ、データのバースト長さに該当する周期が経過された
後に“ハイ”に不活性する。第２待ち時間応答部３０３
の出力信号Ｎ３０４は、第１クロック信号ＣＬＫ＿ＳＭ
に応答して“ターンオン”される第２伝送部３０５によ
り、第１ラッチ部３０７に伝送される。
【００４６】それゆえ、たとえ読出し命令信号ＰＣＲが
“ロー”に不活性されても読出しストローブ信号ＰＴＲ
ＳＴＤＳＢが“ロー”に活性する間には、第１ラッチ部
３０７の入力端子Ｎ３０６は“ハイ”に維持される。
“ロー”に不活性されても読出しストローブ信号ＰＴＲ
ＳＴＤＳＢが“ロー”に活性する間には、第１ラッチ部
３０７の入力端子Ｎ３０６は“ハイ”に維持される。
【００４７】そして第１ラッチ部３０７によりラッチさ
れたデータは、第２クロック信号ＣＬＫ＿ＦＭに応答し
“ターンオン”される第１伝送部３０９により、第２ラ
ッチ部３１１に伝送される。第２ラッチ部３１１の出力
信号は読出し制御信号/ＦＳＥＢ＿ＲＤと連結される。
れたデータは、第２クロック信号ＣＬＫ＿ＦＭに応答し
“ターンオン”される第１伝送部３０９により、第２ラ
ッチ部３１１に伝送される。第２ラッチ部３１１の出力
信号は読出し制御信号/ＦＳＥＢ＿ＲＤと連結される。
【００４８】したがって、読出し制御信号/ＦＳＥＢ＿
ＲＤは、究極的に読出し命令の発生に応答して“ロー”
に活性されてから、バースト長さに該当する周期が経過
された後に“ハイ”に不活性される。すなわち、読出し
制御信号/ＦＳＥＢ＿ＲＤの活性化幅はバースト長さに
相当する。
ＲＤは、究極的に読出し命令の発生に応答して“ロー”
に活性されてから、バースト長さに該当する周期が経過
された後に“ハイ”に不活性される。すなわち、読出し
制御信号/ＦＳＥＢ＿ＲＤの活性化幅はバースト長さに
相当する。
【００４９】読出しモードにおいて、第１書込み命令信
号ＰＷＡは“ロー”状態を、書込み制御信号/ＦＳＥＢ
＿ＷＲは“ハイ”状態を維持する。したがって、読出し
モードでは連結制御信号/ＦＳＥｉの活性は読出し制御
信号/ＦＳＥＢ＿ＲＤの活性に従うようになる。
号ＰＷＡは“ロー”状態を、書込み制御信号/ＦＳＥＢ
＿ＷＲは“ハイ”状態を維持する。したがって、読出し
モードでは連結制御信号/ＦＳＥｉの活性は読出し制御
信号/ＦＳＥＢ＿ＲＤの活性に従うようになる。
【００５０】本発明に望ましい実施の形態において、Ｃ
ＡＳ待ち時間が１．５の場合に、第１ラッチ部３０７の
入力信号Ｎ３０６がクロック信号と関係なく活性され読
出しストローブ信号ＰＴＲＳＴＤＳＢにより活性状態を
維持する。このように、回路を具現する理由は次の通り
である。すなわち、ＣＡＳ待ち時間が１．５に短いにも
かかわらず、読出し制御信号/ＦＳＥＢ＿ＲＤが第１ク
ロック信号ＣＬＫ＿ＳＭに応答して活性されるように具
現されるならば、連結制御信号/ＦＳＥｉはデータバー
スト中から最初データが読出される時までも活性されな
い誤作動が生じる場合があるためである。
ＡＳ待ち時間が１．５の場合に、第１ラッチ部３０７の
入力信号Ｎ３０６がクロック信号と関係なく活性され読
出しストローブ信号ＰＴＲＳＴＤＳＢにより活性状態を
維持する。このように、回路を具現する理由は次の通り
である。すなわち、ＣＡＳ待ち時間が１．５に短いにも
かかわらず、読出し制御信号/ＦＳＥＢ＿ＲＤが第１ク
ロック信号ＣＬＫ＿ＳＭに応答して活性されるように具
現されるならば、連結制御信号/ＦＳＥｉはデータバー
スト中から最初データが読出される時までも活性されな
い誤作動が生じる場合があるためである。
【００５１】図３、図４及び図６を参照し、ＣＡＳ待ち
時間が２である時の読出し制御部２０１の動作を記述す
ると、次の通りである。ＣＡＳ待ち時間信号ＣＬ２の論
理状態は“ハイ”であり、ＣＡＳ待ち時間信号ＣＬ１．
５の論理状態は“ロー”である。それゆえ、第１待ち時
間応答部３０１の出力信号は読出し命令信号ＰＣＲに応
答しない。
時間が２である時の読出し制御部２０１の動作を記述す
ると、次の通りである。ＣＡＳ待ち時間信号ＣＬ２の論
理状態は“ハイ”であり、ＣＡＳ待ち時間信号ＣＬ１．
５の論理状態は“ロー”である。それゆえ、第１待ち時
間応答部３０１の出力信号は読出し命令信号ＰＣＲに応
答しない。
【００５２】第２待ち時間応答部３０３の出力信号Ｎ３
０４は読出し命令信号ＰＣＲの活性に応答して“ハイ”
に活性され、第１クロック信号ＣＬＫ＿ＳＭの活性に応
答して第１ラッチ部３０７に伝送される。そして読出し
ストローブ信号ＰＴＲＳＴＤＳＢの活性と続く第１クロ
ック信号ＣＬＫ＿ＳＭの活性に応答し、第１ラッチ部３
０７の入力信号Ｎ３０６の論理状態は“ハイ”に維持さ
れる。
０４は読出し命令信号ＰＣＲの活性に応答して“ハイ”
に活性され、第１クロック信号ＣＬＫ＿ＳＭの活性に応
答して第１ラッチ部３０７に伝送される。そして読出し
ストローブ信号ＰＴＲＳＴＤＳＢの活性と続く第１クロ
ック信号ＣＬＫ＿ＳＭの活性に応答し、第１ラッチ部３
０７の入力信号Ｎ３０６の論理状態は“ハイ”に維持さ
れる。
【００５３】したがって、読出し制御信号/ＦＳＥＢ＿
ＲＤは、ＣＡＳ待ち時間が１．５の場合と同様に、読出
し命令の発生に応答して“ロー”に活性され、バースト
長さに該当する周期が経過された後に“ハイ”に不活性
される。すなわち、読出し制御信号/ＦＳＥＢ＿ＲＤは
バースト長さに相当する活性化幅を有する。
ＲＤは、ＣＡＳ待ち時間が１．５の場合と同様に、読出
し命令の発生に応答して“ロー”に活性され、バースト
長さに該当する周期が経過された後に“ハイ”に不活性
される。すなわち、読出し制御信号/ＦＳＥＢ＿ＲＤは
バースト長さに相当する活性化幅を有する。
【００５４】図３、図４及び図７を参照し、ＣＡＳ待ち
時間が２より大きい値である時の読出し制御部２０１の
動作を記述すると、次の通りである。ＣＡＳ待ち時間信
号ＣＬ１．５及びＣＬ２の論理状態は“ロー”である。
それゆえ第２待ち時間応答部３０３の出力信号Ｎ３０４
は読出しストローブ信号ＰＴＲＳＴＤＳＢが“ロー”に
活性化された以後に“ハイ”になる。そして第２待ち時
間応答部３０３の出力信号Ｎ３０４は第１クロック信号
ＣＬＫ＿ＳＭの活性に応答して第１ラッチ部３０７に伝
送される。そして第１ラッチ部３０７の入力信号Ｎ３０
６は、読出しストローブ信号ＰＴＲＳＴＤＳＢが“ハ
イ”に不活性すると、“ロー”になる。したがって、読
出し制御信号/ＦＳＥＢ＿ＲＤは、ＣＡＳ待ち時間が
１．５または２の場合と違って、読出しストローブ信号
ＰＴＲＳＴＤＳＢにより活性及び不活性される。
時間が２より大きい値である時の読出し制御部２０１の
動作を記述すると、次の通りである。ＣＡＳ待ち時間信
号ＣＬ１．５及びＣＬ２の論理状態は“ロー”である。
それゆえ第２待ち時間応答部３０３の出力信号Ｎ３０４
は読出しストローブ信号ＰＴＲＳＴＤＳＢが“ロー”に
活性化された以後に“ハイ”になる。そして第２待ち時
間応答部３０３の出力信号Ｎ３０４は第１クロック信号
ＣＬＫ＿ＳＭの活性に応答して第１ラッチ部３０７に伝
送される。そして第１ラッチ部３０７の入力信号Ｎ３０
６は、読出しストローブ信号ＰＴＲＳＴＤＳＢが“ハ
イ”に不活性すると、“ロー”になる。したがって、読
出し制御信号/ＦＳＥＢ＿ＲＤは、ＣＡＳ待ち時間が
１．５または２の場合と違って、読出しストローブ信号
ＰＴＲＳＴＤＳＢにより活性及び不活性される。
【００５５】前述したように、本発明の望ましい実施の
形態による制御信号発生回路は読出しモードにおいてメ
モリモジュールからデータが読出されるバースト長さに
対応して活性する連結制御信号を生じる。そして連結制
御信号により選択されるメモリモジュールのみをデータ
が出力されるデータのバースト長さの間にデータライン
に連結する。
形態による制御信号発生回路は読出しモードにおいてメ
モリモジュールからデータが読出されるバースト長さに
対応して活性する連結制御信号を生じる。そして連結制
御信号により選択されるメモリモジュールのみをデータ
が出力されるデータのバースト長さの間にデータライン
に連結する。
【００５６】図８は、図２のバーストカウンター２０７
を示す回路図である。図８には８個までのデータバース
トをカウントできるバーストカウンターが例として記述
される。図８に示されたバーストカウンター２０７は１
個の予備カウンター８０７及び２個の主カウンター８０
３、８０５を備える。
を示す回路図である。図８には８個までのデータバース
トをカウントできるバーストカウンターが例として記述
される。図８に示されたバーストカウンター２０７は１
個の予備カウンター８０７及び２個の主カウンター８０
３、８０５を備える。
【００５７】予備カウンター８０７及び主カウンター８
０３、８０５は、カウンター制御信号ＰＦＳＥの活性に
よりリセットされる。すなわち、書込み命令が生じてカ
ウンター制御信号ＰＦＳＥが“ハイ”に活性すると、予
備カウンター８０７及び主カウンター８０３、８０５は
リセットされる。そして予備カウンター８０７及び主カ
ウンター８０３、８０５の出力信号である第１ないし第
３カウント信号ＦＳＥＣＮＴ０〜２は“ロー”にリセッ
トされる。
０３、８０５は、カウンター制御信号ＰＦＳＥの活性に
よりリセットされる。すなわち、書込み命令が生じてカ
ウンター制御信号ＰＦＳＥが“ハイ”に活性すると、予
備カウンター８０７及び主カウンター８０３、８０５は
リセットされる。そして予備カウンター８０７及び主カ
ウンター８０３、８０５の出力信号である第１ないし第
３カウント信号ＦＳＥＣＮＴ０〜２は“ロー”にリセッ
トされる。
【００５８】前述したように、データストローブ信号Ｐ
ＤＳはＤＤＲモードにおいて立上り及び立下り遷移時
に、外部からデータが入力されることが示される。本明
細書ではＤＤＲモードにおけるバーストカウンター２０
７の構成及び作用が例として記述される。
ＤＳはＤＤＲモードにおいて立上り及び立下り遷移時
に、外部からデータが入力されることが示される。本明
細書ではＤＤＲモードにおけるバーストカウンター２０
７の構成及び作用が例として記述される。
【００５９】本実施の形態において、データストローブ
信号ＰＤＳの立上り及び立下り時にデータが入力され、
続けてデータストローブ信号ＰＤＳが位相遷移を繰り返
せばデータが継続的に入力される。第１カウント信号Ｆ
ＳＥＣＮＴ０は入力されるデータストローブ信号の立下
り端部ごとに、位相遷移を遂行する。そして第２ないし
第３カウント信号ＦＳＥＣＮＴ１〜２は主カウンター８
０３、８０５のキャリＣＡＲＲＹＢが“ロー”に活性さ
れた状態で、２個のデータが入力される時ごとに、位相
遷移を繰り返す。
信号ＰＤＳの立上り及び立下り時にデータが入力され、
続けてデータストローブ信号ＰＤＳが位相遷移を繰り返
せばデータが継続的に入力される。第１カウント信号Ｆ
ＳＥＣＮＴ０は入力されるデータストローブ信号の立下
り端部ごとに、位相遷移を遂行する。そして第２ないし
第３カウント信号ＦＳＥＣＮＴ１〜２は主カウンター８
０３、８０５のキャリＣＡＲＲＹＢが“ロー”に活性さ
れた状態で、２個のデータが入力される時ごとに、位相
遷移を繰り返す。
【００６０】図８を参照すると、主カウンター８０５の
キャリＣＡＲＲＹＢは第１カウント信号ＦＳＥＣＮＴ０
が“ハイ”の状態である時、“ロー”に活性する。そし
て主カウンター８０３のキャリＣＡＲＲＹＢは第１及び
第２カウント信号ＦＳＥＣＮＴ０〜１がすべて“ハイ”
の状態である時、“ロー”に活性する。図８の予備カウ
ンター８０７及び主カウンター８０３、８０５は続く図
９及び図１０を参照して具体的に記述される。
キャリＣＡＲＲＹＢは第１カウント信号ＦＳＥＣＮＴ０
が“ハイ”の状態である時、“ロー”に活性する。そし
て主カウンター８０３のキャリＣＡＲＲＹＢは第１及び
第２カウント信号ＦＳＥＣＮＴ０〜１がすべて“ハイ”
の状態である時、“ロー”に活性する。図８の予備カウ
ンター８０７及び主カウンター８０３、８０５は続く図
９及び図１０を参照して具体的に記述される。
【００６１】図９は、図８の予備カウンター８０７を示
す具体的な回路図である。これを参照すると、予備カウ
ンター８０７は第１ないし第２伝送部９０１、９０５、
第１ないし第２ラッチ部９０３、９０７及びＮＯＲゲー
ト９０９を備える。ＮＯＲゲート９０９は、リセット信
号ＦＳＥＳＥＴとデータストローブ信号ＰＤＳの反転信
号ＰＤＳＢを論理和して反転する。ここでリセット信号
ＦＳＥＳＥＴは、カウンター制御信号ＰＦＳＥと連結さ
れる。したがって、リセット信号ＦＳＥＳＥＴが“ロ
ー”にディスエーブルされると、予備カウンター８０７
はイネーブルされて反転信号ＰＤＳＢの位相遷移に応答
する。すなわち、反転信号ＰＤＳＢが“ハイ”から“ロ
ー”に位相遷移すると、第１伝送部９０１が“ターンオ
ン”される。そして反転信号ＰＤＳＢが“ロー”から
“ハイ”に位相遷移すると、第２伝送部９０５が“ター
ンオン”される。それゆえ反転信号ＰＤＳＢが再び不活
性される時ごとに、第１カウント信号ＦＳＥＣＮＴ０は
位相遷移を繰り返す。
す具体的な回路図である。これを参照すると、予備カウ
ンター８０７は第１ないし第２伝送部９０１、９０５、
第１ないし第２ラッチ部９０３、９０７及びＮＯＲゲー
ト９０９を備える。ＮＯＲゲート９０９は、リセット信
号ＦＳＥＳＥＴとデータストローブ信号ＰＤＳの反転信
号ＰＤＳＢを論理和して反転する。ここでリセット信号
ＦＳＥＳＥＴは、カウンター制御信号ＰＦＳＥと連結さ
れる。したがって、リセット信号ＦＳＥＳＥＴが“ロ
ー”にディスエーブルされると、予備カウンター８０７
はイネーブルされて反転信号ＰＤＳＢの位相遷移に応答
する。すなわち、反転信号ＰＤＳＢが“ハイ”から“ロ
ー”に位相遷移すると、第１伝送部９０１が“ターンオ
ン”される。そして反転信号ＰＤＳＢが“ロー”から
“ハイ”に位相遷移すると、第２伝送部９０５が“ター
ンオン”される。それゆえ反転信号ＰＤＳＢが再び不活
性される時ごとに、第１カウント信号ＦＳＥＣＮＴ０は
位相遷移を繰り返す。
【００６２】図１０は、図８の主カウンター８０３、８
０５を示す具体的な回路図である。本発明の望ましい実
施の形態によると、主カウンター８０３、８０５は相互
同一な構成に具現される。したがって本明細書では、説
明の便宜上、主カウンター８０３、８０５の出力信号で
ある第２及び第３カウント信号ＦＳＥＣＮＴ１〜２は単
純にカウント信号ＦＳＥＣＮＴｉで表示される。
０５を示す具体的な回路図である。本発明の望ましい実
施の形態によると、主カウンター８０３、８０５は相互
同一な構成に具現される。したがって本明細書では、説
明の便宜上、主カウンター８０３、８０５の出力信号で
ある第２及び第３カウント信号ＦＳＥＣＮＴ１〜２は単
純にカウント信号ＦＳＥＣＮＴｉで表示される。
【００６３】主カウンターは、図９に示された予備カウ
ンター８０７とほぼ同一な構成及び作用を有する。ただ
し、ＮＯＲゲート１００９は３個の入力端子を有する
が、入力端子にはリセット信号ＦＳＥＳＥＴと反転信号
ＰＤＳＢ及びキャリＣＡＲＲＹＢが連結される。したが
ってリセット信号ＦＳＥＳＥＴとキャリＣＡＲＲＹＢと
が“ロー”の状態において、予備カウンター８０７はイ
ネーブルされて反転信号ＰＤＳＢの位相遷移に応答す
る。すなわち、リセット信号ＦＳＥＳＥＴとキャリＣＡ
ＲＲＹＢとがすべて“ロー”の状態において、反転信号
ＰＤＳＢが不活性される時ごとに、カウント信号ＦＳＥ
ＣＮＴｉは位相遷移を繰り返す。
ンター８０７とほぼ同一な構成及び作用を有する。ただ
し、ＮＯＲゲート１００９は３個の入力端子を有する
が、入力端子にはリセット信号ＦＳＥＳＥＴと反転信号
ＰＤＳＢ及びキャリＣＡＲＲＹＢが連結される。したが
ってリセット信号ＦＳＥＳＥＴとキャリＣＡＲＲＹＢと
が“ロー”の状態において、予備カウンター８０７はイ
ネーブルされて反転信号ＰＤＳＢの位相遷移に応答す
る。すなわち、リセット信号ＦＳＥＳＥＴとキャリＣＡ
ＲＲＹＢとがすべて“ロー”の状態において、反転信号
ＰＤＳＢが不活性される時ごとに、カウント信号ＦＳＥ
ＣＮＴｉは位相遷移を繰り返す。
【００６４】図１１は、図２の書込み制御部２０５を示
す具体的な回路図である。これを参照すると、書込み制
御部２０５はカウント応答部１１０１、ラッチ部１１０
３及びカウンター制御信号発生部１１０５を備える。
す具体的な回路図である。これを参照すると、書込み制
御部２０５はカウント応答部１１０１、ラッチ部１１０
３及びカウンター制御信号発生部１１０５を備える。
【００６５】カウント応答部１１０１は、入力されるデ
ータのデータバーストを指定する。そしてカウント応答
部１１０１は、指定された数のデータの入力が完了した
際、その出力信号Ｎ１１０２の位相を遷移する。
ータのデータバーストを指定する。そしてカウント応答
部１１０１は、指定された数のデータの入力が完了した
際、その出力信号Ｎ１１０２の位相を遷移する。
【００６６】ラッチ部１１０３は、第１書込み命令信号
ＰＷＡが“ハイ”に活性すると、イネーブルされてカウ
ント応答部１１０１の出力信号Ｎ１１０２に応答する。
そして第２書込み命令信号ＰＷＲが“ハイ”になれば、
ラッチ部１１０３の出力信号Ｎ１１０４は“ハイ”にラ
ッチされる。この際、ラッチ部１１０３の出力信号Ｎ１
１０４の反転信号と連結される書込み制御信号/ＦＳＥ
Ｂ＿ＷＲは“ロー”に活性する。そして第１書込み命令
信号ＰＷＡが“ロー”になっても、ラッチ部１１０３の
出力信号Ｎ１１０４は続けて“ハイ”を維持する。
ＰＷＡが“ハイ”に活性すると、イネーブルされてカウ
ント応答部１１０１の出力信号Ｎ１１０２に応答する。
そして第２書込み命令信号ＰＷＲが“ハイ”になれば、
ラッチ部１１０３の出力信号Ｎ１１０４は“ハイ”にラ
ッチされる。この際、ラッチ部１１０３の出力信号Ｎ１
１０４の反転信号と連結される書込み制御信号/ＦＳＥ
Ｂ＿ＷＲは“ロー”に活性する。そして第１書込み命令
信号ＰＷＡが“ロー”になっても、ラッチ部１１０３の
出力信号Ｎ１１０４は続けて“ハイ”を維持する。
【００６７】そして続けて第２書込み命令信号ＰＷＲが
“ハイ”の状態において、指定された数のデータが入力
されてカウント応答部１１０１の出力信号Ｎ１１０２が
“ロー”に位相遷移をすれば、ラッチ部１１０３の出力
信号Ｎ１１０４は“ロー”になり、書込み制御信号/Ｆ
ＳＥＢ＿ＷＲは“ハイ”に不活性する。
“ハイ”の状態において、指定された数のデータが入力
されてカウント応答部１１０１の出力信号Ｎ１１０２が
“ロー”に位相遷移をすれば、ラッチ部１１０３の出力
信号Ｎ１１０４は“ロー”になり、書込み制御信号/Ｆ
ＳＥＢ＿ＷＲは“ハイ”に不活性する。
【００６８】カウンター制御信号発生部１１０５は、具
体的に第１ないし第２伝送部１１０５ａ、１１０５ｃ及
び第１ないし第２ラッチ１１０５ｂ、１１０５ｄを備え
る。第１伝送部１１０５ａは、反転クロック信号ＣＬＫ
ＢＴの立下り遷移に応答してラッチ部１１０３の出力信
号Ｎ１１０４を伝送する。そして第１ラッチ１１０５ｂ
は、第１伝送部１１０５ａにより伝送された信号をラッ
チする。第２伝送部１１０５ｃは、反転クロック信号Ｃ
ＬＫＢＴの立上り遷移に応答して第１ラッチ１１０５ａ
の出力信号を伝送する。そして第２ラッチ１１０５ｄ
は、第２伝送部１１０５ｃにより伝送された信号をラッ
チし、カウンター制御信号ＰＦＳＥを生じる。ここで、
反転クロック信号ＣＬＫＢＴは、外部から入力されるク
ロック信号ＣＬＫの反転信号である。
体的に第１ないし第２伝送部１１０５ａ、１１０５ｃ及
び第１ないし第２ラッチ１１０５ｂ、１１０５ｄを備え
る。第１伝送部１１０５ａは、反転クロック信号ＣＬＫ
ＢＴの立下り遷移に応答してラッチ部１１０３の出力信
号Ｎ１１０４を伝送する。そして第１ラッチ１１０５ｂ
は、第１伝送部１１０５ａにより伝送された信号をラッ
チする。第２伝送部１１０５ｃは、反転クロック信号Ｃ
ＬＫＢＴの立上り遷移に応答して第１ラッチ１１０５ａ
の出力信号を伝送する。そして第２ラッチ１１０５ｄ
は、第２伝送部１１０５ｃにより伝送された信号をラッ
チし、カウンター制御信号ＰＦＳＥを生じる。ここで、
反転クロック信号ＣＬＫＢＴは、外部から入力されるク
ロック信号ＣＬＫの反転信号である。
【００６９】図１２は、書込みモードにおける図２及び
図８ないし図１１のバーストカウンターと関連する主要
信号のタイミング図である。図１２には、ＤＤＲモード
におけるデータバーストが８の場合が代表的に示され
る。図１２を参照し、書込み制御部２０５、バーストカ
ウンター２０７及びバーストカウンター２０７の予備カ
ウンター８０７及び主カウンター８０３、８０５の動作
が記述される。
図８ないし図１１のバーストカウンターと関連する主要
信号のタイミング図である。図１２には、ＤＤＲモード
におけるデータバーストが８の場合が代表的に示され
る。図１２を参照し、書込み制御部２０５、バーストカ
ウンター２０７及びバーストカウンター２０７の予備カ
ウンター８０７及び主カウンター８０３、８０５の動作
が記述される。
【００７０】データバーストが８であるから、バースト
信号ＢＬ８は“ハイ”であり、バースト信号ＢＬ２及び
ＢＬ４は“ロー”である。そしてＤＤＲモードであるか
ら、データストローブ信号ＰＤＳの位相遷移時ごとにデ
ータが入力されることを示す。
信号ＢＬ８は“ハイ”であり、バースト信号ＢＬ２及び
ＢＬ４は“ロー”である。そしてＤＤＲモードであるか
ら、データストローブ信号ＰＤＳの位相遷移時ごとにデ
ータが入力されることを示す。
【００７１】まず、第１書込み命令信号ＰＷＡが“ハ
イ”になれば（ｔ１）、ラッチ部１１０３の出力信号Ｎ
１１０４は“ハイ”にラッチされ、書込み制御信号/Ｆ
ＳＥＢ＿ＷＲは“ロー”に活性される。そして第２書込
み命令信号ＰＷＲが“ハイ”に活性されデータストロー
ブ信号ＰＤＳが４回の活性及び不活性の遂行を完了すれ
ば、すなわち８個のデータの入力が完了すれば、第１及
び第２カウント信号ＦＳＥＣＮＴ０〜１が“ロー”にな
り第３カウント信号ＦＳＥＣＮＴ２は“ハイ”になる。
イ”になれば（ｔ１）、ラッチ部１１０３の出力信号Ｎ
１１０４は“ハイ”にラッチされ、書込み制御信号/Ｆ
ＳＥＢ＿ＷＲは“ロー”に活性される。そして第２書込
み命令信号ＰＷＲが“ハイ”に活性されデータストロー
ブ信号ＰＤＳが４回の活性及び不活性の遂行を完了すれ
ば、すなわち８個のデータの入力が完了すれば、第１及
び第２カウント信号ＦＳＥＣＮＴ０〜１が“ロー”にな
り第３カウント信号ＦＳＥＣＮＴ２は“ハイ”になる。
【００７２】この際、カウント応答部１１０１の出力信
号Ｎ１１０２は“ハイ”から“ロー”に位相遷移して、
ラッチ部１１０３の出力信号Ｎ１１０４は“ロー”にな
る。そして書込み制御信号/ＦＳＥＢ＿ＷＲは“ハイ”
に不活性する。そして続けて反転クロック信号の“ハ
イ”への立上り遷移に応答し、カウンター制御信号ＰＦ
ＳＥが“ロー”に不活性される。そして予備カウンター
８０７及び主カウンター８０３、８０５がリセットされ
て、第１ないし第３カウント信号ＦＳＥＣＮＴ０〜２が
すべて“ロー”になる。
号Ｎ１１０２は“ハイ”から“ロー”に位相遷移して、
ラッチ部１１０３の出力信号Ｎ１１０４は“ロー”にな
る。そして書込み制御信号/ＦＳＥＢ＿ＷＲは“ハイ”
に不活性する。そして続けて反転クロック信号の“ハ
イ”への立上り遷移に応答し、カウンター制御信号ＰＦ
ＳＥが“ロー”に不活性される。そして予備カウンター
８０７及び主カウンター８０３、８０５がリセットされ
て、第１ないし第３カウント信号ＦＳＥＣＮＴ０〜２が
すべて“ロー”になる。
【００７３】そして再び図４を参照すると、書込みモー
ドにおいて連結制御信号/ＦＳＥｉは書込み制御信号/Ｆ
ＳＥＢ＿ＷＲに応答して活性及び不活性する。この時読
出し制御信号/ＦＳＥＢ＿ＲＤは書込みモードにおいて
“ハイ”に不活性状態を維持する。
ドにおいて連結制御信号/ＦＳＥｉは書込み制御信号/Ｆ
ＳＥＢ＿ＷＲに応答して活性及び不活性する。この時読
出し制御信号/ＦＳＥＢ＿ＲＤは書込みモードにおいて
“ハイ”に不活性状態を維持する。
【００７４】図１３は、本発明の第１実施の形態による
ＤＤＲモードの読出し時、メモリモジュールの外部信号
のタイミング図である。これを参照すると、図１３には
ＣＡＳ待ち時間が２であり、バースト長さが４の場合の
例が開示される。
ＤＤＲモードの読出し時、メモリモジュールの外部信号
のタイミング図である。これを参照すると、図１３には
ＣＡＳ待ち時間が２であり、バースト長さが４の場合の
例が開示される。
【００７５】読出し命令が入力された後(すなわち、信
号/ＲＥＡＤが活性された後)に所定のプリアンブル(Ｐ
ｒｅ−Ａｍｂｌｅ)区間(１クロック)が経過すれば、外
部データストローブ信号/ＤＳが“ロー”にイネーブル
される。そして連結制御信号/ＦＳＥｉが“ロー”にイ
ネーブルされて、アクティブされたメモリモジュールに
連結されたスイッチ部１２１、１２２、１２３(図１参
照)を“ターンオン”させる。そしてメモリモジュール
から最初データが出力された後、出力されたデータはデ
ータラインバス１３１(図１参照)に伝達される。そして
バースト長さ程のデータ中から最後データが出力され始
めた後からポストアンブル(Ｐｏｓｔ−Ａｍｂｌｅ)区間
(１/２クロック)が経過すれば、外部データストローブ
信号/ＤＳが高インピーダンス(Ｈｉ−Ｉｍｐｅｄａｎｃ
ｅ)状態になる。この際、連結制御信号/ＦＳＥｉも“ロ
ー”から“ハイ”にディスエーブルされてスイッチ部１
２１、１２２、１２３を“ターンオフ”させる。
号/ＲＥＡＤが活性された後)に所定のプリアンブル(Ｐ
ｒｅ−Ａｍｂｌｅ)区間(１クロック)が経過すれば、外
部データストローブ信号/ＤＳが“ロー”にイネーブル
される。そして連結制御信号/ＦＳＥｉが“ロー”にイ
ネーブルされて、アクティブされたメモリモジュールに
連結されたスイッチ部１２１、１２２、１２３(図１参
照)を“ターンオン”させる。そしてメモリモジュール
から最初データが出力された後、出力されたデータはデ
ータラインバス１３１(図１参照)に伝達される。そして
バースト長さ程のデータ中から最後データが出力され始
めた後からポストアンブル(Ｐｏｓｔ−Ａｍｂｌｅ)区間
(１/２クロック)が経過すれば、外部データストローブ
信号/ＤＳが高インピーダンス(Ｈｉ−Ｉｍｐｅｄａｎｃ
ｅ)状態になる。この際、連結制御信号/ＦＳＥｉも“ロ
ー”から“ハイ”にディスエーブルされてスイッチ部１
２１、１２２、１２３を“ターンオフ”させる。
【００７６】図１４は、本発明の第２実施の形態による
ＤＤＲモードの書込み時、メモリモジュールの外部信号
のタイミング図である。これを参照すると、図１４に
は、バースト長さが４の場合の例が開示される。
ＤＤＲモードの書込み時、メモリモジュールの外部信号
のタイミング図である。これを参照すると、図１４に
は、バースト長さが４の場合の例が開示される。
【００７７】書込み命令が入力されると(すなわち、信
号/ＷＲＩＴＥが活性されれば)、約１/４クロック後
に、連結制御信号/ＦＳＥｉが“ロー”にイネーブルさ
れる。そしてアクティブされたメモリモジュールは、デ
ータバスライン１３１(図１参照)を通してコントローラ
(図示せず)からバースト長さ程のデータを受信する。そ
して最後データが受信され始めた後からデータホールデ
ィングタイム(ｔＤＨ、ｄａｔａ ｈｏｌｄｉｎｇ ｔｉ
ｍｅ)が経過すれば、連結制御信号/ＦＳＥｉは“ロー”
から“ハイ”にディスエーブルされてスイッチ部１２
１、１２２、１２３を“ターンオフ”させる。
号/ＷＲＩＴＥが活性されれば)、約１/４クロック後
に、連結制御信号/ＦＳＥｉが“ロー”にイネーブルさ
れる。そしてアクティブされたメモリモジュールは、デ
ータバスライン１３１(図１参照)を通してコントローラ
(図示せず)からバースト長さ程のデータを受信する。そ
して最後データが受信され始めた後からデータホールデ
ィングタイム(ｔＤＨ、ｄａｔａ ｈｏｌｄｉｎｇ ｔｉ
ｍｅ)が経過すれば、連結制御信号/ＦＳＥｉは“ロー”
から“ハイ”にディスエーブルされてスイッチ部１２
１、１２２、１２３を“ターンオフ”させる。
【００７８】前述したように、本発明の望ましい実施の
形態による制御信号発生回路は書込みモードにおいてデ
ータが書込まれるバースト長さに対応して活性する連結
制御信号を生じる。そして連結制御信号により選択され
るメモリモジュールのみをデータが入力されるデータの
バースト長さ間にデータラインに連結する。
形態による制御信号発生回路は書込みモードにおいてデ
ータが書込まれるバースト長さに対応して活性する連結
制御信号を生じる。そして連結制御信号により選択され
るメモリモジュールのみをデータが入力されるデータの
バースト長さ間にデータラインに連結する。
【００７９】図１５は、本発明の第２実施の形態による
多数メモリモジュールシステムを概略的に示すブロック
図である。図１５の第２実施の形態による多数メモリモ
ジュールシステムの構成及び作用は図１の実施の形態と
ほぼ同一である。ただし、図１のスイッチ部１２１、１
２２、１２３に対応するスイッチ部１５１１ａ、１５１
２ａ、１５１３ａがメモリモジュール１５１１、１５１
２、１５１３内に内蔵されるという点で差がある。
多数メモリモジュールシステムを概略的に示すブロック
図である。図１５の第２実施の形態による多数メモリモ
ジュールシステムの構成及び作用は図１の実施の形態と
ほぼ同一である。ただし、図１のスイッチ部１２１、１
２２、１２３に対応するスイッチ部１５１１ａ、１５１
２ａ、１５１３ａがメモリモジュール１５１１、１５１
２、１５１３内に内蔵されるという点で差がある。
【００８０】図１５で示されたように、各メモリモジュ
ール内には多数個の同期式ＤＲＡＭ(ＳＤＲＡＭ：Ｓｙ
ｎｃｈｒｏｎｏｕｓ ＤＲＡＭ)が内蔵される。また各メ
モリモジュール内には各ＳＤＲＡＭに対応してスイッチ
部１５１１ｂ、１５１２ｂ、１５１３ｂが内蔵される。
そしてスイッチ部を制御する連結制御信号/ＦＳＥ１
１、/ＦＳＥ２１、/ＦＳＥ３１はメモリモジュールを構
成するＳＤＲＡＭから生成される。本明細書では、説明
の便宜のために、多数個のＳＤＲＡＭ中から一番前に示
されたＳＤＲＡＭに対応するスイッチ部１５１１ｂ、１
５１２ｂ、１５１３ｂを制御する連結制御信号/ＦＳＥ
１１、/ＦＳＥ２１、/ＦＳＥ３１とデータの流れのみを
示す。図１５には未図示されたが、残りＳＤＲＡＭに対
しても同様に対応するスイッチ部が存在して、またスイ
ッチ部を制御する連結制御信号も対応するＳＤＲＡＭか
ら生じる。
ール内には多数個の同期式ＤＲＡＭ(ＳＤＲＡＭ：Ｓｙ
ｎｃｈｒｏｎｏｕｓ ＤＲＡＭ)が内蔵される。また各メ
モリモジュール内には各ＳＤＲＡＭに対応してスイッチ
部１５１１ｂ、１５１２ｂ、１５１３ｂが内蔵される。
そしてスイッチ部を制御する連結制御信号/ＦＳＥ１
１、/ＦＳＥ２１、/ＦＳＥ３１はメモリモジュールを構
成するＳＤＲＡＭから生成される。本明細書では、説明
の便宜のために、多数個のＳＤＲＡＭ中から一番前に示
されたＳＤＲＡＭに対応するスイッチ部１５１１ｂ、１
５１２ｂ、１５１３ｂを制御する連結制御信号/ＦＳＥ
１１、/ＦＳＥ２１、/ＦＳＥ３１とデータの流れのみを
示す。図１５には未図示されたが、残りＳＤＲＡＭに対
しても同様に対応するスイッチ部が存在して、またスイ
ッチ部を制御する連結制御信号も対応するＳＤＲＡＭか
ら生じる。
【００８１】望ましくは、前述したスイッチ部には、対
応するＳＤＲＡＭからデータが出力される出力端の数に
対応する数のスイッチが内蔵される。そして内蔵された
スイッチを通して出力されるデータがデータラインバス
１５３１に伝送される。
応するＳＤＲＡＭからデータが出力される出力端の数に
対応する数のスイッチが内蔵される。そして内蔵された
スイッチを通して出力されるデータがデータラインバス
１５３１に伝送される。
【００８２】そして制御信号発生回路１５１１ａ、１５
１２ａ、１５１３ａの具体的な構成と動作は、図２ない
し図１４に示された図１の第１実施の形態による制御信
号発生回路１１１ａ、１１２ａ、１１３ａの構成及び動
作と同一である。それゆえ、本明細書では制御信号発生
回路１５１１ａ、１５１２ａ、１５１３ａの構成と動作
に対する詳細な記述は省略される。
１２ａ、１５１３ａの具体的な構成と動作は、図２ない
し図１４に示された図１の第１実施の形態による制御信
号発生回路１１１ａ、１１２ａ、１１３ａの構成及び動
作と同一である。それゆえ、本明細書では制御信号発生
回路１５１１ａ、１５１２ａ、１５１３ａの構成と動作
に対する詳細な記述は省略される。
【００８３】本発明は、図面に示された１実施の形態を
参考に説明されたがこれは例示的なことに過ぎなく、本
技術分野の通常の知識を有する者であればこれから多様
な変形及び均等な他の実施の形態が可能であるという点
を理解することである。本明細書のスイッチがＳＤＲＡ
Ｍの外部に配置される場合のみ例として記述されたが、
ＳＤＲＡＭの内部に配置されることもできる。そしてＳ
ＤＲＡＭはＤＲＡＭ、ＳＲＡＭなどの他の集積メモリ回
路装置が適用されることもできる。
参考に説明されたがこれは例示的なことに過ぎなく、本
技術分野の通常の知識を有する者であればこれから多様
な変形及び均等な他の実施の形態が可能であるという点
を理解することである。本明細書のスイッチがＳＤＲＡ
Ｍの外部に配置される場合のみ例として記述されたが、
ＳＤＲＡＭの内部に配置されることもできる。そしてＳ
ＤＲＡＭはＤＲＡＭ、ＳＲＡＭなどの他の集積メモリ回
路装置が適用されることもできる。
【００８４】
【発明の効果】本明細書ではＤＤＲモードにおいて１個
の予備カウンターと２個の主カウンターを用いて、８個
のデータをカウントするカウンター回路が例として記述
された。しかし、主カウンターの数を拡張することによ
って、カウントされるデータの数が拡張可能という事実
は当業者には自明である。したがって、本発明の真の技
術的保護範囲は添付された請求範囲の技術的思想により
定まるべきである。本発明の多数メモリモジュールシス
テム及びデータ入出力方法によると、選択されるメモリ
モジュールのみをデータが入出力されるデータのバース
ト長さ間にデータラインに連結することによって、デー
タピン当たりの負荷を最小化することによってデータの
書込み及び読出し速度を改善する。
の予備カウンターと２個の主カウンターを用いて、８個
のデータをカウントするカウンター回路が例として記述
された。しかし、主カウンターの数を拡張することによ
って、カウントされるデータの数が拡張可能という事実
は当業者には自明である。したがって、本発明の真の技
術的保護範囲は添付された請求範囲の技術的思想により
定まるべきである。本発明の多数メモリモジュールシス
テム及びデータ入出力方法によると、選択されるメモリ
モジュールのみをデータが入出力されるデータのバース
ト長さ間にデータラインに連結することによって、デー
タピン当たりの負荷を最小化することによってデータの
書込み及び読出し速度を改善する。
【図１】 本発明の第１実施の形態による多数メモリモ
ジュールシステムを概略的に示すブロック図である。
ジュールシステムを概略的に示すブロック図である。
【図２】 図１に示される制御信号発生回路１１１ａ、
１１２ａ、１１３ａを示すブロック図である。
１１２ａ、１１３ａを示すブロック図である。
【図３】 図２の読出し制御部を示す回路図である。
【図４】 図２の制御信号発生部を示す回路図である。
【図５】 ＣＡＳ待ち時間が１．５の読出モードにおい
て、図３及び図４に関連する制御信号及び主要端子にお
ける信号のタイミング図である。
て、図３及び図４に関連する制御信号及び主要端子にお
ける信号のタイミング図である。
【図６】 ＣＡＳ待ち時間が２の読出モードにおいて、
図３及び図４に関連する制御信号及び主要端子における
信号のタイミング図である。
図３及び図４に関連する制御信号及び主要端子における
信号のタイミング図である。
【図７】 ＣＡＳ待ち時間が２．５の読出モードにおい
て、図３及び図４に関連する制御信号及び主要端子にお
ける信号のタイミング図である。
て、図３及び図４に関連する制御信号及び主要端子にお
ける信号のタイミング図である。
【図８】 図２のバーストカウンターを示す回路図であ
る。
る。
【図９】 図８の予備カウンターを示す具体的な回路図
である。
である。
【図１０】 図８の主カウンターを示す具体的な回路図
である。
である。
【図１１】 図２の書込み制御部を示す具体的な回路図
である。
である。
【図１２】 図２のバーストカウンターと関連する主要
信号のタイミング図である。
信号のタイミング図である。
【図１３】 本発明の第１実施の形態によるＤＤＲモー
ドの読出し時、メモリモジュールの外部信号のタイミン
グ図である。
ドの読出し時、メモリモジュールの外部信号のタイミン
グ図である。
【図１４】 本発明の第２実施の形態によるＤＤＲモー
ドの書込み時、メモリモジュールの外部信号のタイミン
グ図である。
ドの書込み時、メモリモジュールの外部信号のタイミン
グ図である。
【図１５】 本発明の第２実施の形態による多数メモリ
モジュールシステムを概略的に示すブロック図である。
モジュールシステムを概略的に示すブロック図である。
１１１、１１２、１１３：メモリモジュール １２１、１２２、１２３：スイッチ部 １３１：データラインバス Ｒ１、Ｒ２、Ｒ３：抵抗 ＶＤＤ：外部電源電圧
Claims (35)
- 【請求項１】 同一なデータバスラインに各々のデータ
を出力する多数個のメモリモジュールを有するシステム
において、 前記データバスラインと、 出力されるデータのバースト長さに対応する活性化幅を
有する連結制御信号を生じる制御信号発生回路を各々含
む前記多数個のメモリモジュールと、 前記連結制御信号の活性に応答し、データが出力される
前記メモリモジュールの出力端を前記データバスライン
に電気的に連結する多数個のスイッチ部とを備え、 前記制御信号発生回路は、 ＣＡＳ待ち時間情報、読出し命令信号及び読出しデータ
のバースト長さ情報を入力し、読出しモードにおいて指
定されたバースト長さのデータが出力される間に活性し
て究極的には前記連結制御信号を生じる読出し制御部を
備えることを特徴とするメモリモジュールシステム。 - 【請求項２】 前記読出し制御部は、 第１ＣＡＳ待ち時間でイネーブルされる第１待ち時間応
答部と、 第２ＣＡＳ待ち時間でイネーブルされる第２待ち時間応
答部と、 前記第１待ち時間応答部の出力信号または前記第２待ち
時間応答部の出力信号をラッチする第１ラッチ部と、 外部クロック信号に同期する第１内部クロック信号に応
答し、前記第１ラッチ部にラッチされた信号を伝送して
究極的に前記読出し制御信号を生じる第１伝送部とを備
えることを特徴とする請求項１に記載のメモリモジュー
ルシステム。 - 【請求項３】 前記第１ＣＡＳ待ち時間は１．５であ
り、前記第２ＣＡＳ待ち時間は２であることを特徴とす
る請求項２に記載のメモリモジュールシステム。 - 【請求項４】 前記第１待ち時間応答部は、 前記第１ＣＡＳ待ち時間及び所定の読出し命令信号の活
性に応答する論理ゲートと、 前記論理ゲートの出力信号により応答して前記第１ラッ
チ部に出力信号を駆動する駆動トランジスタとを備える
ことを特徴とする請求項２に記載のメモリモジュールシ
ステム。 - 【請求項５】 前記第２待ち時間応答部は、 所定の読出しストローブ信号に応答する論理ゲートを備
え、 前記読出しストローブ信号は、 最小限データのバースト長さに該当する周期中には活性
状態を維持することを特徴とする請求項２に記載のメモ
リモジュールシステム。 - 【請求項６】 前記メモリモジュールは、外部のクロッ
ク信号に同期し、 前記読出し制御部は、 前記外部のクロック信号に同期する第２内部クロック信
号に応答し、前記第２待ち時間応答部の出力信号を前記
第１ラッチ部に伝送する第２伝送部と、 前記第１伝送部により伝送された信号をラッチして前記
読出し制御信号を生じる第２ラッチ部をさらに備えるこ
とを特徴とする請求項２に記載のメモリモジュールシス
テム。 - 【請求項７】 前記連結制御信号は、 前記第１ＣＡＳ待ち時間及び前記バースト長さ情報を含
む読出しストローブ信号により活性状態を維持すること
を特徴とする請求項１に記載のメモリモジュールシステ
ム。 - 【請求項８】 前記連結制御信号は、 前記第１ＣＡＳ待ち時間及び第２ＣＡＳ待ち時間より大
きい第３ＣＡＳ待ち時間に対しては、バースト長さ情報
を含む読出しストローブ信号の活性に応答して活性され
ることを特徴とする請求項３に記載のメモリモジュール
システム。 - 【請求項９】 前記制御信号発生回路は、 前記読出し制御部から出力される読出し制御信号の活性
に応答する前記連結制御信号を生じる制御信号発生部を
さらに備えることを特徴とする請求項１に記載のメモリ
モジュールシステム。 - 【請求項１０】 前記制御信号発生部は、 前記読出し制御信号に応答する論理ゲートと、 前記論理ゲートの出力信号によりゲーティングされ、前
記読出し制御信号の活性により前記連結制御信号を活性
させる駆動トランジスタとを備えることを特徴とする請
求項９に記載のメモリモジュールシステム。 - 【請求項１１】 同一なデータバスラインに各々のデー
タを入出力する多数個のメモリモジュールを有するシス
テムにおいて、 所定の連結制御信号の活性に応答し、前記メモリモジュ
ール中からデータが入出力される前記メモリモジュール
のみ前記データバスラインに電気的に連結されるように
するスイッチ部を備え、 前記連結制御信号は、 入出力される前記データのバーストの長さに対応する活
性化幅を有することを特徴とするメモリモジュールシス
テム。 - 【請求項１２】 同一なデータバスラインに各々のデー
タを出力する多数個のメモリモジュールを有するシステ
ムにおいて、 前記データバスラインと、 前記多数個のメモリモジュールと、 所定の連結制御信号の活性に応答し、前記メモリモジュ
ール中からデータが出力される前記メモリモジュールの
み前記データバスラインに電気的に連結する多数個のス
イッチ部とを備え、 前記連結制御信号は、 データを出力するメモリモジュールから発生され、出力
される前記データのバーストの長さに対応する活性化幅
を有することを特徴とするメモリモジュールシステム。 - 【請求項１３】 前記連結制御信号は、 第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待
ち時間及び読出し命令信号に応答して活性化され、前記
バースト長さ情報を含む読出しストローブ信号により活
性状態が維持され、 前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待
ち時間に対しては、前記読出しストローブ信号の活性に
応答して活性されて、活性状態が維持されることを特徴
とする請求項１２に記載のメモリモジュールシステム。 - 【請求項１４】 同一なデータバスラインに各々のデー
タを入力する多数個のメモリモジュールを有するシステ
ムにおいて、 前記データバスラインと、 入力されるデータのバースト長さに対応する活性化幅を
有する連結制御信号を生じる制御信号発生回路を各々含
む前記多数個のメモリモジュールと、 前記連結制御信号の活性に応答し、データが入力される
前記メモリモジュールの入力端を前記データバスライン
に電気的に連結する多数個のスイッチとを備え、 前記制御信号発生回路は、 書込み命令及び書込みデータのバースト長さ情報を入力
し、書込みモードにおいて指定されたバースト長さのデ
ータが入力される間に活性して究極的には前記連結制御
信号を生じる書込み情報発生部を備えることを特徴とす
るメモリモジュールシステム。 - 【請求項１５】 前記書込み情報発生部は、 前記書込み命令信号を受信し前記書込み情報信号とカウ
ンター制御信号とを提供する書込み制御部と、 前記カウンター制御信号の活性に応答しイネーブルさ
れ、外部から入力されるデータの数をカウントし前記書
込み制御部に供給するバーストカウンターとを備えるこ
とを特徴とする請求項１４に記載のメモリモジュールシ
ステム。 - 【請求項１６】 前記書込み制御部は、 前記バーストカウンターの出力信号に応答し、指定され
たバースト長さのデータが入力されることに応答する出
力信号を生じるカウント応答部と、 前記書込み命令信号に応答してイネーブルされて前記カ
ウント応答部の出力信号をラッチさせ、前記書込み情報
信号を提供するラッチ部と、 前記書込み命令信号に応答してイネーブルされ、前記書
込み情報信号を入力して前記カウンター制御信号を提供
するカウント制御信号発生部とを備えることを特徴とす
る請求項１５に記載のメモリモジュールシステム。 - 【請求項１７】 前記メモリモジュールは、外部のクロ
ック信号に同期し、 前記ラッチ部は、 第１書込み命令信号によりイネーブルされて前記書込み
制御信号を発生させる第１論理ゲートと、 第２書込み命令信号によりイネーブルされて、前記カウ
ント応答部の出力信号に応答する第２論理ゲートとを備
えて、 前記バースト長さのデータが入力された後、前記カウン
ト応答部の出力信号により前記書込み情報信号が不活性
化されることを特徴とする請求項１６に記載のメモリモ
ジュールシステム。 - 【請求項１８】 前記カウント制御信号発生部は、 外部クロック信号の第１遷移に応答して前記ラッチ部の
出力信号を伝送する第１伝送部と、 前記第１伝送部により伝送された信号をラッチさせる第
１ラッチと、 前記外部クロック信号の第２遷移に応答し前記第１ラッ
チによりラッチされた信号を伝送する第２伝送部と、 前記第１伝送部により伝送された信号をラッチし、前記
カウント制御信号を発生させる第２ラッチとを備え、 前記第１遷移と前記第２遷移は相互反対方向であること
を特徴とする請求項１６に記載のメモリモジュールシス
テム。 - 【請求項１９】 前記制御信号発生回路は、 前記書込み命令に応答して活性し、前記書込み情報信号
により活性状態が維持される前記連結制御信号を生じる
制御信号発生部をさらに備えることを特徴とする請求項
１４に記載のメモリモジュールシステム。 - 【請求項２０】 前記制御信号発生部は、 前記書込み情報信号に応答する論理ゲートと、 前記論理ゲートの出力信号によりゲーティングされ、前
記書込み情報信号の活性により前記連結制御信号を活性
させる駆動トランジスタとを備えることを特徴とする請
求項１９に記載のメモリモジュールシステム。 - 【請求項２１】 半導体メモリ装置において、 出力されるデータのバースト長さに対応する活性化幅を
有する連結制御信号を生じる制御信号発生回路を含む多
数個の集積メモリ回路装置と、 前記連結制御信号の活性に応答し、データが出力される
前記集積メモリ回路装置の出力端とデータバスラインと
を連結するスイッチ部とを備え、 前記制御信号発生回路は、 ＣＡＳ待ち時間情報、読出し命令及び読出しデータのバ
ースト長さ情報を入力し、読出しモードにおいて指定さ
れたバースト長さのデータが出力される間に活性し究極
的には前記連結制御信号を生じる読出し制御部を備える
ことを特徴とする半導体メモリ装置。 - 【請求項２２】 前記読出し制御部は、 第１ＣＡＳ待ち時間でイネーブルされる第１待ち時間応
答部と、 第２ＣＡＳ待ち時間でイネーブルされる第２待ち時間応
答部と、 前記第１待ち時間応答部の出力信号または前記第２待ち
時間応答部の出力信号をラッチする第１ラッチ部と、 外部クロック信号に同期する第１内部クロック信号に応
答し、前記第１ラッチ部にラッチされた信号を伝送して
究極的に前記読出し制御信号を生じる第１伝送部とを備
えることを特徴とする請求項２１に記載の半導体メモリ
装置。 - 【請求項２３】 前記第１ＣＡＳ待ち時間は１．５であ
り、第２ＣＡＳ待ち時間は２であることを特徴とする請
求項２２に記載の半導体メモリ装置。 - 【請求項２４】 前記第１待ち時間応答部は、 前記第１ＣＡＳ待ち時間及び所定の読出し命令信号の活
性に応答する論理ゲートと、 前記論理ゲートの出力信号により前記第１ラッチ部に出
力信号を生成する駆動トランジスタとを備えることを特
徴とする請求項２２に記載の半導体メモリ装置。 - 【請求項２５】 前記第２待ち時間応答部は、 所定の読出しストローブ信号に応答する論理ゲートを備
え、 前記読出しストローブ信号は、 最小限データのバースト長さに該当する周期中には活性
状態を維持することを特徴とする請求項２２に記載の半
導体メモリ装置。 - 【請求項２６】 前記半導体メモリ装置は、外部のクロ
ック信号に同期し、 前記読出し制御部は、 前記外部のクロック信号に同期する第２内部クロック信
号に応答し、前記第２待ち時間応答部の出力信号を前記
第１ラッチ部に伝送する第２伝送部と、 前記第１伝送部により伝送された信号をラッチして前記
読出し制御信号を生じる第２ラッチ部をさらに備えるこ
とを特徴とする請求項２２に記載の半導体メモリ装置。 - 【請求項２７】 前記読出し制御信号は、 前記第１ＣＡＳ待ち時間及び前記バースト長さ情報を含
む読出しストローブ信号により活性状態を維持すること
を特徴とする請求項２２に記載の半導体メモリ装置。 - 【請求項２８】 前記読出し制御信号は、 前記第１ＣＡＳ待ち時間及び第２ＣＡＳ待ち時間より大
きい第３ＣＡＳ待ち時間に対しては、バースト長さ情報
を含む読出しストローブ信号の活性に応答して活性され
ることを特徴とする請求項２７に記載の半導体メモリ装
置。 - 【請求項２９】 半導体メモリ装置において、 入力されるデータのバースト長さに対応する活性化幅を
有する連結制御信号を生じる制御信号発生回路を含む多
数個の集積メモリ回路装置と、 前記連結制御信号の活性に応答し、データが入力される
前記集積メモリ回路装置の入力端とデータバスラインと
を連結するスイッチ部とを備え、 前記制御信号発生回路は、 書込み命令及び書込みデータのバースト長さ情報を入力
し、書込みモードにおいて指定されたバースト長さのデ
ータが入力される間に活性し究極的には前記連結制御信
号を生じる書込み情報発生部を備えることを特徴とする
半導体メモリ装置。 - 【請求項３０】 前記書込み情報発生部は、 前記書込み命令信号を受信して前記書込み情報信号とカ
ウンター制御信号とを提供する書込み制御部と、 前記カウンター制御信号の活性に応答してイネーブルさ
れ、外部から入力されるデータの数をカウントして前記
書込み制御部に供給するバーストカウンターとを備える
ことを特徴とする請求項２９に記載の半導体メモリ装
置。 - 【請求項３１】 前記書込み制御部は、 前記バーストカウンターの出力信号に応答し、指定され
たバースト長さのデータが入力されることに応答する出
力信号を生じるカウント応答部と、 前記書込み命令信号に応答しイネーブルされて前記カウ
ント応答部の出力信号をラッチさせ、前記書込み情報信
号を提供するラッチ部と、 前記書込み命令信号に応答してイネーブルされ、前記書
込み情報信号を入力し前記カウンター制御信号を提供す
るカウント制御信号発生部とを備えることを特徴とする
請求項３０に記載の半導体メモリ装置。 - 【請求項３２】 前記半導体メモリ装置は、外部のクロ
ック信号に同期し、 前記ラッチ部は、 第１書込み命令信号によりイネーブルされて前記書込み
制御信号を発生させる第１論理ゲートと、 第２書込み命令信号によりイネーブルされて、前記カウ
ント応答部の出力信号に応答する第２論理ゲートとを備
えて、 前記書込み情報信号は、 前記バースト長さのデータが入力された後、前記カウン
ト応答部の出力信号により不活性化されることを特徴と
する請求項３１に記載の半導体メモリ装置。 - 【請求項３３】 前記カウント制御信号発生部は、 外部クロック信号の第１遷移に応答し前記ラッチ部の出
力信号を伝送する第１伝送部と、 前記第１伝送部により伝送された信号をラッチさせる第
１ラッチと、 前記外部クロック信号の第２遷移に応答して前記第１ラ
ッチによりラッチされた信号を伝送する第２伝送部と、 前記第１伝送部により伝送された信号をラッチし、前記
カウント制御信号を発生させる第２ラッチとを備え、 前記第１遷移と前記第２遷移とは相互反対方向であるこ
とを特徴とする請求項３１に記載の半導体メモリ装置。 - 【請求項３４】 前記制御信号発生回路は、 前記書込み命令に応答して活性し、前記書込み情報信号
により活性状態が維持される前記連結制御信号を生じる
制御信号発生部をさらに備えることを特徴とする請求項
２９に記載の半導体メモリ装置。 - 【請求項３５】 前記制御信号発生部は、 前記書込み情報信号に応答する論理ゲートと、 前記論理ゲートの出力信号によりゲーティングされ、前
記書込み情報信号の活性により前記連結制御信号を活性
させる駆動トランジスタとを備えることを特徴とする請
求項３４に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990012027A KR100287190B1 (ko) | 1999-04-07 | 1999-04-07 | 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법 |
| KR199912027 | 1999-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000311485A true JP2000311485A (ja) | 2000-11-07 |
| JP4319320B2 JP4319320B2 (ja) | 2009-08-26 |
Family
ID=19578898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000072737A Expired - Fee Related JP4319320B2 (ja) | 1999-04-07 | 2000-03-15 | 選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6526473B1 (ja) |
| JP (1) | JP4319320B2 (ja) |
| KR (1) | KR100287190B1 (ja) |
| DE (1) | DE19960005A1 (ja) |
| FR (1) | FR2792105B1 (ja) |
| GB (1) | GB2348722B (ja) |
| TW (1) | TW475110B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012533793A (ja) * | 2009-07-16 | 2012-12-27 | ネットリスト インコーポレイテッド | メモリモジュール上の分散バイト型バッファを利用するシステムおよび方法 |
| US8782350B2 (en) | 2008-04-14 | 2014-07-15 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US9037774B2 (en) | 2004-03-05 | 2015-05-19 | Netlist, Inc. | Memory module with load reducing circuit and method of operation |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US9318160B2 (en) | 2010-11-03 | 2016-04-19 | Netlist, Inc. | Memory package with optimized driver load and method of operation |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
| US10755757B2 (en) | 2004-01-05 | 2020-08-25 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507855B1 (ko) * | 1999-07-14 | 2005-08-17 | 주식회사 하이닉스반도체 | 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로 |
| US6823424B2 (en) * | 2000-01-26 | 2004-11-23 | Hewlett-Packard Development Company, L.P. | Rebuild bus utilization |
| US6757840B1 (en) * | 2000-08-21 | 2004-06-29 | Micron Technology, Inc. | Device and method for configuring a cache tag in accordance with burst length |
| US6877054B2 (en) * | 2001-07-16 | 2005-04-05 | Rambus Inc. | Method and apparatus for position dependent data scheduling |
| US6854042B1 (en) * | 2002-07-22 | 2005-02-08 | Chris Karabatsos | High-speed data-rate converting and switching circuit |
| US7149841B2 (en) * | 2003-03-31 | 2006-12-12 | Micron Technology, Inc. | Memory devices with buffered command address bus |
| WO2005010758A1 (en) * | 2003-07-22 | 2005-02-03 | Chris Karabatsos | High-speed data-rate converting and switching circuit |
| US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
| KR100600053B1 (ko) | 2004-07-27 | 2006-07-13 | 주식회사 하이닉스반도체 | 어드레스핀과 데이터핀을 공유하는 의사 에스램 |
| US7571296B2 (en) * | 2004-11-11 | 2009-08-04 | Nvidia Corporation | Memory controller-adaptive 1T/2T timing control |
| US20060277355A1 (en) * | 2005-06-01 | 2006-12-07 | Mark Ellsberry | Capacity-expanding memory device |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US9542352B2 (en) * | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US20080126690A1 (en) * | 2006-02-09 | 2008-05-29 | Rajan Suresh N | Memory module with memory stack |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US8130560B1 (en) * | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US8090897B2 (en) * | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US8060774B2 (en) * | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8327104B2 (en) * | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US7386656B2 (en) * | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| KR101318116B1 (ko) * | 2005-06-24 | 2013-11-14 | 구글 인코포레이티드 | 집적 메모리 코어 및 메모리 인터페이스 회로 |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8438328B2 (en) * | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8359187B2 (en) * | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US7392338B2 (en) * | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US20080082763A1 (en) * | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| KR101303518B1 (ko) * | 2005-09-02 | 2013-09-03 | 구글 인코포레이티드 | Ｄｒａｍ 적층 방법 및 장치 |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7724589B2 (en) * | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US20080028137A1 (en) * | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and Apparatus For Refresh Management of Memory Modules |
| US20080025136A1 (en) * | 2006-07-31 | 2008-01-31 | Metaram, Inc. | System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation |
| US8209479B2 (en) * | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| KR100881402B1 (ko) * | 2007-12-21 | 2009-02-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 회로 |
| US8417870B2 (en) * | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
| CN101621507B (zh) * | 2008-07-02 | 2012-06-13 | 鸿富锦精密工业（深圳）有限公司 | 双网物理隔离电路 |
| WO2010144624A1 (en) * | 2009-06-09 | 2010-12-16 | Google Inc. | Programming of dimm termination resistance values |
| US20110047318A1 (en) * | 2009-08-19 | 2011-02-24 | Dmitroca Robert W | Reducing capacitive load in a large memory array |
| US9477597B2 (en) * | 2011-03-25 | 2016-10-25 | Nvidia Corporation | Techniques for different memory depths on different partitions |
| US8701057B2 (en) | 2011-04-11 | 2014-04-15 | Nvidia Corporation | Design, layout, and manufacturing techniques for multivariant integrated circuits |
| US9529712B2 (en) | 2011-07-26 | 2016-12-27 | Nvidia Corporation | Techniques for balancing accesses to memory having different memory types |
| KR101758462B1 (ko) | 2015-09-01 | 2017-07-17 | 주명원 | 주름 개선용 옷걸이 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2523019B1 (fr) * | 1982-03-15 | 1985-11-08 | Commissariat Energie Atomique | Buse de sablage a jet plat et contenant des particules solides abrasives, et procede de mise en oeuvre d'une buse de sablage pour la decontamination radioactive |
| JPS58168272A (ja) | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | Ｍｉｓ形半導体記憶装置 |
| JPS61145629A (ja) | 1984-12-18 | 1986-07-03 | Fujitsu Ltd | 画像メモリのアクセス方式 |
| JP2569538B2 (ja) | 1987-03-17 | 1997-01-08 | ソニー株式会社 | メモリ装置 |
| DE68923573T2 (de) | 1988-03-31 | 1996-01-18 | Sony Corp | Eingangsschaltungen. |
| US5264743A (en) | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
| US5522064A (en) * | 1990-10-01 | 1996-05-28 | International Business Machines Corporation | Data processing apparatus for dynamically setting timings in a dynamic memory system |
| JP3099931B2 (ja) | 1993-09-29 | 2000-10-16 | 株式会社東芝 | 半導体装置 |
| US5586300A (en) * | 1994-07-20 | 1996-12-17 | Emc Corporation | Flexible addressing memory controller wherein multiple memory modules may be accessed according to comparison of configuration addresses |
| US5513135A (en) * | 1994-12-02 | 1996-04-30 | International Business Machines Corporation | Synchronous memory packaged in single/dual in-line memory module and method of fabrication |
| DE69622079T2 (de) * | 1995-03-31 | 2002-10-31 | Sun Microsystems Inc | Verfahren und Vorrichtung zur schnellen Einleitung von Speicherzugriffen in einem cachekohärenten Multiprozessorsystem |
| US5850368A (en) * | 1995-06-01 | 1998-12-15 | Micron Technology, Inc. | Burst EDO memory address counter |
| US6098132A (en) * | 1996-06-05 | 2000-08-01 | Compaq Computer Corporation | Installation and removal of components of a computer |
| US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
| US6161165A (en) * | 1996-11-14 | 2000-12-12 | Emc Corporation | High performance data path with XOR on the fly |
| JPH10241362A (ja) * | 1997-02-25 | 1998-09-11 | Mitsubishi Electric Corp | 同期型半導体記憶装置及び論理半導体装置 |
| US5953215A (en) * | 1997-12-01 | 1999-09-14 | Karabatsos; Chris | Apparatus and method for improving computer memory speed and capacity |
| US6968419B1 (en) | 1998-02-13 | 2005-11-22 | Intel Corporation | Memory module having a memory module controller controlling memory transactions for a plurality of memory devices |
| US6209074B1 (en) * | 1998-04-28 | 2001-03-27 | International Business Machines Corporation | Address re-mapping for memory module using presence detect data |
| JPH11353228A (ja) * | 1998-06-10 | 1999-12-24 | Mitsubishi Electric Corp | メモリモジュールシステム |
-
1999
- 1999-04-07 KR KR1019990012027A patent/KR100287190B1/ko not_active IP Right Cessation
- 1999-11-16 US US09/440,728 patent/US6526473B1/en not_active Expired - Fee Related
- 1999-11-30 GB GB9928327A patent/GB2348722B/en not_active Expired - Fee Related
- 1999-12-13 DE DE19960005A patent/DE19960005A1/de not_active Withdrawn
- 1999-12-15 FR FR9915824A patent/FR2792105B1/fr not_active Expired - Fee Related
- 1999-12-27 TW TW088123017A patent/TW475110B/zh not_active IP Right Cessation
-
2000
- 2000-03-15 JP JP2000072737A patent/JP4319320B2/ja not_active Expired - Fee Related
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10755757B2 (en) | 2004-01-05 | 2020-08-25 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US10489314B2 (en) | 2004-03-05 | 2019-11-26 | Netlist, Inc. | Memory module with data buffering |
| US9037774B2 (en) | 2004-03-05 | 2015-05-19 | Netlist, Inc. | Memory module with load reducing circuit and method of operation |
| US11093417B2 (en) | 2004-03-05 | 2021-08-17 | Netlist, Inc. | Memory module with data buffering |
| US9858215B1 (en) | 2004-03-05 | 2018-01-02 | Netlist, Inc. | Memory module with data buffering |
| US8782350B2 (en) | 2008-04-14 | 2014-07-15 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US9037809B1 (en) | 2008-04-14 | 2015-05-19 | Netlist, Inc. | Memory module with circuit providing load isolation and noise reduction |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US11994982B2 (en) | 2009-07-16 | 2024-05-28 | Netlist, Inc. | Memory module with distributed data buffers |
| US9606907B2 (en) | 2009-07-16 | 2017-03-28 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US10949339B2 (en) | 2009-07-16 | 2021-03-16 | Netlist, Inc. | Memory module with controlled byte-wise buffers |
| JP2012533793A (ja) * | 2009-07-16 | 2012-12-27 | ネットリスト インコーポレイテッド | メモリモジュール上の分散バイト型バッファを利用するシステムおよび方法 |
| US10290328B2 (en) | 2010-11-03 | 2019-05-14 | Netlist, Inc. | Memory module with packages of stacked memory chips |
| US10902886B2 (en) | 2010-11-03 | 2021-01-26 | Netlist, Inc. | Memory module with buffered memory packages |
| US9659601B2 (en) | 2010-11-03 | 2017-05-23 | Netlist, Inc. | Memory module with packages of stacked memory chips |
| US9318160B2 (en) | 2010-11-03 | 2016-04-19 | Netlist, Inc. | Memory package with optimized driver load and method of operation |
| US10860506B2 (en) | 2012-07-27 | 2020-12-08 | Netlist, Inc. | Memory module with timing-controlled data buffering |
| US10268608B2 (en) | 2012-07-27 | 2019-04-23 | Netlist, Inc. | Memory module with timing-controlled data paths in distributed data buffers |
| US11762788B2 (en) | 2012-07-27 | 2023-09-19 | Netlist, Inc. | Memory module with timing-controlled data buffering |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100287190B1 (ko) | 2001-04-16 |
| FR2792105B1 (fr) | 2003-01-17 |
| TW475110B (en) | 2002-02-01 |
| FR2792105A1 (fr) | 2000-10-13 |
| GB2348722B (en) | 2003-12-10 |
| DE19960005A1 (de) | 2000-10-12 |
| KR20000065601A (ko) | 2000-11-15 |
| US6526473B1 (en) | 2003-02-25 |
| GB2348722A (en) | 2000-10-11 |
| JP4319320B2 (ja) | 2009-08-26 |
| GB9928327D0 (en) | 2000-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4319320B2 (ja) | 選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法 | |
| KR100407361B1 (ko) | 동기식 더블 데이터 속도용 디램 | |
| US7693000B2 (en) | Semiconductor device | |
| US6338113B1 (en) | Memory module system having multiple memory modules | |
| US6178133B1 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
| JP4187346B2 (ja) | 同期型半導体記憶装置 | |
| KR100414413B1 (ko) | 반도체 기억장치 | |
| KR20060113302A (ko) | 반도체메모리소자 | |
| JPH09198875A (ja) | 同期型半導体記憶装置 | |
| JPH07254278A (ja) | 自動プリチャージ機能を有する同期式メモリ装置 | |
| JP2000339966A (ja) | 半導体メモリ装置のデータ入力回路及びデータ入力方法 | |
| KR20030029452A (ko) | 반도체 기억 장치 | |
| JP2003283322A (ja) | インターフェイス回路および半導体装置 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| KR100536598B1 (ko) | 클럭활성화 시점을 선택하는 반도체메모리장치 | |
| KR100924017B1 (ko) | 오토 프리차지 회로 및 오토 프리차지 방법 | |
| KR100282975B1 (ko) | 워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치 | |
| JP2001014894A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060417 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060920 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061106 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070202 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090218 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |