JP3269536B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＳＯＩ半導体装置に関
し、特にフリップチップ、ＴＡＢなどの非ワイヤボンデ
ィング形式での実装に好適なＳＯＩ半導体装置の半導体
基板電位固定技術に関する。The present invention relates to an SOI semiconductor device.
And non-wire bonds such as flip chips and TAB
Of the preferred SOI semiconductor equipment of the semiconductor substrate potential fixing technology implementation in I ring form.
【０００２】[0002]
【従来の技術】半導体基板上に中間絶縁膜を介して半導
体層が配設されるＳＯＩ（シリコンオンインシュレー
タ）半導体装置は高耐圧用途に好適である。このＳＯＩ
半導体装置は、一般の半導体装置と同様に、ワイヤボン
ディングによりリードに個別に接続されるのが通常であ
り、この場合には、半導体基板はリードと同時に打ち抜
かれたアイランドと呼ばれる金属片上に導電性接着剤な
どで接着され、接地されることができる。2. Description of the Related Art An SOI (silicon-on-insulator) semiconductor device in which a semiconductor layer is provided on a semiconductor substrate via an intermediate insulating film is suitable for high breakdown voltage applications. This SOI
A semiconductor device is usually connected to a lead individually by wire bonding, similarly to a general semiconductor device. In this case, the semiconductor substrate is electrically conductive on a metal piece called an island punched at the same time as the lead. It can be grounded with an adhesive or the like.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記Ｓ
ＯＩ半導体装置においても、多ピン化などに対応して、
ワイヤボンデンング以外のフリップチップやＴＡＢとい
った実装（コンタクト）方式の採用する場合、これら実
装方式ではチップの上記半導体層と配線基板の導体配線
とをバンプを介して接続するので、半導体基板への電位
付与が困難となるという問題が生じた。However, the above S
In OI semiconductor devices, in response to the increase in the number of pins,
When a mounting (contact) method such as flip chip or TAB other than wire bonding is adopted, in these mounting methods, the semiconductor layer of the chip and the conductor wiring of the wiring board are connected via bumps. There has been a problem that it is difficult to provide.
【０００４】半導体基板が浮遊（フローティング）電位
となると、例えば半導体基板の電位変動が素子の動作特
にしきい値電位に影響を与え、素子の動作マージンが縮
小してしまう。本発明は上記問題点に鑑みなされたもの
であり、素子側表面から半導体基板に電位付与が可能な
ＳＯＩ半導体装置を提供することを、その目的としてい
る。[0004] When the semiconductor substrate has a floating potential, for example, a fluctuation in the potential of the semiconductor substrate affects the operation of the element, particularly the threshold potential, and the operating margin of the element is reduced. The present invention has been made in view of the above problems, and has as its object to provide an SOI semiconductor device capable of applying a potential to a semiconductor substrate from an element side surface.
【０００５】[0005]
【課題を解決するための手段】第一発明の半導体装置
は、半導体基板上に中間絶縁膜を介して半導体層を有
し、該半導体層の一領域を他領域から絶縁分離する分離
領域を備える半導体装置において、前記一領域上に配置
され、外部と電気的に接続される電極と、前記半導体層
に穿設されて前記半導体基板に達する凹部と、前記凹部
の側面に沿って配置されて前記凹部の底部において前記
半導体基板に接触し、前記電極と前記半導体基板を電気
的に接続する導体とを備え、前記電極は前記一領域と電
気的に接続され、前記導体は前記一領域と電気的に接続
され、前記電極と前記半導体基板は前記一領域を介して
電気的に接続され、前記導体は、前記凹部の側面におい
て前記一領域に接触することを特徴としている。第二発
明の半導体装置は、半導体基板上に中間絶縁膜を介して
半導体層を有し、該半導体層の一領域を他領域から絶縁
分離する分離領域を備える半導体装置において、前記半
導体層の前記一領域に穿設されて前記半導体基板に達す
る凹部と、前記凹部の側面に沿って配置されて前記凹部
の底部において前記半導体基板に接触し、前記一領域と
前記半導体基板を電気的に接続する導体とを備え、前記
導体は、前記凹部の側面において前記一領域に接触する
ことを特徴としている。第二発明の一態様において、前
記一領域と電気的に接続されるとともに、外部と電気的
に接続される電極を有している。 A semiconductor device according to a first aspect of the present invention has a semiconductor layer on a semiconductor substrate with an intermediate insulating film interposed therebetween, and includes an isolation region for isolating one region of the semiconductor layer from another region. In the semiconductor device, an electrode disposed on the one region and electrically connected to the outside, a concave portion pierced in the semiconductor layer to reach the semiconductor substrate, and disposed along a side surface of the concave portion, A conductor that contacts the semiconductor substrate at the bottom of the concave portion and electrically connects the electrode and the semiconductor substrate; and the electrode is electrically connected to the one region.
And the conductor is electrically connected to the one area.
And the electrode and the semiconductor substrate are interposed through the one region.
Electrically connected, the conductor is located on the side of the recess
And contacting the one area . Second shot
The semiconductor device according to claim 1, further comprising a semiconductor layer on a semiconductor substrate with an intermediate insulating film interposed therebetween, and including an isolation region for isolating one region of the semiconductor layer from another region. A recess formed in the semiconductor substrate, the conductor being disposed along the side surface of the recess and contacting the semiconductor substrate at the bottom of the recess, and electrically connecting the one region to the semiconductor substrate. Comprising the above
The conductor is in contact with the one area on a side surface of the concave portion . In one embodiment of the second invention , the semiconductor device further includes an electrode electrically connected to the one region and electrically connected to the outside.
【０００６】第一、第二発明の他態様において、前記凹
部はスクライブ領域近傍に穿設され、前記凹部の側面は
スクライブ端面の一部を構成する。第三発明の半導体装
置は、半導体基板上に中間絶縁膜を介して半導体層を有
し、該半導体層の一領域を他領域から絶縁分離する分離
領域を備える半導体装置において、前記一領域上に配置
され、外部と電気的に接続される電極と、前記半導体層
に穿設されて前記半導体基板に達する凹部と、前記凹部
の側面に沿って配置されて前記凹部の底部において前記
半導体基板に接触し、前記電極と前記半導体基板を電気
的に接続する導体とを備え、前記凹部はスクライブ領域
近傍に穿設され、前記凹部の側面はスクライブ端面の一
部を構成することを特徴としている。第三発明の一態様
において、前記電極は前記一領域と電気的に接続され、
前記導体は前記一領域と電気的に接続され、前記電極と
前記半導体基板は前記一領域を介して電気的に接続され
る。第四発明の半導体装置は、半導体基板上に中間絶縁
膜を介して半導体層を有し、該半導体層の一領域を他領
域から絶縁分離する分離領域を備える半導体装置におい
て、前記半導体層の前記一領域に穿設されて前記半導体
基板に達する凹部と、前記凹部の側面に沿って配置され
て前記凹部の底部において前記半導体基板に接触し、前
記一領域と前記半導体基板を電気的に接続する導体とを
備え、前記凹部はスクライブ領域近傍に穿設され、前記
凹部の側面はスクライブ端面の一部を構成することを特
徴としている。第四発明の一態様において、前記一領域
と電気的に接続されるとともに、外部と電気的に接続さ
れる電極を有する。 In another aspect of the first and second aspects of the present invention, the concave portion is formed in the vicinity of a scribe region, and a side surface of the concave portion forms a part of a scribe end surface. Semiconductor device of the third invention
The device has a semiconductor layer on a semiconductor substrate via an intermediate insulating film.
And isolating and isolating one region of the semiconductor layer from another region.
In a semiconductor device having a region, the semiconductor device is disposed on the one region.
An electrode electrically connected to the outside and the semiconductor layer
A recess formed in the semiconductor substrate to reach the semiconductor substrate;
At the bottom of the recess,
A semiconductor substrate is contacted, and the electrode and the semiconductor substrate are electrically connected.
The recess is provided in a scribe area.
The side face of the recess is formed in the vicinity of the scribe end face.
It is characterized by constituting a part. One aspect of the third invention
In the above, the electrode is electrically connected to the one region,
The conductor is electrically connected to the one region, and is connected to the electrode.
The semiconductor substrate is electrically connected through the one region.
You. The semiconductor device according to the fourth aspect of the present invention has
A semiconductor layer interposed therebetween, and one region of the semiconductor layer
Device with an isolation region that insulates and separates from the area
The semiconductor layer formed in the one region of the semiconductor layer
A recess reaching the substrate and arranged along the side of said recess
Contact the semiconductor substrate at the bottom of the recess,
The first region and a conductor electrically connecting the semiconductor substrate;
The concave portion is formed near the scribe area,
The side surface of the recess forms part of the scribe end surface.
It is a sign. In one embodiment of the fourth invention, the one area
Electrically connected to the
Electrodes.
【０００７】[0007]
【作用及び発明の効果】半導体層は中間絶縁膜により半
導体基板から絶縁される。半導体層の一領域は分離領域
により他領域から電気的に絶縁分離されている。半導体
基板に達する凹部の側面に敷設された導体は、凹部の底
部において半導体基板と接触し、これにより半導体基板
には電位が付与される。導体へは一領域上に配置された
電極あるいは一領域を介して電位が付与され、半導体層
の他領域に設定された素子と同様に例えばバンプを通じ
て配線基板から電位付与することができる。The semiconductor layer is insulated from the semiconductor substrate by the intermediate insulating film. One area of the semiconductor layer is an isolation area
Thus, it is electrically insulated and separated from other regions . The conductor laid on the side of the recess reaching the semiconductor substrate is the bottom of the recess.
The portion contacts the semiconductor substrate, whereby a potential is applied to the semiconductor substrate. The conductor is located on one area
A potential is applied through an electrode or an area, and the semiconductor layer
The potential can be applied from the wiring board through, for example, a bump in the same manner as the element set in the other region .
【０００８】以上説明したように、本発明の半導体装置
は、半導体層側から半導体基板に達する凹部の側面に敷
設された導体により、半導体基板に電位付与することが
でき、その結果、例えばフリップチップ，ＴＡＢ，接着
式などの方法で配線基板にバンプを介してチップを接続
するだけで、半導体基板に一定電位を付与することがで
き、外部ノイズその他の影響により半導体基板の電位が
変動して素子の耐ノイズマージンが縮小するのを防止す
ることができる。[0008] As described above, the semiconductor device of the present invention, a conductor laid on the side surface of the recess to reach the semiconductor substrate from the semiconductor layer side, can be a potential applied to the semiconductor substrate, so that, for example flip-chip By simply connecting a chip to a wiring board via a bump by a method such as TAB, TAB, or bonding, it is possible to apply a constant potential to the semiconductor substrate, and the potential of the semiconductor substrate fluctuates due to external noise or the like. Can be prevented from being reduced.
【０００９】[0009]
【実施例】（実施例１） 本発明実施例１を適用したＳＯＩ半導体装置のチップ平
面図を図２に、そのフリップチップ実装部分断面図を図
１に示す。この半導体装置は、Ｐ型シリコンからなる半
導体基板１上に熱酸化シリコン酸化膜からなる中間絶縁
膜２を挟んでＮ- 型の半導体層３が張り合わせ手法によ
り形成されており、いわゆるＳＯＩ半導体装置となって
いる。なお、図１ではチップのスクライブ端面１１近傍
が拡大図示されており、半導体層３として後述のチップ
周辺領域の短絡領域部３ｂが図示されている。短絡領域
部３ｂの表面には、Ｎ+ コンタクト領域３１、３２が形
成されている。Embodiment 1 FIG. 2 is a plan view of a chip of an SOI semiconductor device to which Embodiment 1 of the present invention is applied, and FIG. The semiconductor device, across the intermediate insulating film 2 made of thermally oxidized silicon oxide film on a semiconductor substrate 1 made of P-type silicon N - type semiconductor layer 3 is formed by laminating technique, so-called SOI semiconductor device Has become. In FIG. 1 , the vicinity of the scribe end face 11 of the chip is enlarged and illustrated, and the semiconductor layer 3 is a short-circuit region 3 b in a peripheral region of the chip described later. N + contact regions 31 and 32 are formed on the surface of short-circuit region 3b.
【００１０】４はフィールド酸化膜であり、５はパッシ
ベーション用のプラズマ窒化シリコン膜であり、周縁部
のフィールド酸化膜４上には接地電極ラインを構成する
アルミ電極６がチップ全周に沿って敷設されている。ま
た、アルミ電極６の所定位置に対して位置して膜５をエ
ッチングしてバンプ電極コンタクト用の開口９１が形成
され、アルミ電極６がＮ+ コンタクト領域３１にコンタ
クトされている。上記バンプ電極コンタクト用の開口９
１にはバンプ電極７が形成されており、バンプ電極７は
アルミナ板からなる配線基板８の表面に印刷された接地
電位ライン８１に押接されている。Reference numeral 4 denotes a field oxide film, 5 denotes a plasma silicon nitride film for passivation, and an aluminum electrode 6 constituting a ground electrode line is laid on the periphery of the field oxide film 4 along the entire periphery of the chip. Have been. The film 5 is etched at a predetermined position of the aluminum electrode 6 to form an opening 91 for bump electrode contact, and the aluminum electrode 6 is in contact with the N + contact region 31. Opening 9 for bump electrode contact
1, a bump electrode 7 is formed, and the bump electrode 7 is pressed against a ground potential line 81 printed on the surface of a wiring board 8 made of an alumina plate.
【００１１】更にこの実施例１では、半導体基板１のス
クライブ端面１１に沿って、短絡領域部３ｂに凹溝（正
確に言えばスクライビングにより半割り凹溝となってい
る）９が穿設されており、この凹溝９の底面は半導体基
板１の表面に達している。そして凹溝９に面するフィー
ルド酸化膜４，短絡領域部３ｂ及び中間絶縁膜２の側面
には、アルミ電極からなり半導体基板１の表面に達する
短絡電極１０が垂直に敷設され、短絡電極１０はチップ
周辺領域の短絡領域部３ｂと半導体基板１とを短絡して
いる。これにより、接地電位が印加されている接地電位
ライン８１は、短絡領域部３ｂ、短絡電極１０を通じて
半導体基板１を接地電位に保つ。なお、図１において凹
溝９の側面に露出して短絡領域部３ｂの表面部にドープ
されたＮ+ コンタクト領域３２は、Ｎ+ コンタクト領域
３１と同工程で形成されるものであり、短絡電極１０の
接触抵抗を低減するものである。Further, in the first embodiment , a groove 9 (more precisely, a half groove by scribing) is formed in the short-circuit area 3b along the scribe end face 11 of the semiconductor substrate 1. The bottom surface of the concave groove 9 reaches the surface of the semiconductor substrate 1. On the side surfaces of the field oxide film 4, the short-circuit region 3 b and the intermediate insulating film 2 facing the concave groove 9, a short- circuit electrode 10 made of an aluminum electrode and reaching the surface of the semiconductor substrate 1 is laid vertically. The short circuit region 3b in the chip peripheral region and the semiconductor substrate 1 are short-circuited. Accordingly, the ground potential line 81 to which the ground potential is applied keeps the semiconductor substrate 1 at the ground potential through the short- circuit region 3b and the short-circuit electrode 10. In FIG. 1, the N + contact region 32 exposed on the side surface of the concave groove 9 and doped on the surface of the short-circuit region 3b is formed in the same process as the N + contact region 31. 10 to reduce the contact resistance.
【００１２】図１では、プラズマ窒化シリコン膜５は短
絡電極１０もパッシベーションしている。また、図２に
示すように、チップの半導体層３には、短絡領域部３ｂ
から絶縁分離技術により電気的に分離され、かつ、互い
に絶縁分離技術により電気的に分離された複数の素子形
成領域部３ａが形成されており、各素子形成領域部３ａ
には各種トランジスタ又はダイオードの少なくとも一種
が形成されている。In FIG. 1, the plasma silicon nitride film 5 also passivates the short-circuit electrode 10. As shown in FIG. 2, the semiconductor layer 3 of the chip includes a short-circuit region 3b.
A plurality of element formation region portions 3a which are electrically separated from each other by an insulation separation technology and are electrically separated from each other by an insulation separation technology.
Is formed with at least one of various transistors or diodes.
【００１３】図３に図１の半導体装置の周辺領域の短絡
領域部３ｂと素子形成領域部３ａとの境界部断面を拡大
図示する。２１はトレンチ形成、ポリシリコン埋め込み
技術により形成されて、素子形成領域部３ａの全周を電
気的に分離する絶縁物分離領域であって、３５はＰＭＯ
Ｓトランジスタのソース領域である。図３から、接地電
位付与用のアルミ電極６は、定間隔で短絡領域部３ｂの
表面に形成されたＮ+コンタクト領域（ただし、バンプ
電極７は持たない）３１ａにコンタクトされて、接地抵
抗が低減されている。FIG. 3 shows a short circuit in the peripheral region of the semiconductor device shown in FIG.
The cross section of the boundary between the region 3b and the element formation region 3a is enlarged and shown. Reference numeral 21 denotes an insulator isolation region formed by trench formation and polysilicon embedding techniques to electrically isolate the entire periphery of the element formation region 3a.
This is the source region of the S transistor. From FIG. 3, the aluminum electrode 6 for applying the ground potential is in contact with the N + contact region (but not having the bump electrode 7) 31a formed on the surface of the short-circuit region 3b at regular intervals, and the ground resistance is reduced. Has been reduced.
【００１４】次に、このＳＯＩ半導体装置の製造方法を
説明する。まず、図４に示すように、上記説明した半導
体装置におけるパッシベーション用のプラズマ窒化シリ
コン膜５を形成する前までの段階を作製する。したがっ
て、Ｎ+ コンタクト領域３１、３１ａ、３２、３５は形
成され、その他、各素子形成領域部３ａの各導電型の半
導体領域は形成されている。Next, a method of manufacturing the SOI semiconductor device will be described. First, as shown in FIG. 4, steps before the formation of the plasma silicon nitride film 5 for passivation in the semiconductor device described above are manufactured. Therefore, N + contact regions 31, 31a, 32, and 35 are formed, and in addition, semiconductor regions of each conductivity type of each element formation region 3a are formed.
【００１５】この段階までの製造プロセスは周知のＳＯ
Ｉ半導体装置と同じであり、かつ、本実施例の要部では
ないので説明を省略する。ただし、図４においてウエハ
ーの各チップ形成領域の各周辺領域（短絡領域部３ｂ）
には、スクライブ予定領域に位置してＮ＋コンタクト領
域３２が形成されている。次に、図５に示すようにホト
リソ法及び異方性エッチング（ＲＩＥ）法によりスクラ
イブ予定領域に沿ってスクライブ予定領域より広幅にフ
ィールド酸化膜４、短絡領域部３ｂ及び中間絶縁膜２を
順次除去し、凹溝９を穿設する。その後、約１μｍ厚の
アルミニウム層１０ａを形成する。The manufacturing process up to this stage is based on the well-known SO
Since it is the same as the I semiconductor device and is not a main part of the present embodiment, the description is omitted. However, in FIG. 4, each peripheral region of each chip formation region of the wafer (short-circuit region 3b)
, An N + contact region 32 is formed in a region to be scribed. Next, as shown in FIG. 5, the field oxide film 4, the short-circuit region portion 3b, and the intermediate insulating film 2 are sequentially removed along the planned scribe region by photolithography and anisotropic etching (RIE) so as to be wider than the planned scribe region. Then, a concave groove 9 is formed. Thereafter, an aluminum layer 10a having a thickness of about 1 μm is formed.
【００１６】次に、図６に示すようにホトリソ法及び異
方性エッチング（ＲＩＥ）法により凹溝９の側面を除い
て、アルミニウム層１０ａを除去して、短絡電極１０を
形成する。この短絡電極１０はチップ周辺領域となる短
絡領域部３ｂの側面と半導体基板１の表面とを短絡す
る。次に、従来と同様のプロセスにて図７に示すようＮ
＋ コンタクト領域３１への開口を形成し、アルミ電極６
を形成後、プラズマＣＶＤ法によりプラズマ窒化シリコ
ン膜５を形成し、開口９１およびバンプ電極７を順次形
成する。当然、バンプ電極７はアルミ電極６だけではな
く、各素子形成領域部３ａのアルミコンタクト電極（図
示せず）上にも形成される。Next, as shown in FIG. 6, the aluminum layer 10a is removed by photolithography and anisotropic etching (RIE) except for the side surface of the concave groove 9, and the short-circuit electrode 10 is formed. The short-circuit electrode 10 is short to be a chip peripheral area
The side surface of the entanglement region 3b and the surface of the semiconductor substrate 1 are short-circuited. Next, as shown in FIG. 7 at the same as conventional processes N
+ An opening to the contact region 31 is formed, and the aluminum electrode 6 is formed.
Is formed, a plasma silicon nitride film 5 is formed by a plasma CVD method, and an opening 91 and a bump electrode 7 are sequentially formed. Naturally, the bump electrode 7 is formed not only on the aluminum electrode 6 but also on an aluminum contact electrode (not shown) in each element formation region 3a.
【００１７】次に、図７に示すように、テスト後、スク
ライブ予定領域に沿ってウエハーをスクライブし、良品
のチップを配線基板８の所定位置に配置し、圧接する。
なお、図１では理解を助けるために配線基板８を上にし
て図示している。上記した各異方性エッチング、プラズ
マＣＶＤのプロセス条件については当業者に周知のプロ
セスで形成できるので、説明は省略する。Next, as shown in FIG. 7 , after the test, the wafer is scribed along the area to be scribed, non-defective chips are arranged at predetermined positions on the wiring board 8, and pressed.
In FIG. 1, the wiring board 8 is shown facing upward for easy understanding. Since the process conditions of the above-described anisotropic etching and plasma CVD can be formed by processes well known to those skilled in the art, description thereof will be omitted.
【００１８】以上説明した本実施例のＳＯＩ半導体装置
では、フェースダウンボンディングを採用しているにも
かかわらず、半導体基板１とチップ周辺領域の短絡領域
部３ｂとがスクライブ端面１１に沿って凹溝９と、この
凹溝９の側面に沿って垂直に形成され半導体基板１と短
絡領域部３ｂとを短絡する短絡電極１０とを有している
ので、バンプ電極７により半導体基板１に給電すること
ができ、半導体基板１の電位固定により、その電位変動
を抑止し、この電位変動による素子の耐ノイズマージン
の減少を防止することができる。In the SOI semiconductor device of the present embodiment described above, the semiconductor substrate 1 and the short-circuit region 3b in the chip peripheral region are formed on the scribe end face 11 despite the fact that face-down bonding is employed. along the groove 9, and the semiconductor substrate 1 is formed vertically along the side of the groove 9 short
Because it has a short-circuit electrode 10 to short-circuit the fault area portion 3b, the bump electrodes 7 can be used to power the semiconductor substrate 1, the potential fixing of the semiconductor substrate 1, to suppress the potential variation, this potential It is possible to prevent the noise margin of the element from decreasing due to the fluctuation.
【００１９】また、この実施例では短絡電極１０をスク
ライブ領域上に設けているので、短絡電極１０によりチ
ップの素子配置可能面積が減少することがなく、かつ、
素子配列レイアウトの邪魔となることが無い。なお、短
絡電極１０と半導体基板１との接触抵抗を低減するため
に、半導体基板１特にその表面部の不純物濃度を予め高
濃度化することが好ましい。Further, in this embodiment, since the short-circuit electrode 10 is provided on the scribe region, the short-circuit electrode 10 does not reduce the area in which the chip can be arranged.
There is no hindrance to the element array layout. In order to reduce the contact resistance between the short-circuit electrode 10 and the semiconductor substrate 1, it is preferable to previously increase the impurity concentration of the semiconductor substrate 1, especially the surface portion thereof.
【００２０】更に上記説明では、フリップチップ接続を
例としたが、バンプ電極７を用いるフェースダウンボン
ディングであれば、ＴＡＢ形式や接着剤使用形式のＳＯ
Ｉ半導体装置チップにも適用できることは当然である。 （実施例２）他の実施例を図８を参照して説明する。In the above description, flip-chip connection is taken as an example. However, if face-down bonding using the bump electrode 7 is used, SOB of TAB type or adhesive type is used.
Naturally, it can be applied to the I semiconductor device chip. (Embodiment 2) Another embodiment will be described with reference to FIG.
【００２１】この実施例では、チップのスクライブ端面
から離れたチップ中央部において、凹溝９ａを穿設し、
短絡電極１０ａを設けたものである。したがってこの実
施例では、凹溝９ａの全側面に短絡電極１０ａが形成さ
れることになる。また、短絡電極１０ａは高濃度ポリシ
リコンとした。更に、半導体基板１と半導体層３の短絡
領域部３ｂと短絡電極１０ａとは同導電型とし、短絡電
極１０ａから半導体基板１へオートドープによるＮ+ コ
ンタクト領域１４を形成して、接触抵抗を低減してい
る。In this embodiment, a concave groove 9a is formed in the center of the chip away from the scribe end face of the chip.
This is provided with a short-circuit electrode 10a. Therefore, in this embodiment, the short-circuit electrode 10a is formed on all side surfaces of the concave groove 9a. The short-circuit electrode 10a was made of high-concentration polysilicon. Furthermore, a short-circuit <br/> area portion 3b of the semiconductor substrate 1 and the semiconductor layer 3 and the short-circuit electrode 10 a is the same conductivity type, the N + contact region 14 is formed by auto-doping from the short-circuit electrodes 10 a to the semiconductor substrate 1 Therefore, the contact resistance is reduced.
【００２２】この実施例によれば、チップ中央部におけ
る半導体基板１と半導体層３の短絡領域部３ｂとを低抵
抗で接続することができる。また、実施例１と実施例２
とは同時工程で実施可能である。According to this embodiment, the semiconductor substrate 1 in the central portion of the chip and the short-circuit region 3b of the semiconductor layer 3 can be connected with low resistance. Example 1 and Example 2
Can be performed in a simultaneous step.
【図１】本発明装置の一実施例を示す断面図である。FIG. 1 is a sectional view showing an embodiment of the apparatus of the present invention.
【図２】図１の装置の平面図である。FIG. 2 is a plan view of the apparatus of FIG.
【図３】図１の装置の他方向の断面図である。FIG. 3 is a cross-sectional view of the apparatus of FIG. 1 in another direction.
【図４】図１の装置の製造プロセスを示す断面図であ
る。FIG. 4 is a cross-sectional view showing a manufacturing process of the device of FIG.
【図５】図１の装置の製造プロセスを示す断面図であ
る。FIG. 5 is a sectional view showing a manufacturing process of the device of FIG. 1;
【図６】図１の装置の製造プロセスを示す断面図であ
る。FIG. 6 is a sectional view showing a manufacturing process of the device of FIG. 1;
【図７】図１の装置の製造プロセスを示す断面図であ
る。FIG. 7 is a sectional view showing a manufacturing process of the device of FIG. 1;
【図８】本発明装置の他実施例を示す断面図である。FIG. 8 is a sectional view showing another embodiment of the device of the present invention.
１は半導体基板、２は中間絶縁膜、３は半導体層、３ａ
は半導体層３の素子形成領域部、３ｂは半導体層３の短
絡領域部３ｂ、５はプラズマ窒化シリコン膜、６はアル
ミ電極、７はバンプ電極、８は配線基板、９は凹溝、１
０は短絡電極、１１はスクライブ端面である。1 is a semiconductor substrate, 2 is an intermediate insulating film, 3 is a semiconductor layer, 3a
The element formation region of the semiconductor layer 3, 3b semiconductor layer 3 short
Fault area portion 3b, 5 is a plasma silicon nitride film, the aluminum electrode 6, 7 is bump electrode, 8 is a wiring board, the groove 9, 1
0 is a short-circuit electrode, and 11 is a scribe end face.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 治 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平４−30471（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Osamu Ishihara 1-1-1 Showa-cho, Kariya-shi, Aichi Japan Denso Co., Ltd. (56) References JP-A-4-30471 (JP, A) (58) Survey Field (Int.Cl. 7 , DB name) H01L 21/60
Claims (8)
体層を有し、該半導体層の一領域を他領域から絶縁分離
する分離領域を備える半導体装置において、 前記一領域上に配置され、外部と電気的に接続される電
極と、 前記半導体層に穿設されて前記半導体基板に達する凹部
と、 前記凹部の側面に沿って配置されて前記凹部の底部にお
いて前記半導体基板に接触し、前記電極と前記半導体基
板を電気的に接続する導体と、 を備え、 前記電極は前記一領域と電気的に接続され、前記導体は
前記一領域と電気的に接続され、前記電極と前記半導体
基板は前記一領域を介して電気的に接続され、 前記導体は、前記凹部の側面において前記一領域に接触
する ことを特徴とする半導体装置。1. A semiconductor device having a semiconductor layer on a semiconductor substrate with an intermediate insulating film interposed therebetween and comprising an isolation region for insulating and isolating one region of the semiconductor layer from another region, wherein: An electrode electrically connected to the outside, a recess formed in the semiconductor layer to reach the semiconductor substrate, and disposed along a side surface of the recess to contact the semiconductor substrate at a bottom of the recess, comprising a conductor for electrically connecting the electrode to the semiconductor substrate, wherein the electrode is electrically connected to said one region, said conductor
The electrode and the semiconductor are electrically connected to the one region.
The substrate is electrically connected through the one area, and the conductor contacts the one area on a side surface of the recess.
A semiconductor device, comprising:
体層を有し、該半導体層の一領域を他領域から絶縁分離
する分離領域を備える半導体装置において、 前記半導体層の前記一領域に穿設されて前記半導体基板
に達する凹部と、 前記凹部の側面に沿って配置されて前記凹部の底部にお
いて前記半導体基板に接触し、前記一領域と前記半導体
基板を電気的に接続する導体と、 を備え、 前記導体は、前記凹部の側面において前記一領域に接触
することを特徴とする半導体装置。 2. A semiconductor device according to claim 1, wherein the semiconductor is provided on the semiconductor substrate via an intermediate insulating film.
Having a body layer and insulating and isolating one region of the semiconductor layer from another region
A semiconductor device provided with an isolation region, wherein the semiconductor substrate
And a recess that reaches the bottom of the recess and is located along the side of the recess.
Contacting the semiconductor substrate, the one region and the semiconductor
A conductor that electrically connects the substrate , wherein the conductor contacts the one area on a side surface of the concave portion.
A semiconductor device, comprising:
に、外部と電気的に接続される電極を有することを特徴
とする請求項２記載の半導体装置。 3. The semiconductor device according to claim 2, wherein said one region is electrically connected to said one region.
Characterized by having electrodes electrically connected to the outside
3. The semiconductor device according to claim 2, wherein
れ、前記凹部の側面はスクライブ端面の一部を構成する
ことを特徴とする請求項１乃至３のいずれか記載の半導
体装置。 4. The recess is formed near a scribe area.
And the side surface of the recess forms a part of the scribe end surface.
A semiconductor according to any one of claims 1 to 3, characterized in that:
Body device.
体層を有し、該半導体層の一領域を他領域から絶縁分離
する分離領域を備える半導体装置において、 前記一領域上に配置され、外部と電気的に接続される電
極と、 前記半導体層に穿設されて前記半導体基板に達する凹部
と、 前記凹部の側面に沿って配置されて前記凹部の底部にお
いて前記半導体基板に接触し、前記電極と前記半導体基
板を電気的に接続する導体と、 を備え、 前記凹部はスクライブ領域近傍に穿設され、前記凹部の
側面はスクライブ端面の一部を構成することを特徴とす
る請求項５記載の半導体装置。 5. A semiconductor device on a semiconductor substrate via an intermediate insulating film.
Having a body layer and insulating and isolating one region of the semiconductor layer from another region
A semiconductor device provided with an isolation region that is disposed on the one region and electrically connected to the outside.
A pole and a recess drilled in the semiconductor layer to reach the semiconductor substrate
And disposed along the side surface of the concave portion and provided at the bottom of the concave portion.
Contacting the semiconductor substrate, the electrode and the semiconductor substrate
A conductor for electrically connecting the plate , wherein the recess is formed near the scribe area, and
The side faces constitute a part of the scribe end face.
The semiconductor device according to claim 5.
れ、前記導体は前記一領域と電気的に接続され、前記電
極と前記半導体基板は前記一領域を介して電気的に接続
されることを特徴とする半導体装置。 6. The electrode is electrically connected to the one region.
The conductor is electrically connected to the one area, and
The pole and the semiconductor substrate are electrically connected through the one region
A semiconductor device characterized by being performed.
体層を有し、該半導体層の一領域を他領域から絶縁分離Having a body layer and insulating and isolating one region of the semiconductor layer from another region
する分離領域を備える半導体装置において、In a semiconductor device having an isolation region, 前記半導体層の前記一領域に穿設されて前記半導体基板The semiconductor substrate being pierced in the one region of the semiconductor layer;
に達する凹部と、With a recess reaching 前記凹部の側面に沿って配置されて前記凹部の底部におIt is arranged along the side surface of the recess and is located at the bottom of the recess.
いて前記半導体基板に接触し、前記一領域と前記半導体Contacting the semiconductor substrate, the one region and the semiconductor
基板を電気的に接続する導体と、A conductor for electrically connecting the substrates, を備え、With 前記凹部はスクライブ領域近傍に穿設され、前記凹部のThe recess is formed near the scribe area, and the recess is formed.
側面はスクライブ端面の一部を構成することを特徴とすThe side faces constitute a part of the scribe end face.
る半導体装置。Semiconductor device.
に、外部と電気的に接続される電極を有することを特徴Characterized by having electrodes electrically connected to the outside
とする請求項７記載の半導体装置。The semiconductor device according to claim 7, wherein
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| JP03060693A JP3269536B2 (en) | 1993-02-19 | 1993-02-19 | Semiconductor device |
Applications Claiming Priority (1)
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| JP03060693A JP3269536B2 (en) | 1993-02-19 | 1993-02-19 | Semiconductor device |
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| JPH06244239A JPH06244239A (en) | 1994-09-02 |
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- 1993-02-19 JP JP03060693A patent/JP3269536B2/en not_active Expired - Lifetime
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