JP3135968B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP3135968B2 JP3135968B2 JP04019206A JP1920692A JP3135968B2 JP 3135968 B2 JP3135968 B2 JP 3135968B2 JP 04019206 A JP04019206 A JP 04019206A JP 1920692 A JP1920692 A JP 1920692A JP 3135968 B2 JP3135968 B2 JP 3135968B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、半導体基板の夫々異なる領域
に、ＭＩＳ容量及びこのＭＩＳ容量に結線される複数の
回路素子を備えた半導体集積回路装置の製造方法に適用
して有効な技術に関するものである。
製造方法に関し、特に、半導体基板の夫々異なる領域
に、ＭＩＳ容量及びこのＭＩＳ容量に結線される複数の
回路素子を備えた半導体集積回路装置の製造方法に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】半導体基板の夫々異なる領域に、ＭＩＳ
容量とバイポーラトランジスタを備えた半導体集積回路
装置、いわゆるバイポーラ−リニアＩＣが使用されてい
る。
容量とバイポーラトランジスタを備えた半導体集積回路
装置、いわゆるバイポーラ−リニアＩＣが使用されてい
る。
【０００３】前記ＭＩＳ容量は、半導体領域で構成され
る下部電極、この下部電極上に誘電体膜を介して設けら
れた上部電極の夫々から構成されている。前記下部電極
を構成する半導体領域は、半導体基板の主面部に設けら
れている。また、この下部電極には、引出し用電極が接
続されている。この引出し用電極は、第１層目の配線形
成工程で形成される。この引出し用電極は、例えば、珪
素が添加されたアルミニウム合金膜で構成されている。
前記誘電体膜は、半導体基板の主面に設けられている。
この誘電体膜は、例えば、窒化珪素膜で構成されてい
る。前記上部電極は、前記引出し用電極と同様に、第１
層目の配線形成工程で形成されたアルミニウム合金膜で
構成されている。
る下部電極、この下部電極上に誘電体膜を介して設けら
れた上部電極の夫々から構成されている。前記下部電極
を構成する半導体領域は、半導体基板の主面部に設けら
れている。また、この下部電極には、引出し用電極が接
続されている。この引出し用電極は、第１層目の配線形
成工程で形成される。この引出し用電極は、例えば、珪
素が添加されたアルミニウム合金膜で構成されている。
前記誘電体膜は、半導体基板の主面に設けられている。
この誘電体膜は、例えば、窒化珪素膜で構成されてい
る。前記上部電極は、前記引出し用電極と同様に、第１
層目の配線形成工程で形成されたアルミニウム合金膜で
構成されている。
【０００４】前記バイポーラトランジスタのエミッタ領
域、ベース領域、コレクタ領域の夫々を構成する半導体
領域には、夫々、電極が接続されている。これらの電極
は、前記上部電極及び引出し用電極と同一工程で形成さ
れたアルミニウム合金膜で構成されている。
域、ベース領域、コレクタ領域の夫々を構成する半導体
領域には、夫々、電極が接続されている。これらの電極
は、前記上部電極及び引出し用電極と同一工程で形成さ
れたアルミニウム合金膜で構成されている。
【０００５】前記ＭＩＳ容量の上部電極、引出し用電極
の夫々と、バイポーラトランジスタの各電極との間は、
第１層目の配線と第２層目の配線を用いて結線されてい
る。前記第２層目の配線は、前記第１層目の配線と同様
に、例えば、アルミニウム合金膜で構成されている。
の夫々と、バイポーラトランジスタの各電極との間は、
第１層目の配線と第２層目の配線を用いて結線されてい
る。前記第２層目の配線は、前記第１層目の配線と同様
に、例えば、アルミニウム合金膜で構成されている。
【０００６】このように構成される半導体集積回路装置
では、ＭＩＳ容量の誘電体膜の経時絶縁破壊（ＴＤＤ
Ｂ：Ｔime Ｄependent Ｄielectric Ｂreakdown）が
問題になる。そこで、経時絶縁破壊に至る可能性がある
誘電体膜を検出する必要がある。このような誘電体膜を
検出する方法としては、工程内でのＱＣＴＥＧ（Ｑuali
ty Ｃheck Ｔest Ｅlementary Ｇroup）により、半
導体ウェーハ当たり数点のチップ部品を検査し、最終的
には製品のエージングで初期不良を取り除く手法があ
る。
では、ＭＩＳ容量の誘電体膜の経時絶縁破壊（ＴＤＤ
Ｂ：Ｔime Ｄependent Ｄielectric Ｂreakdown）が
問題になる。そこで、経時絶縁破壊に至る可能性がある
誘電体膜を検出する必要がある。このような誘電体膜を
検出する方法としては、工程内でのＱＣＴＥＧ（Ｑuali
ty Ｃheck Ｔest Ｅlementary Ｇroup）により、半
導体ウェーハ当たり数点のチップ部品を検査し、最終的
には製品のエージングで初期不良を取り除く手法があ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【０００８】エージングはＭＩＳ容量とバイポーラトラ
ンジスタとを結線した後で行なわれるため、バイポーラ
トランジスタの最大定格以上の電圧を印加することがで
きない。従って、エージングを行なっても、初期不良に
なる可能性がある誘電体膜のうちには、破壊されないも
のもあり、初期不良が発生するという問題がある。
ンジスタとを結線した後で行なわれるため、バイポーラ
トランジスタの最大定格以上の電圧を印加することがで
きない。従って、エージングを行なっても、初期不良に
なる可能性がある誘電体膜のうちには、破壊されないも
のもあり、初期不良が発生するという問題がある。
【０００９】そこで、公知技術ではないが、特願平２−
２５２２８６号に記載されているように、第１層目の配
線形成工程より前に、ＭＩＳ容量の上部電極、引出し用
電極の夫々を形成すると共に、検査用パッドを形成し、
この検査用パッドと上部電極、検査用パッドと引出し用
電極との間を結線し、検査用パッドを介して誘電体膜に
過負荷を与える方法が提案されている。誘電体膜に過負
荷を与えることにより、初期不良になる可能性がある誘
電体膜は破壊される。この後、前記検査用パッドを用い
て誘電体膜を検査することにより、破壊された誘電体膜
を検出する。次に、前記上部電極、引出し用電極、検査
用パッド、上部電極と検査用パッドとの結線、引出し用
電極と検査用パッドとの結線の夫々を、エッチングで除
去する。この後、従来の第１層目の配線及び第２層目の
配線の夫々を形成する方法が提案されている。しかし、
検査用パッドと同一層の配線を除去する工程において、
ＭＩＳ容量の誘電体膜の表面もエッチングされるため、
誘電体膜の膜質が劣化し、誘電体膜の絶縁耐圧が低下す
るという問題がある。
２５２２８６号に記載されているように、第１層目の配
線形成工程より前に、ＭＩＳ容量の上部電極、引出し用
電極の夫々を形成すると共に、検査用パッドを形成し、
この検査用パッドと上部電極、検査用パッドと引出し用
電極との間を結線し、検査用パッドを介して誘電体膜に
過負荷を与える方法が提案されている。誘電体膜に過負
荷を与えることにより、初期不良になる可能性がある誘
電体膜は破壊される。この後、前記検査用パッドを用い
て誘電体膜を検査することにより、破壊された誘電体膜
を検出する。次に、前記上部電極、引出し用電極、検査
用パッド、上部電極と検査用パッドとの結線、引出し用
電極と検査用パッドとの結線の夫々を、エッチングで除
去する。この後、従来の第１層目の配線及び第２層目の
配線の夫々を形成する方法が提案されている。しかし、
検査用パッドと同一層の配線を除去する工程において、
ＭＩＳ容量の誘電体膜の表面もエッチングされるため、
誘電体膜の膜質が劣化し、誘電体膜の絶縁耐圧が低下す
るという問題がある。
【００１０】また、他の方法として、これも公知技術で
はないが、特願平３−３３３６０１号に記載されている
ように、単層の配線でＭＩＳ容量とＭＩＳＦＥＴとの間
を結線する半導体集積回路装置の製造方法において、配
線層の形成工程を２回に分け、第１回目の配線形成工程
でＭＩＳ容量の上部電極、引出し用電極、検査用パッド
の夫々を形成すると共に、上部電極と検査用パッドとの
間、引出し用電極と検査用パッドとの間を結線し、検査
用パッドを介して誘電体膜に過負荷を与える方法が提案
されている。誘電体膜に過負荷を与えることにより、初
期不良に至る可能性がある誘電体膜が破壊される。次
に、初期不良になる可能性がある誘電体膜を検出した
後、第２回目の配線形成工程で、ＭＩＳ容量とＭＩＳＦ
ＥＴとの間を結線する。しかし、この場合には、実質的
に、配線の形成工程が一回増えるので、工程数が増加す
るという問題がある。
はないが、特願平３−３３３６０１号に記載されている
ように、単層の配線でＭＩＳ容量とＭＩＳＦＥＴとの間
を結線する半導体集積回路装置の製造方法において、配
線層の形成工程を２回に分け、第１回目の配線形成工程
でＭＩＳ容量の上部電極、引出し用電極、検査用パッド
の夫々を形成すると共に、上部電極と検査用パッドとの
間、引出し用電極と検査用パッドとの間を結線し、検査
用パッドを介して誘電体膜に過負荷を与える方法が提案
されている。誘電体膜に過負荷を与えることにより、初
期不良に至る可能性がある誘電体膜が破壊される。次
に、初期不良になる可能性がある誘電体膜を検出した
後、第２回目の配線形成工程で、ＭＩＳ容量とＭＩＳＦ
ＥＴとの間を結線する。しかし、この場合には、実質的
に、配線の形成工程が一回増えるので、工程数が増加す
るという問題がある。
【００１１】本発明の目的は、半導体集積回路装置の製
造方法において、歩留りを向上することが可能な技術を
提供することにある。
造方法において、歩留りを向上することが可能な技術を
提供することにある。
【００１２】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、信頼性を向上することが可能
な技術を提供することにある。
装置の製造方法において、信頼性を向上することが可能
な技術を提供することにある。
【００１３】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、工程数を低減することが可能
な技術を提供することにある。
装置の製造方法において、工程数を低減することが可能
な技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１６】（１）同一半導体基板の相互に異なる領域
の夫々に、半導体領域で構成される下部電極上に誘電体
膜を介して上部電極を設けたＭＩＳ容量、このＭＩＳ容
量に結線される複数の回路素子の夫々を形成し、前記Ｍ
ＩＳ容量と回路素子との間及び回路素子間の夫々を、２
層の配線で結線する半導体集積回路装置の製造方法にお
いて、前記半導体基板の相互に異なる領域の夫々に、Ｍ
ＩＳ容量の下部電極及び誘電体膜、並びに複数の回路素
子の夫々を形成する工程と、第１層の配線で、前記ＭＩ
Ｓ容量の上部電極を形成すると共に、この上部電極と第
１の検査用パッドとの結線、前記下部電極と第２の検査
用パッドの結線、前記複数の回路素子間の結線の一部を
形成する工程と、前記第１及び第２の検査用パッドに所
定の電圧を印加して前記ＭＩＳ容量の誘電体膜に過負荷
を与える工程と、前記ＭＩＳ容量の上部電極と第１の検
査用パッドとの結線、前記下部電極と第２の検査用パッ
ドとの結線の夫々を非結線にする工程と、第２層の配線
で、前記ＭＩＳ容量と複数の回路素子との間の結線、複
数の回路素子間の残部の結線を形成する工程とを備え
る。
の夫々に、半導体領域で構成される下部電極上に誘電体
膜を介して上部電極を設けたＭＩＳ容量、このＭＩＳ容
量に結線される複数の回路素子の夫々を形成し、前記Ｍ
ＩＳ容量と回路素子との間及び回路素子間の夫々を、２
層の配線で結線する半導体集積回路装置の製造方法にお
いて、前記半導体基板の相互に異なる領域の夫々に、Ｍ
ＩＳ容量の下部電極及び誘電体膜、並びに複数の回路素
子の夫々を形成する工程と、第１層の配線で、前記ＭＩ
Ｓ容量の上部電極を形成すると共に、この上部電極と第
１の検査用パッドとの結線、前記下部電極と第２の検査
用パッドの結線、前記複数の回路素子間の結線の一部を
形成する工程と、前記第１及び第２の検査用パッドに所
定の電圧を印加して前記ＭＩＳ容量の誘電体膜に過負荷
を与える工程と、前記ＭＩＳ容量の上部電極と第１の検
査用パッドとの結線、前記下部電極と第２の検査用パッ
ドとの結線の夫々を非結線にする工程と、第２層の配線
で、前記ＭＩＳ容量と複数の回路素子との間の結線、複
数の回路素子間の残部の結線を形成する工程とを備え
る。
【００１７】（２）前記ＭＩＳ容量の上部電極を、第１
層の配線で形成し、前記上部電極と第１の検査用パッド
の結線、前記下部電極と第２の検査用パッドの結線、複
数の回路素子間の結線の一部の夫々を、前記第１層の配
線より上層の第２層の配線で形成し、前記ＭＩＳ容量と
複数の回路素子の結線、複数の回路素子間の結線の残部
の夫々を前記第２層の配線より上層の第３層の配線で形
成する。
層の配線で形成し、前記上部電極と第１の検査用パッド
の結線、前記下部電極と第２の検査用パッドの結線、複
数の回路素子間の結線の一部の夫々を、前記第１層の配
線より上層の第２層の配線で形成し、前記ＭＩＳ容量と
複数の回路素子の結線、複数の回路素子間の結線の残部
の夫々を前記第２層の配線より上層の第３層の配線で形
成する。
【００１８】
【作用】前述した手段（１）または（２）によれば、誘
電体膜上に形成される第１層の配線をはがす工程をなく
すことができるので、エッチングによる誘電体膜の絶縁
耐圧の低下を防止できる。これにより、半導体集積回路
装置の歩留りを向上できる。また、信頼性を向上でき
る。
電体膜上に形成される第１層の配線をはがす工程をなく
すことができるので、エッチングによる誘電体膜の絶縁
耐圧の低下を防止できる。これにより、半導体集積回路
装置の歩留りを向上できる。また、信頼性を向上でき
る。
【００１９】また、第１層の配線または第２層の配線を
形成する工程を兼用して、上部電極と検査用パッドの結
線、下部電極と検査用パッドの結線を形成しているの
で、工程数を低減できる。
形成する工程を兼用して、上部電極と検査用パッドの結
線、下部電極と検査用パッドの結線を形成しているの
で、工程数を低減できる。
【００２０】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
【００２１】〔実施例１〕本発明の実施例１の半導体集
積回路装置の製造方法を、図１（フローチャート）を用
いて説明する。
積回路装置の製造方法を、図１（フローチャート）を用
いて説明する。
【００２２】まず、ｐ-型半導体基板１の主面部にｎ型
不純物を導入する。この後、前記ｐ-型半導体基板１の
主面上に、ｎ-型エピタキシャル層３を形成する。この
工程で、ｐ-型半導体基板１の主面部及びｎ-型エピタキ
シャル層３の下部に、埋込み型のｎ+型半導体領域２が
形成される。前記ｎ-型エピタキシャル層３は、バイポ
ーラトランジスタＴｒのコレクタ領域、ＭＩＳ容量Ｃの
下部電極の夫々を構成する。
不純物を導入する。この後、前記ｐ-型半導体基板１の
主面上に、ｎ-型エピタキシャル層３を形成する。この
工程で、ｐ-型半導体基板１の主面部及びｎ-型エピタキ
シャル層３の下部に、埋込み型のｎ+型半導体領域２が
形成される。前記ｎ-型エピタキシャル層３は、バイポ
ーラトランジスタＴｒのコレクタ領域、ＭＩＳ容量Ｃの
下部電極の夫々を構成する。
【００２３】次に、前記ｎ-型エピタキシャル層３の非
活性領域に、ｐ型不純物を導入し、ｐ-型半導体領域４
を形成する。このｐ-型半導体領域４は、分離領域を構
成する。この後、バイポーラトランジスタＴｒのベース
領域を構成するｐ型半導体領域５、エミッタ領域を構成
するｎ型半導体領域６の夫々を、活性領域のｎ-型エピ
タキシャル層３の主面部に形成する。
活性領域に、ｐ型不純物を導入し、ｐ-型半導体領域４
を形成する。このｐ-型半導体領域４は、分離領域を構
成する。この後、バイポーラトランジスタＴｒのベース
領域を構成するｐ型半導体領域５、エミッタ領域を構成
するｎ型半導体領域６の夫々を、活性領域のｎ-型エピ
タキシャル層３の主面部に形成する。
【００２４】次に、前記ｎ-型エピタキシャル層３の主
面上に、絶縁膜７を形成する。この後、ＭＩＳ容量Ｃの
形成領域において、絶縁膜７に開口を形成する。
面上に、絶縁膜７を形成する。この後、ＭＩＳ容量Ｃの
形成領域において、絶縁膜７に開口を形成する。
【００２５】次に、ＭＩＳ容量Ｃの誘電体膜８を形成す
る＜１０１＞。この誘電体膜８は、例えば、窒化珪素膜
を堆積後、この窒化珪素膜をフォトリソグラフィ技術及
びエッチング技術でパターンニングすることにより形成
される。この後、ＭＩＳ容量Ｃの下部電極上、バイポー
ラトランジスタＴｒの各動作領域上の絶縁膜７に、開口
を形成する。
る＜１０１＞。この誘電体膜８は、例えば、窒化珪素膜
を堆積後、この窒化珪素膜をフォトリソグラフィ技術及
びエッチング技術でパターンニングすることにより形成
される。この後、ＭＩＳ容量Ｃの下部電極上、バイポー
ラトランジスタＴｒの各動作領域上の絶縁膜７に、開口
を形成する。
【００２６】次に、導電膜、例えば珪素を添加したアル
ミニウム合金膜を堆積する。このアルミニウム合金膜
は、第１層目の配線を構成する。この後、このアルミニ
ウム合金膜をフォトリソグラフィ技術及びエッチング技
術でパターンニングする。このパターンニング工程によ
り、図２（工程の一部で示す要部断面図）及び図３（工
程の一部で示す要部平面図）に示すように、ＭＩＳ容量
Ｃの上部電極１０Ｕ、下部電極に接続される引出し用電
極１０Ｌ、前記バイポーラトランジスタのエミッタ電極
１０Ｅ、ベース電極１０Ｂ、コレクタ電極１０Ｃの夫々
が形成される。なお、同図３では、主に、ＭＩＳ容量Ｃ
の形成領域を図示しているので、バイポーラトランジス
タＴｒは図示していない。また、同時に、第１の検査用
パッド１２Ａと上部電極１０Ｕとの間の結線１１Ａ、第
２の検査用パッド１２Ｂと引出し用電極１０Ｌ（下部電
極）との間の結線１１Ｂが形成される。また、同時に、
同図３に示すように、ＭＩＳ容量Ｃ以外の回路素子の電
極１０、電極１０間の結線１１の一部が形成される＜１
０２＞。
ミニウム合金膜を堆積する。このアルミニウム合金膜
は、第１層目の配線を構成する。この後、このアルミニ
ウム合金膜をフォトリソグラフィ技術及びエッチング技
術でパターンニングする。このパターンニング工程によ
り、図２（工程の一部で示す要部断面図）及び図３（工
程の一部で示す要部平面図）に示すように、ＭＩＳ容量
Ｃの上部電極１０Ｕ、下部電極に接続される引出し用電
極１０Ｌ、前記バイポーラトランジスタのエミッタ電極
１０Ｅ、ベース電極１０Ｂ、コレクタ電極１０Ｃの夫々
が形成される。なお、同図３では、主に、ＭＩＳ容量Ｃ
の形成領域を図示しているので、バイポーラトランジス
タＴｒは図示していない。また、同時に、第１の検査用
パッド１２Ａと上部電極１０Ｕとの間の結線１１Ａ、第
２の検査用パッド１２Ｂと引出し用電極１０Ｌ（下部電
極）との間の結線１１Ｂが形成される。また、同時に、
同図３に示すように、ＭＩＳ容量Ｃ以外の回路素子の電
極１０、電極１０間の結線１１の一部が形成される＜１
０２＞。
【００２７】次に、前記第１及び第２の検査用パッド１
２Ａ，１２Ｂの夫々に、例えば、８０Ｖ程度の電圧を、
１秒程度印加し、誘電体膜８に過負荷を与える＜１０３
＞。この工程で、前記誘電体膜８のうち、膜質が悪く、
絶縁耐圧が低いものは破壊されるので、初期不良に至る
可能性がある誘電体膜８は破壊される。
２Ａ，１２Ｂの夫々に、例えば、８０Ｖ程度の電圧を、
１秒程度印加し、誘電体膜８に過負荷を与える＜１０３
＞。この工程で、前記誘電体膜８のうち、膜質が悪く、
絶縁耐圧が低いものは破壊されるので、初期不良に至る
可能性がある誘電体膜８は破壊される。
【００２８】次に、前記第１及び第２の検査用パッド１
２Ａ，１２Ｂの夫々に、ウェーハプローバのプローブ針
を押し当て、破壊された誘電体膜８を検出する＜１０４
＞。検出された不良のＭＩＳ容量Ｃを有する半導体チッ
プには、例えば、レーザマーキングが施される。また、
不良のＭＩＳ容量を有する半導体チップの位置を、記憶
媒体に記憶させても良い。
２Ａ，１２Ｂの夫々に、ウェーハプローバのプローブ針
を押し当て、破壊された誘電体膜８を検出する＜１０４
＞。検出された不良のＭＩＳ容量Ｃを有する半導体チッ
プには、例えば、レーザマーキングが施される。また、
不良のＭＩＳ容量を有する半導体チップの位置を、記憶
媒体に記憶させても良い。
【００２９】次に、図４（工程の一部で示す要部断面
図）及び図５（工程の一部で示す要部平面図）に示すよ
うに、例えば、フォトレジスト膜１５（図５では図示し
ない）をマスクとして、前記上部電極１０Ｕと第１の検
査用パッド１２Ａの間の結線１１Ａ、引出し用電極１０
Ｌ（下部電極）と第２の検査用パッド１２Ｂの間の結線
１１Ｂを、エッチングして非結線にする＜１０５＞。ま
た、レーザにより、結線１１Ａ，１１Ｂを非結線にして
も良い。なお、非結線にするために結線１１Ａ，１１Ｂ
を除去する際には、図６（実施例１の製造方法の変形例
を示し、工程の一部で示す要部平面図）に示すように、
ほぼ、電極１０Ｕ，１０Ｌ、検査用パッド１２Ａ，１２
Ｂの部分のみを残すようにしても良い。
図）及び図５（工程の一部で示す要部平面図）に示すよ
うに、例えば、フォトレジスト膜１５（図５では図示し
ない）をマスクとして、前記上部電極１０Ｕと第１の検
査用パッド１２Ａの間の結線１１Ａ、引出し用電極１０
Ｌ（下部電極）と第２の検査用パッド１２Ｂの間の結線
１１Ｂを、エッチングして非結線にする＜１０５＞。ま
た、レーザにより、結線１１Ａ，１１Ｂを非結線にして
も良い。なお、非結線にするために結線１１Ａ，１１Ｂ
を除去する際には、図６（実施例１の製造方法の変形例
を示し、工程の一部で示す要部平面図）に示すように、
ほぼ、電極１０Ｕ，１０Ｌ、検査用パッド１２Ａ，１２
Ｂの部分のみを残すようにしても良い。
【００３０】次に、層間絶縁膜１７を形成する。この
後、この層間絶縁膜１７に、前記電極１０（１０Ｕ，１
０Ｌ、１０Ｅ，１０Ｂ，１０Ｃ）の表面を露出させる接
続孔を形成する。
後、この層間絶縁膜１７に、前記電極１０（１０Ｕ，１
０Ｌ、１０Ｅ，１０Ｂ，１０Ｃ）の表面を露出させる接
続孔を形成する。
【００３１】次に、導電膜例えばアルミウム合金膜を堆
積する。このアルミニウム合金膜は、第２層目の配線を
構成する。この後、このアルミニウム合金膜をフォトリ
ソグラフィ技術及びエッチング技術でパターンニング
し、第２層の配線１８を形成する。この第２層の配線１
８は、前記バイポーラトランジスタＴｒの各電極１０
Ｅ，１０Ｂ，１０Ｃまたは他の回路素子の電極１０とＭ
ＩＳ容量Ｃの電極１０Ｕ，１０Ｌとの結線、バイポーラ
トランジスタＴｒの電極１０Ｅ，１０Ｂ，１０Ｃ間及び
バイポーラトランジスタの電極１０Ｅ，１０Ｂ，１０Ｃ
と他の回路素子の電極１０との結線の残部を形成する＜
１０６＞。
積する。このアルミニウム合金膜は、第２層目の配線を
構成する。この後、このアルミニウム合金膜をフォトリ
ソグラフィ技術及びエッチング技術でパターンニング
し、第２層の配線１８を形成する。この第２層の配線１
８は、前記バイポーラトランジスタＴｒの各電極１０
Ｅ，１０Ｂ，１０Ｃまたは他の回路素子の電極１０とＭ
ＩＳ容量Ｃの電極１０Ｕ，１０Ｌとの結線、バイポーラ
トランジスタＴｒの電極１０Ｅ，１０Ｂ，１０Ｃ間及び
バイポーラトランジスタの電極１０Ｅ，１０Ｂ，１０Ｃ
と他の回路素子の電極１０との結線の残部を形成する＜
１０６＞。
【００３２】次に、前記第２層の配線１８上に図示しな
い表面保護膜を形成することにより、本実施例１の半導
体集積回路装置は完成する。
い表面保護膜を形成することにより、本実施例１の半導
体集積回路装置は完成する。
【００３３】以上、説明したように、本実施例１の半導
体集積回路装置の製造方法では、ｐ-型半導体基板１の
相互に異なる領域の夫々に、ｎ-型エピタキシャル層３
で構成される下部電極上に誘電体膜８を介して上部電極
１０Ｕを設けたＭＩＳ容量Ｃ、このＭＩＳ容量Ｃに結線
される回路素子（例えばバイポーラトランジスタＴｒ）
の夫々を形成し、前記ＭＩＳ容量Ｃと回路素子との間及
び回路素子間の夫々を、２層の配線（１０，１８）で結
線する半導体集積回路装置の製造方法において、ｐ-型
半導体基板１の相互に異なる領域の夫々に、ＭＩＳ容量
Ｃの下部電極（ｎ-型エピタキシャル層３）及び誘電体
膜８、並びに回路素子（例えばバイポーラトランジスタ
Ｔｒ）の夫々を形成する工程と、第１層の配線１０で、
前記ＭＩＳ容量Ｃの上部電極１０Ｕを形成すると共に、
この上部電極１０Ｕと第１の検査用パッド１２Ａとの結
線１１Ａ、前記下部電極に接続される引出し用電極１０
Ｌと第２の検査用パッド１２Ｂとの結線１１Ｂ、前記回
路素子間の結線１１の一部を形成する工程と、前記第１
及び第２の検査用パッド１２Ａ，１２Ｂに所定の電圧を
印加して前記ＭＩＳ容量Ｃの誘電体膜８に過負荷を与え
る工程と、前記ＭＩＳ容量Ｃの上部電極１０Ｕと第１の
検査用パッド１２Ａとの結線１１Ａ、前記下部電極に接
続される引出し用電極１０Ｌと第２の検査用パッド１２
Ｂとの結線１１Ｂの夫々を非結線にする工程と、第２層
の配線１８で、前記ＭＩＳ容量Ｃと回路素子との間の結
線、回路素子間の残部の結線を形成する工程とを備え
る。この構成によれば、誘電体膜８上に形成される上部
電極１０Ｕをはがす工程をなくすことができるので、エ
ッチングによる誘電体膜８の絶縁耐圧の低下を防止でき
る。これにより、半導体集積回路装置の歩留りを向上で
きる。また、信頼性を向上できる。
体集積回路装置の製造方法では、ｐ-型半導体基板１の
相互に異なる領域の夫々に、ｎ-型エピタキシャル層３
で構成される下部電極上に誘電体膜８を介して上部電極
１０Ｕを設けたＭＩＳ容量Ｃ、このＭＩＳ容量Ｃに結線
される回路素子（例えばバイポーラトランジスタＴｒ）
の夫々を形成し、前記ＭＩＳ容量Ｃと回路素子との間及
び回路素子間の夫々を、２層の配線（１０，１８）で結
線する半導体集積回路装置の製造方法において、ｐ-型
半導体基板１の相互に異なる領域の夫々に、ＭＩＳ容量
Ｃの下部電極（ｎ-型エピタキシャル層３）及び誘電体
膜８、並びに回路素子（例えばバイポーラトランジスタ
Ｔｒ）の夫々を形成する工程と、第１層の配線１０で、
前記ＭＩＳ容量Ｃの上部電極１０Ｕを形成すると共に、
この上部電極１０Ｕと第１の検査用パッド１２Ａとの結
線１１Ａ、前記下部電極に接続される引出し用電極１０
Ｌと第２の検査用パッド１２Ｂとの結線１１Ｂ、前記回
路素子間の結線１１の一部を形成する工程と、前記第１
及び第２の検査用パッド１２Ａ，１２Ｂに所定の電圧を
印加して前記ＭＩＳ容量Ｃの誘電体膜８に過負荷を与え
る工程と、前記ＭＩＳ容量Ｃの上部電極１０Ｕと第１の
検査用パッド１２Ａとの結線１１Ａ、前記下部電極に接
続される引出し用電極１０Ｌと第２の検査用パッド１２
Ｂとの結線１１Ｂの夫々を非結線にする工程と、第２層
の配線１８で、前記ＭＩＳ容量Ｃと回路素子との間の結
線、回路素子間の残部の結線を形成する工程とを備え
る。この構成によれば、誘電体膜８上に形成される上部
電極１０Ｕをはがす工程をなくすことができるので、エ
ッチングによる誘電体膜８の絶縁耐圧の低下を防止でき
る。これにより、半導体集積回路装置の歩留りを向上で
きる。また、信頼性を向上できる。
【００３４】また、第１層の配線１０を形成する工程を
兼用して、上部電極１０Ｕと第１の検査用パッド１２Ａ
の間の結線１１Ａ、下部電極に接続される引出し用電極
１０Ｌと第２の検査用パッド１２Ｂとの間の結線１１Ｂ
を形成しているので、工程数を低減できる。
兼用して、上部電極１０Ｕと第１の検査用パッド１２Ａ
の間の結線１１Ａ、下部電極に接続される引出し用電極
１０Ｌと第２の検査用パッド１２Ｂとの間の結線１１Ｂ
を形成しているので、工程数を低減できる。
【００３５】なお、前記図３では、ＭＩＳ容量Ｃの下部
電極に接続される引出し用電極１０Ｌと第２の検査用パ
ッド１２Ｂとの間を結線１１Ｂで接続した例を示した
が、複数のＭＩＳ容量Ｃの下部電極を構成するｎ-型エ
ピタキシャル層３間が電気的に接続されている場合に
は、図８（実施例１の製造方法の変形例を示し、工程の
一部で示す要部平面図）に示すように、複数のＭＩＳ容
量Ｃの下部電極に共通な引出し用電極１０ＬＣを形成
し、この共通の引出し用電極１０ＬＣと第２の検査用パ
ッド１２Ｂとの間を結線１１Ｂで接続しても良い。
電極に接続される引出し用電極１０Ｌと第２の検査用パ
ッド１２Ｂとの間を結線１１Ｂで接続した例を示した
が、複数のＭＩＳ容量Ｃの下部電極を構成するｎ-型エ
ピタキシャル層３間が電気的に接続されている場合に
は、図８（実施例１の製造方法の変形例を示し、工程の
一部で示す要部平面図）に示すように、複数のＭＩＳ容
量Ｃの下部電極に共通な引出し用電極１０ＬＣを形成
し、この共通の引出し用電極１０ＬＣと第２の検査用パ
ッド１２Ｂとの間を結線１１Ｂで接続しても良い。
【００３６】〔実施例２〕本発明の実施例２の半導体集
積回路装置の製造方法を、図９乃至図１２（実施例２の
半導体集積回路装置を工程の一部で示す要部断面図）を
用いて説明する。
積回路装置の製造方法を、図９乃至図１２（実施例２の
半導体集積回路装置を工程の一部で示す要部断面図）を
用いて説明する。
【００３７】まず、第１層目の配線を構成するアルミニ
ウム合金膜を堆積する工程までを、前記実施例１と同様
に行なう。この後、この導電膜をパターンニングし、図
９に示すように、ＭＩＳ容量Ｃの上部電極１０Ｕ、下部
電極に接続される引出し用電極１０Ｌ、バイポーラトラ
ンジスタＴｒのエミッタ電極１０Ｅ、ベース電極１０
Ｂ、コレクタ電極１０Ｃの夫々を形成する。この工程で
は、前記上部電極１０Ｕ、引出し用電極１０Ｌのみを形
成する。また、同時に、ＭＩＳ容量Ｃ以外の回路素子の
電極１０、電極間の結線１１の一部を形成する。
ウム合金膜を堆積する工程までを、前記実施例１と同様
に行なう。この後、この導電膜をパターンニングし、図
９に示すように、ＭＩＳ容量Ｃの上部電極１０Ｕ、下部
電極に接続される引出し用電極１０Ｌ、バイポーラトラ
ンジスタＴｒのエミッタ電極１０Ｅ、ベース電極１０
Ｂ、コレクタ電極１０Ｃの夫々を形成する。この工程で
は、前記上部電極１０Ｕ、引出し用電極１０Ｌのみを形
成する。また、同時に、ＭＩＳ容量Ｃ以外の回路素子の
電極１０、電極間の結線１１の一部を形成する。
【００３８】次に、層間絶縁膜１７を形成する。この
後、この層間絶縁膜１７に、前記電極１０（１０Ｕ，１
０Ｌ，１０Ｅ，１０Ｂ，１０Ｃ）の表面を露出させる接
続孔を形成する。
後、この層間絶縁膜１７に、前記電極１０（１０Ｕ，１
０Ｌ，１０Ｅ，１０Ｂ，１０Ｃ）の表面を露出させる接
続孔を形成する。
【００３９】次に、導電膜例えば、アルミニウム合金膜
を堆積する。このアルミニウム合金膜は、第２層目の配
線を構成する。この後、このアルミニウム合金膜をフォ
トリソグラフィ技術及びエッチング技術でパターンニン
グし、図１０に示すように、第２層の配線１８を形成す
る。この第２層の配線１８を形成することにより、第１
の検査用パッドと上部電極１０Ｕとの間の結線１８Ａ、
第２の検査用パッドと引出し用電極１０Ｌ（下部電極）
との間の結線１８Ｂが形成される。また、この第２層の
配線１８は、ＭＩＳ容量Ｃ以外の回路素子例えばバイポ
ーラトランジスタＴｒの各電極１０Ｅ，１０Ｂ，１０Ｃ
に接続される。この後、前記第１及び第２の検査用パッ
ドの夫々を介して、誘電体膜８に過負荷を与えた後、不
良の誘電体膜８を有するＭＩＳ容量Ｃを検出する。
を堆積する。このアルミニウム合金膜は、第２層目の配
線を構成する。この後、このアルミニウム合金膜をフォ
トリソグラフィ技術及びエッチング技術でパターンニン
グし、図１０に示すように、第２層の配線１８を形成す
る。この第２層の配線１８を形成することにより、第１
の検査用パッドと上部電極１０Ｕとの間の結線１８Ａ、
第２の検査用パッドと引出し用電極１０Ｌ（下部電極）
との間の結線１８Ｂが形成される。また、この第２層の
配線１８は、ＭＩＳ容量Ｃ以外の回路素子例えばバイポ
ーラトランジスタＴｒの各電極１０Ｅ，１０Ｂ，１０Ｃ
に接続される。この後、前記第１及び第２の検査用パッ
ドの夫々を介して、誘電体膜８に過負荷を与えた後、不
良の誘電体膜８を有するＭＩＳ容量Ｃを検出する。
【００４０】次に、図１１に示すように、例えば、フォ
トレジスト膜１９をマスクとして、前記上部電極１０Ｕ
と第１の検査用パッドとの結線１８Ａ、引出し用電極１
０Ｌ（下部電極）と第２の検査用パッドとの結線１８Ｂ
をエッチングして非結線にする。
トレジスト膜１９をマスクとして、前記上部電極１０Ｕ
と第１の検査用パッドとの結線１８Ａ、引出し用電極１
０Ｌ（下部電極）と第２の検査用パッドとの結線１８Ｂ
をエッチングして非結線にする。
【００４１】次に、層間絶縁膜２０を形成する。この
後、この層間絶縁膜２０に、前記第２層の配線１８の表
面を露出させる接続孔を形成する。
後、この層間絶縁膜２０に、前記第２層の配線１８の表
面を露出させる接続孔を形成する。
【００４２】次に、導電膜、例えばアルミニウム合金膜
を堆積する。この後、このアルミニウム合金膜をフォト
リソグラフィ技術及びエッチング技術でパターンニング
し、第３層目の配線２１を形成する。この第３層の配線
２１は、前記バイポーラトランジスタＴｒの各電極１０
Ｅ，１０Ｂ，１０Ｃまたは他の回路素子の電極１０とＭ
ＩＳ容量Ｃの電極１０Ｕ，１０Ｌの結線、バイポーラト
ランジスタＴｒの電極１０Ｅ，１０Ｂ，１０Ｃ間、バイ
ポーラトランジスタＴｒの電極１０Ｅ，１０Ｂ，１０Ｃ
と他の回路素子の間、及び他の回路素子間の結線の夫々
を形成する。
を堆積する。この後、このアルミニウム合金膜をフォト
リソグラフィ技術及びエッチング技術でパターンニング
し、第３層目の配線２１を形成する。この第３層の配線
２１は、前記バイポーラトランジスタＴｒの各電極１０
Ｅ，１０Ｂ，１０Ｃまたは他の回路素子の電極１０とＭ
ＩＳ容量Ｃの電極１０Ｕ，１０Ｌの結線、バイポーラト
ランジスタＴｒの電極１０Ｅ，１０Ｂ，１０Ｃ間、バイ
ポーラトランジスタＴｒの電極１０Ｅ，１０Ｂ，１０Ｃ
と他の回路素子の間、及び他の回路素子間の結線の夫々
を形成する。
【００４３】次に、前記第３層の配線２１上に図示しな
い表面保護膜を形成することにより、本実施例２の半導
体集積回路装置は完成する。
い表面保護膜を形成することにより、本実施例２の半導
体集積回路装置は完成する。
【００４４】以上、説明したように、本実施例２の半導
体集積回路装置の製造方法によれば、同一半導体基体の
夫々異なる領域に、ＭＩＳ容量Ｃとこれに結線される回
路素子（例えばバイポーラトランジスタＴｒ）との間を
３層の配線（１０，１７，２１）で結線する半導体集積
回路装置において、前記実施例１と同様に、歩留り、信
頼性を向上でき、工程数を低減できる。
体集積回路装置の製造方法によれば、同一半導体基体の
夫々異なる領域に、ＭＩＳ容量Ｃとこれに結線される回
路素子（例えばバイポーラトランジスタＴｒ）との間を
３層の配線（１０，１７，２１）で結線する半導体集積
回路装置において、前記実施例１と同様に、歩留り、信
頼性を向上でき、工程数を低減できる。
【００４５】〔実施例３〕本発明の実施例３の半導体集
積回路装置の製造方法を、図１３（工程の一部で示す平
面図）を用いて説明する。
積回路装置の製造方法を、図１３（工程の一部で示す平
面図）を用いて説明する。
【００４６】図１３に示すように本実施例３では、複数
のＭＩＳ容量Ｃを、半導体チップ１００内の所定の領域
Ａ（二点鎖線で囲った領域）内に集めて設けている。こ
の構成によれば、前記実施例１において、領域Ａ内で、
第１の検査用パッド１２Ａと上部電極１０Ｕとの間の結
線１１Ａ、第２の検査用パッド１２Ｂと引出し用電極１
１ＬＣ（下部電極）との結線１１Ｂを専用化できる。つ
まり、領域Ａ以外の領域では、検査用パッド１２Ａ，１
２Ｂと非結線な配線１１を、従来同様に配置できる。
のＭＩＳ容量Ｃを、半導体チップ１００内の所定の領域
Ａ（二点鎖線で囲った領域）内に集めて設けている。こ
の構成によれば、前記実施例１において、領域Ａ内で、
第１の検査用パッド１２Ａと上部電極１０Ｕとの間の結
線１１Ａ、第２の検査用パッド１２Ｂと引出し用電極１
１ＬＣ（下部電極）との結線１１Ｂを専用化できる。つ
まり、領域Ａ以外の領域では、検査用パッド１２Ａ，１
２Ｂと非結線な配線１１を、従来同様に配置できる。
【００４７】〔実施例４〕本発明の実施例４の半導体集
積回路装置の製造方法を、図１４（工程の一部で示す要
部断面図）を用いて説明する。
積回路装置の製造方法を、図１４（工程の一部で示す要
部断面図）を用いて説明する。
【００４８】図１４に示すように、本実施例４では、前
記実施例１において、第２層の配線１８上に形成される
層間絶縁膜２０に開口２３を形成しておく。この構成に
よれば、この開口２３内の領域で、レーザを用いて、第
１の検査用パッドと上部電極１０Ｕとの結線１１Ａ、第
２の検査用パッドと引出し用電極１０Ｌ（下部電極）と
の結線１１Ｂの夫々を非結線にできる。従って、前記実
施例１の結線１１Ａ，１１Ｂをエッチングして非結線に
する工程において、下層の層間絶縁膜１７はダメージを
受けないので、更に、信頼性を向上できる。なお、結線
１１Ａ，１１Ｂをレーザで非結線にした後、図示しない
表面保護膜を形成することにより、前記接続孔２３は埋
められる。
記実施例１において、第２層の配線１８上に形成される
層間絶縁膜２０に開口２３を形成しておく。この構成に
よれば、この開口２３内の領域で、レーザを用いて、第
１の検査用パッドと上部電極１０Ｕとの結線１１Ａ、第
２の検査用パッドと引出し用電極１０Ｌ（下部電極）と
の結線１１Ｂの夫々を非結線にできる。従って、前記実
施例１の結線１１Ａ，１１Ｂをエッチングして非結線に
する工程において、下層の層間絶縁膜１７はダメージを
受けないので、更に、信頼性を向上できる。なお、結線
１１Ａ，１１Ｂをレーザで非結線にした後、図示しない
表面保護膜を形成することにより、前記接続孔２３は埋
められる。
【００４９】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５１】半導体集積回路装置の製造方法において、
歩留りを向上できる。
歩留りを向上できる。
【００５２】前記半導体集積回路装置の製造方法におい
て、信頼性を向上できる。
て、信頼性を向上できる。
【００５３】前記半導体集積回路装置の製造方法におい
て、工程数を低減できる。
て、工程数を低減できる。
【図１】本発明の実施例１の半導体集積路装置の製造方
法のフローチャート。
法のフローチャート。
【図２】前記半導体集積回路装置を工程の一部で示す要
部断面図。
部断面図。
【図３】前記半導体集積回路装置を工程の一部で示す要
部平面図。
部平面図。
【図４】前記図２に示す領域を工程の一部で示す要部断
面図。
面図。
【図５】前記図３に示す領域を工程の一部で示す要部平
面図。
面図。
【図６】実施例１の製造方法の変形例を示し、前記図３
に示す領域を工程の一部で示す要部平面図。
に示す領域を工程の一部で示す要部平面図。
【図７】前記図２に示す領域を工程の一部で示す要部断
面図。
面図。
【図８】実施例１の製造方法の変形例を示し、前記図３
に示す領域を工程の一部で示す要部平面図。
に示す領域を工程の一部で示す要部平面図。
【図９】本発明の実施例２の半導体集積回路装置を、工
程の一部で示す要部断面図。
程の一部で示す要部断面図。
【図１０】前記図９に示す領域を工程の一部で示す要部
断面図。
断面図。
【図１１】前記図９に示す領域を工程の一部で示す要部
断面図。
断面図。
【図１２】前記図９に示す領域を工程の一部で示す要部
断面図。
断面図。
【図１３】本発明の実施例３の半導体集積回路装置を、
工程の一部で示す平面図。
工程の一部で示す平面図。
【図１４】本発明の実施例４の半導体集積回路装置を、
工程の一部で示す要部断面図。
工程の一部で示す要部断面図。
１…ｐ-型半導体基板、２…ｎ+型半導体領域、３…ｎ-
型エピタキシャル層、４…ｐ+型半導体領域、５…ｐ型
半導体領域、６…ｎ型半導体領域、７…絶縁膜、８…誘
電体膜、１０Ｅ…エミッタ電極、１０Ｂ…ベース電極、
１０Ｃ…コレクタ電極、１０Ｕ…上部電極、１０Ｌ…引
出し用電極、１０…電極、１１，１１Ａ，１１Ｂ…結
線、１２Ａ，１２Ｂ…検査用パッド
型エピタキシャル層、４…ｐ+型半導体領域、５…ｐ型
半導体領域、６…ｎ型半導体領域、７…絶縁膜、８…誘
電体膜、１０Ｅ…エミッタ電極、１０Ｂ…ベース電極、
１０Ｃ…コレクタ電極、１０Ｕ…上部電極、１０Ｌ…引
出し用電極、１０…電極、１１，１１Ａ，１１Ｂ…結
線、１２Ａ，１２Ｂ…検査用パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鶴丸 和弘 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 上野 晃 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 平４−130748（ＪＰ，Ａ) 特開 平１−105569（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/04,27/06 H01L 27/08,27/082
Claims (2)
- 【請求項１】 同一半導体基板の相互に異なる領域の夫
々に、半導体領域で構成される下部電極上に誘電体膜を
介して上部電極を設けたＭＩＳ容量、該ＭＩＳ容量に結
線される複数の回路素子の夫々を形成し、前記ＭＩＳ容
量と回路素子との間及び回路素子間の夫々を、２層の配
線で結線する半導体集積回路装置の製造方法において、
前記半導体基板の相互に異なる領域の夫々に、ＭＩＳ容
量の下部電極及び誘電体膜、並びに複数の回路素子の夫
々を形成する工程と、第１層の配線で、前記ＭＩＳ容量
の上部電極を形成すると共に、該上部電極と第１の検査
用パッドとの結線、前記下部電極と第２の検査用パッド
の結線、前記複数の回路素子間の結線の一部を形成する
工程と、前記第１及び第２の検査用パッドに所定の電圧
を印加して前記ＭＩＳ容量の誘電体膜に過負荷を与える
工程と、前記ＭＩＳ容量の上部電極と第１の検査用パッ
ドとの結線、前記下部電極と第２の検査用パッドとの結
線の夫々を非結線にする工程と、第２層の配線で、前記
ＭＩＳ容量と複数の回路素子との間の結線、回路素子間
の残部の結線を形成する工程とを備えたことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項２】 前記ＭＩＳ容量の上部電極を、第１層の
配線で形成し、前記上部電極と第１の検査用パッドの結
線、前記下部電極と第２の検査用パッドの結線、複数の
回路素子間の結線の一部の夫々を、前記第１層の配線よ
り上層の第２層の配線で形成し、前記ＭＩＳ容量と複数
の回路素子の結線、複数の回路素子間の結線の残部の夫
々を前記第２層の配線より上層の第３層の配線で形成す
ることを特徴とする前記請求項１に記載の半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04019206A JP3135968B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04019206A JP3135968B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218310A JPH05218310A (ja) | 1993-08-27 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102034730B1 (ko) | 2016-07-12 | 2019-10-21 | 가부시기가이샤쯔바기모도체인 | 롤러 체인 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8610382D0 (en) * | 1986-04-28 | 1986-06-04 | Minnesota Mining & Mfg | Silver halide photographic materials |
| EP2617061B1 (en) | 2010-09-15 | 2021-06-30 | Life Technologies Corporation | Methods and apparatus for measuring analytes |
-
1992
- 1992-02-04 JP JP04019206A patent/JP3135968B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102034730B1 (ko) | 2016-07-12 | 2019-10-21 | 가부시기가이샤쯔바기모도체인 | 롤러 체인 |
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| Publication number | Publication date |
|---|---|
| JPH05218310A (ja) | 1993-08-27 |
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