KR100403631B1 - 비트라인 센스앰프 드라이버의 배치방법 - Google Patents
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Abstract
본 발명의 비트라인 센스앰프는 비트라인 또는 상보 비트라인의 데이터를 감지하여 증폭하는 제 1센스 앰프가 다수개 레이아웃되는 제 1센스 앰프블락, 제 1제어신호에 응답하여 상기 비트라인 또는 상기 상보 비트라인을 프리차지 전압보다 낮은 제 1전압레벨로 하강시키기 위한 제 1드라이버를 구비하며, 상기 제 1드라이버 각각은 상기 제 1센스 앰프블락의 외부에 레이아웃된다. 상기 비트라인 센스앰프는 상기 비트라인 또는 상기 상보 비트라인의 데이터를 감지하여 증폭하는 제 2센스 앰프가 다수개 레이아웃되는 제 2센스 앰프블락, 제 2제어신호에 응답하여 상기 비트라인 또는 상기 상보 비트라인을 프리차지 전압보다 높은 제 2전압레벨로 상승시키기 위한 제 2드라이버를 더 구비하며 상기 제 2드라이버는 상기 제 2센스 앰프블락의 외부에 레이아웃된다. 상기 비트라인 또는 상기 상보 비트라인은 상기 비트 라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인, 상기 글로벌 전원전송라인과 전기적으로 접속되고 상기 글로벌 전원전송라인과 소정의 각도로 레이아웃되는 로컬 전원전송라인 및 상기 제 1드라이버를 통하여 상기 제 1전압 레벨로 하강된다.
Description
본 발명은 반도체 회로에 관한 것으로, 보다 상세하게는 센스 앰프 및 센스 앰프 드라이버의 배치 방법에 관한 것이다.
도 1은 일반적인 비트라인 센스앰프의 회로도를 나타낸다. 도 1을 참조하면,DRAM에서 사용하는 비트라인 센스 앰프(1; bit line sense amplifier)는 특성 극대화를 위하여 다수개의 NMOS 형의 센스 앰프들(3) 및 다수개의 PMOS 형의 센스앰프들(7)을 대칭적인 구비한다. 이하 설명의 편의를 위하여 하나의 NMOS 형의 센스 앰프(3)와 PMOS 형의 센스앰프(7)를 간단히 설명한다.
NMOS 형의 센스 앰프(3)는 비트라인(BL0-Bl2) 및 상보 비트라인(BLB0-BLB2)의 데이터를 센싱하는 NMOS 트랜지스터(N1 및 N3)와 인에이블 신호(LANG)에 응답하여 노드(ND)로 접지전원(VSSA)을 드라이빙하는 제 1드라이버(N5)를 구비하고, PMOS 형의 센스 앰프(7)는 비트라인(BL0-Bl2) 및 상보 비트라인(BLB0-BLB2)의 데이터를 센싱하는 PMOS 트랜지스터들(P1 및 P3)과 인에이블 신호(LAPG)에 응답하여 PMOS 트랜지스터들(P1 및 P3)로 전원전압(VDD)을 드라이빙하는 제 2드라이버(P5)를 구비한다.
도 2는 종래의 NMOS 형의 센스앰프의 배치를 나타내는 평면도이다. 도 1 및도 2를 참조하여 종래의 NMOS 형의 센스앰프(3)의 레이아웃을 설명하면 다음과 같다.
제 1드라이버(N5)의 게이트(G3)를 링(ring)형태로 배치하고, 비트라인(BL0)은 소정의 전기적 접속수단인 컨택(contact) MC3을 통하여 NMOS트랜지스터(N3)의 게이트(G2)에, 컨택 MC1을 통하여 NMOS트랜지스터(N1)에 각각 접촉된다.
상보 비트라인(BLB0)은 컨택 MC4를 통하여 NMOS트랜지스터(N1)의 게이게(G1)에, 컨택 MC2를 통하여 NMOS트랜지스터(N3)에 각각 접촉된다. 그리고 접지전원(VSSA)이 공급되는 노드(NO)는 메탈라인(LAB) 및 컨택 MC6을 통하여 제 1드라이버(N5)의 액티브 영역에 접속된다.
또한, 인에이블 신호(LANG)를 전송하는 인에이블 신호 전송라인(LANGL)은 컨택MC5를 통하여 트랜지스터(MN5)의 게이트(G3)에, 접지전압(VSSA)을 전송하는 접지전압 전송 라인(VSSAL)은 컨택 MC7을 통하여 트랜지스터(MN5)의 액티브 영역에 각각 접촉된다.
종래의 비트 라인 센스앰프(1)는 도시되지 않은 컬럼 선택 라인(column select line)의 게이트로부터 비트라인(BL0) 또는 상보 비트라인(BLB0)까지의 거리의 차이에 의하여, 저항의 부정합이 발생한다.
제 1드라이버(N5)를 NMOS 트랜지스터들(N1, N3)사이에 레이아웃하는 경우, 게이트(G3)에서 가까운 곳에 레이아웃되는 게이트들(G1, G2, G4, G5)과 먼 곳에 레이아웃되는 게이트들(G6, G7)사이에는 게이트의 임계치수(critical dimension; 이하 'CD'라 한다.)의 변동이 생긴다.
따라서 레이아웃되는 게이트들 예컨대 게이트(G1과 G3)사이와 게이트(G6과 G7사이)사이에 공간(space)차이가 발생하므로 제 1드라이버(5)의 게이트(G3)는 커플링을 받는 정도에 차이가 발생된다.
또한, 컨택 MC6은 넓은 면적의 액티브(active) 영역에 접속되므로 접합 부하(junction loading)의 증가로 인하여 비트라인 센스앰프가 데이터를 센싱하는 때 노이즈가 발생되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 비트라인 센스앰프를 형성하는 트랜지스터들의 게이트의 CD의 변동을 최소화하고, 비트라인 센스앰프에 전원을 공급하는 드라이버의 액티브 영역을 감소시키는 레이아웃을 갖는 비트라인 센스 앰프를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 비트라인 센스앰프의 회로도를 나타낸다.
도 2는 종래의 비트라인 센스앰프 드라이버의 배치를 나타내는 평면도이다.
도 3은 본 발명의 실시예에 따른 비트라인 센스앰프의 회로도를 나타낸다.
도 4는 본 발명의 실시예에 따른 비트라인 센스앰프 드라이버의 배치를 나타내는 평면도이다.
도 5는 본 발명의 실시예에 따른 비트라인 센스앰프 드라이버의 상세한 배치를 나타내는 평면도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비트라인 센스앰프는 비트라인 또는 상보 비트라인의 데이터를 감지하여 증폭하는 제 1센스 앰프가 다수개 레이아웃되는 제 1센스 앰프블락, 제 1제어신호에 응답하여 상기 비트라인 또는 상기 상보 비트라인을 프리차지 전압보다 낮은 제 1전압레벨로 하강시키기 위한 제 1드라이버를 구비하며, 상기 제 1드라이버 각각은 상기 제 1센스 앰프블락의 외부에 레이아웃된다.
상기 비트라인 센스앰프는 상기 비트라인 또는 상기 상보 비트라인의 데이터를 감지하여 증폭하는 제 2센스 앰프가 다수개 레이아웃되는 제 2센스 앰프블락, 제 2제어신호에 응답하여 상기 비트라인 또는 상기 상보 비트라인을 프리차지 전압보다 높은 제 2전압레벨로 상승시키기 위한 제 2드라이버를 더 구비하며 상기 제 2드라이버는 상기 제 2센스 앰프블락의 외부에 레이아웃된다.
상기 비트라인 또는 상기 상보 비트라인은 상기 비트 라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인, 상기 글로벌 전원전송라인과 전기적으로 접속되고 상기 글로벌 전원전송라인과 소정의 각도로 레이아웃되는 로컬 전원전송라인, 및 상기 제 1드라이버를 통하여 상기 제 1전압 레벨로 하강된다.
상기 제 1센스 앰프는 제 1노드, 게이트가 상기 상보 비트라인, 제 1단이 상기 비트라인에 제 2단이 상기 제 1노드에 각각 접속되는 제 1트랜지스터, 게이트가 상기 비트라인에, 제 1단이 상기 상보 비트라인에, 제 2단이 상기 제 1노드에 각각 접속되는 제 2트랜지스터를 구비하며, 상기 제 1드라이버는 게이트로 상기 제 1제어신호가 입력되고 제 1단이 상기 제 1노드에 접속되고 제 2단으로 상기 제 1전원레벨이 입력되는 제 3트랜지스터를 구비하며, 상기 제 3트랜지스터의 게이트는 소정의 액티브 영역 위에서 T자 또는 L자로 레이아웃되고 상기 제 1전원레벨은 상기 비트라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인과 상기 글로벌 전원전송라인과 90도로 레이아웃되는 로컬 전원전송라인을 통하여 상기 제 3트랜지스터의 제 2단으로 전송되고, 상기 제 3트랜지스터의 제 1단을 통하여 상기 제 1노드로 전송된다.
상기 비트라인 또는 상기 상보 비트라인은 상기 비트 라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인, 상기 글로벌 전원전송라인과 전기적으로 접속되고 상기 글로벌 전원전송라인과 소정의 각도로 레이아웃되는 로컬 전원전송라인, 및 상기 제 2드라이버를 통하여 제 2전압 레벨로 상승된다.
상기 제 2센스 앰프는 제 2노드, 게이트가 상기 상보 비트라인, 제 1단이 상기 비트라인에 제 2단이 상기 제 1노드에 각각 접속되는 제 4트랜지스터, 게이트가 상기 비트라인에, 제 1단이 상기 상보 비트라인에, 제 2단이 상기 제 1노드에 각각 접속되는 제 5트랜지스터를 구비하며, 상기 제 2드라이버는 게이트로 상기 제 1제어신호가 입력되고 제 1단이 상기 제 1노드에 접속되고 제 2단으로 상기 제 1전원레벨이 입력되는 제 6트랜지스터를 구비하며, 상기 제 6트랜지스터의 게이트는 소정의 액티브 영역 위에서 T자 또는 L자로 레이아웃되고, 상기 제 2전원레벨은 상기 비트라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인과 상기 글로벌 전원전송라인과 90도로 레이아웃되는 로컬 전원전송라인을 통하여 상기 제 6트랜지스터의 제 2단으로 전송되고, 상기 제 6트랜지스터의 제 1단을 통하여 상기 제 2노드로 전송된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
일반적으로 반도체 메모리장치는 다수개의 메모리 셀들이 메트릭스 형태로 배열되는 메리 셀 어레이를 다수개 구비하며, 상기 메모리 셀 어레이 사이에 상기 메모리 셀들에 저장된 데이터를 센싱하기 위한 비트라인 센스 앰프를 구비하며, 비트라인 센스앰프로 소정의 전압을 공급하는 드라이버들을 구비한다.
도 3은 본 발명의 실시예에 따른 비트라인 센스앰프의 배치를 나타내는 회로도이다. 도 3을 참조하면, 비트라인 센스 앰프(10)는 제 1센스 앰프 블락(20) 및 제 2센스 앰프 블락(30)을 구비한다. 제 1센스 앰프 블락(20) 및 제 2센스 앰프 블락(30)은 대칭적으로 레이아웃되는 것이 바람직하다.
제 1센스 앰프 블락(20)은 다수개의 NMOS 형의 센스앰프(11, 21) 및 다수개의 드라이버(13, 23)를 구비하며, 제 2센스 앰프 블락(30)은 다수개의 PMOS 형의 센스앰프(15) 및 다수개의 드라이버(17)를 구비한다.
도 4는 본 발명의 실시예에 따른 제 1센스 앰프 블락의 레이아웃을 나타내는 평면도이다. 이하에서는 제 1센스 앰프 블락(20)의 레이아웃을 상세히 설명한다. 그러나 설명되지 않는 제 2센스 앰프 블락(30)의 레이아웃도 본 명의 실시예에 포함되는 것은 자명하다.
도 3 및 도 4를 참조하면, 제 1센스 앰프 블락(20)은 NMOS 형의 센스앰프들(11, 21)과 NMOS 형의 센스앰프(11, 21)에 소정의 전원, 예컨대 접지전원(VSS)을 공급하는 드라이버들(13, 23)을 구비한다. 본 발명의 실시예에 따른 드라이버(13, 23)는 NMOS 형 센스 앰프(11, 21)의 외부에 배치(layout)된다.
따라서 게이트(G11)와 게이트(G12)의 거리, 게이트(G14)와 게이트(G15)의 거리 및 게이트(G16)와 게이트(G17)를 실질적으로 동일하게 할 수 있으므로, 게이트들(G11, G12, G14, G15, G15, G17)의 임계치수(CD)를 실질적으로 동일하게 할 수 있다.
비트라인(BL0)은 비트라인(BL0)과 소정의 액티브 영역을 전기적으로 접속하는 컨택(contact) MC13을 통하여 NMOS 트랜지스터(N12)의 게이트(G2)로, 그리고 컨택 MC11을 통하여 NMOS트랜지스터(N11)의 액티브(active) 영역, 예컨대 드레인, 에 각각 접촉된다.
그리고 상보 비트라인(BLB0)은 컨택 MC17을 통하여 NMOS 트랜지스터(N)의 게이트(G11)에, 컨택 MC15를 통하여 NMOS 트랜지스터(N13)의 액티브 영역, 예컨대 드레인, 에 각각 접속된다.
액티브 영역(A11)의 드라이버(13)의 제 1단은 컨택(MC21)을 통하여 로컬 전원 전송라인(VSSAL2)에 전기적으로 접속되고, 로컬 전원 전송라인(VSSAL2)은 비아(VIA3)를 통하여 글로벌 전원전송라인(VSSAL1)과 전기적으로 접속된다.
또한 드라이버(13)의 제 2단은 컨택(MC23), 비아(VIA2) 및 비아(VIA1)를 통하여 메탈라인(LAB)과 전기적으로 접속되고, 메탈라인(LAB)은 컨택(MC19)을 통하여 노드(NOD1)와 전기적으로 접속된다. 그리고 드라이버(13)의 게이트(13)는 컨택(MC35)을 통하여 인에이블 신호 전송라인(LANGL)과 전기적으로 접속된다.
액티브 영역(A13)의 드라이버(23)의 제 1단은 컨택(MC31)을 통하여 로컬 전원 전송라인(VSSAL2)에 전기적으로 접속되고, 로컬 전원 전송라인(VSSAL2)은 비아(VIA4)를 통하여 글로벌 전원전송라인(VSSAL1)과 전기적으로 접속된다. 글로벌 전원전송라인(VSSAL1)과 로컬 전원 전송라인(VSSAL2)은 접지전원(VSS)을 전송하는 라인이다.
또한 드라이버(23)의 제 2단은 컨택(MC33), 비아(VIA2) 및 비아(VIA1)를 통하여 메탈라인(LAB)과 전기적으로 접속되고, 메탈라인(LAB)은 컨택(MC29)을 통하여 노드(NOD2)와 전기적으로 접속된다. 그리고 드라이버(23)의 게이트(13)는 컨택(MC35)을 통하여 인에이블 신호 전송라인(LANGL)과 전기적으로 접속된다.
도 5는 드라이버의 상세한 레이아웃을 나타내는 평면도이다. 도 4 및 도 5를 참조하면, 드라이버의 상세한 레이아웃이 쉽게 이해될 것이다. 액티브 영역(A11, A13)위에 제 1센스 앰프 블락(20)의 레이아웃 면적을 감소시키기 위한 T자 또는 L자 형의 게이트(G13)가 형성된다.
컨택(MC21)은 액티브 영역(A11)과 제 1메탈로 형성된 로컬 전원 전송라인(VSSAL2)을 전기적으로 접속하며, 비아(VIA3)는 로컬 전원 전송라인(VSSAL2)과 제 2메탈로 형성된 글로벌 전원전송라인(VSSAL1)을 전기적으로 접속한다.
컨택(MC35)은 게이트(G13)와 제 1메탈로 형성된 인에이블 신호전송라인을 전기적으로 접속하고, 접속메탈라인(CML)은 액티브 영역(A11)과 액티브 영역(A13)을 전기적으로 각각 접속하는 컨택(MC23) 및 MC(33)에 접속되고, 접속메탈라인(CML)은 비아(VIA2), 비아(VIA1) 및 메탈라인(LAB)을 통하여 노드(NOD1)에 전기적으로 접속된다.
또한, 컨택(MC31)은 액티브 영역(A13)과 제 1메탈로 형성된 로컬 전원 전송라인(VSSAL2)을 전기적으로 접속하며, 비아(VIA4)는 로컬 전원 전송라인(VSSAL2)과 제 2메탈로 형성된 글로벌 전원전송라인(VSSAL1)을 전기적으로 접속한다.
글로벌 전원전송라인(VSSAL1)은 비트라인(BL0- BL2)은 동일한 방향으로 레이아웃되고, 로컬 전원 전송라인(VSSAL2)은 글로벌 전원전송라인(VSSAL1)과 직각을 이루며 레이아웃되는 것이 바람직하다. 또한, 로컬 전원 전송라인(VSSAL2)과 접속메탈라인(CML)은 동일 라인에 레이아웃되는 것이 바람직하다.
비트라인 센스 앰프의 드라이버들(13, 23, 17)이 NMOS 형의 센스앰프들(11, 21) 및 PMOS 형의 센스 앰프(15)가 레이아웃되는 영역의 외부에 레이아웃되므로, NMOS 형의 센스앰프들(11, 21) 및 PMOS 형의 센스 앰프(15)가 레이아웃되는 면적이감소한다.
따라서 컬럼 선택 라인의 게이트로부터 비트라인(BL0) 또는 상보 비트라인(BLB0)까지의 거리의 차이가 감소하므로, 비트라인(BL0)과 상보 비트라인(BLB0)의 저항 부정합(resistance mismatch)이 감소한다.
또한, NMOS 형의 센스앰프들(11, 21) 및 PMOS 형의 센스 앰프(15)를 동일한 패턴으로 레이아웃할 수 있으므로, NMOS 형의 센스앰프들(11, 21) 및 PMOS 형의 센스 앰프(15)를 형성하는 게이트의 임계치수를 균일하게 할 수 있다.
또한 드라이버의 게이트를 T자 또는 L자 형으로 레이아웃하여 로컬 전원 전송라인(VSSAL2)과 접속메탈라인(CML)을 동일 라인상에 레이아웃시킬 수 있으므로 액티브 영역이 감소하여 접합 부하(junction loading)를 감소시킬 수 있다. 따라서 데이터의 센싱 시에 발생하는 노이즈를 감소시킬 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시예에 따른 비트라인 센스 앰프는 센스 앰프드라이버를 센스앰프의 외부에 레이아웃하여 게이트의 임계치수의 변동에 의한 영향을 최소화하고 전체적인 비트라인 센스 앰프의 레이아웃 면적을 감소시키는 효과가 있다.
Claims (7)
- 메모리 셀의 데이터를 감지하여 증폭하는 센스 앰프가 다수개 레이아웃되는 센스 앰프블락; 및제어신호에 응답하여 제 1전원을 상기 각각의 센스 앰프로 전송하는 드라이버들을 구비하며,상기 드라이버들은 상기 센스 앰프블락의 외부에 레이아웃되고, 상기 제 1전원은 제 1방향으로 레이아웃되는 글로벌 전원전송라인;제 2방향으로 레이아웃되며 상기 글로벌 전원전송라인과 90도로 접속되는 로컬 전송라인; 및상기 각각의 드라이버를 통하여 상기 각각의 센스 앰프로 전송되는 것을 특징으로 하는 비트라인 센스앰프.
- 비트라인 또는 상보 비트라인의 데이터를 감지하여 증폭하는 제 1센스 앰프가 다수개 레이아웃되는 제 1센스 앰프블락;제 1제어신호에 응답하여 상기 비트라인 또는 상기 상보 비트라인을 프리차지 전압보다 낮은 제 1전압레벨로 하강시키기 위한 제 1드라이버를 구비하며,상기 제 1드라이버 각각은 상기 제 1센스 앰프블락의 외부에 레이아웃되는 것을 특징으로 하는 비트라인 센스앰프.
- 제 2항에 있어서, 상기 비트라인 센스앰프는,상기 비트라인 또는 상기 상보 비트라인의 데이터를 감지하여 증폭하는 제 2센스 앰프가 다수개 레이아웃되는 제 2센스 앰프블락;제 2제어신호에 응답하여 상기 비트라인 또는 상기 상보 비트라인을 프리차지 전압보다 높은 제 2전압레벨로 상승시키기 위한 제 2드라이버를 구비하며,상기 제 2드라이버는 상기 제 2센스 앰프블락의 외부에 레이아웃되는 것을 특징으로 하는 비트라인 센스앰프.
- 제 2항에 있어서, 상기 비트라인 또는 상기 상보 비트라인은,상기 비트 라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인;상기 글로벌 전원전송라인과 전기적으로 접속되고 상기 글로벌 전원전송라인과 소정의 각도로 레이아웃되는 로컬 전원전송라인; 및상기 제 1드라이버를 통하여 상기 제 1전압 레벨로 하강되는 것을 특징으로 하는 비트라인 센스앰프.
- 제 2항에 있어서, 상기 제 1센스 앰프는제 1노드;게이트가 상기 상보 비트라인, 제 1단이 상기 비트라인에 제 2단이 상기 제 1노드에 각각 접속되는 제 1트랜지스터;게이트가 상기 비트라인에, 제 1단이 상기 상보 비트라인에, 제 2단이 상기 제 1노드에 각각 접속되는 제 2트랜지스터를 구비하며,상기 제 1드라이버는,게이트로 상기 제 1제어신호가 입력되고 제 1단이 상기 제 1노드에 접속되고 제 2단으로 상기 제 1전원레벨이 입력되는 제 3트랜지스터를 구비하며,상기 제 3트랜지스터의 게이트는 소정의 액티브 영역 위에서 T자 또는 L자로 레이아웃되고,상기 제 1전원레벨은 상기 비트라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인과 상기 글로벌 전원전송라인과 90도로 레이아웃되는 로컬 전원전송라인을 통하여 상기 제 3트랜지스터의 제 2단으로 전송되고, 상기 제 3트랜지스터의 제 1단을 통하여 상기 제 1노드로 전송되는 것을 특징으로 하는 비트라인 센스앰프.
- 제 3항에 있어서, 상기 비트라인 또는 상기 상보 비트라인은,상기 비트 라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인;상기 글로벌 전원전송라인과 전기적으로 접속되고 상기 글로벌 전원전송라인과 소정의 각도로 레이아웃되는 로컬 전원전송라인; 및상기 제 2드라이버를 통하여 제 2전압 레벨로 상승되는 것을 특징으로 하는 비트라인 센스앰프.
- 제 3항에 있어서, 상기 제 2센스 앰프는제 2노드;게이트가 상기 상보 비트라인, 제 1단이 상기 비트라인에 제 2단이 상기 제 1노드에 각각 접속되는 제 4트랜지스터;게이트가 상기 비트라인에, 제 1단이 상기 상보 비트라인에, 제 2단이 상기 제 1노드에 각각 접속되는 제 5트랜지스터를 구비하며,상기 제 2드라이버는,게이트로 상기 제 1제어신호가 입력되고 제 1단이 상기 제 1노드에 접속되고 제 2단으로 상기 제 1전원레벨이 입력되는 제 6트랜지스터를 구비하며,상기 제 6트랜지스터의 게이트는 소정의 액티브 영역 위에서 T자 또는 L자로 레이아웃되고,상기 제 2전원레벨은 상기 비트라인과 동일한 방향으로 레이아웃되는 글로벌 전원전송라인과 상기 글로벌 전원전송라인과 90도로 레이아웃되는 로컬 전원전송라인을 통하여 상기 제 6트랜지스터의 제 2단으로 전송되고, 상기 제 6트랜지스터의 제 1단을 통하여 상기 제 2노드로 전송되는 것을 특징으로 하는 비트라인 센스앰프.
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