JP3119191B2 - 平面誘電体集積回路 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
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Description
【０００１】
【発明の属する技術分野】この発明は、ミリ波帯やマイ
クロ波帯で用いられる平面誘電体集積回路に関する。
クロ波帯で用いられる平面誘電体集積回路に関する。
【０００２】
【従来の技術】従来より、マイクロ波帯やミリ波帯では
導波管や同軸線路、またはマイクロストリップ線路、コ
プレーナ線路、スロット線路等の誘電体基板上に所定の
導電体を形成して構成された伝送線路が多く用いられて
きた。特に誘電体基板上に伝送線路を形成したもので
は、ＩＣ等の電子部品との接続が容易であるために、誘
電体基板上に電子部品を実装して集積回路を構成する試
みも多くなされている。
導波管や同軸線路、またはマイクロストリップ線路、コ
プレーナ線路、スロット線路等の誘電体基板上に所定の
導電体を形成して構成された伝送線路が多く用いられて
きた。特に誘電体基板上に伝送線路を形成したもので
は、ＩＣ等の電子部品との接続が容易であるために、誘
電体基板上に電子部品を実装して集積回路を構成する試
みも多くなされている。
【０００３】
【発明が解決しようとする課題】ところが、従来のマイ
クロストリップ線路、コプレーナ線路、スロット線路等
では、比較的伝送損失が大きいため、特に低伝送損失が
要求される回路には適さない。そこで、本願出願人は特
願平０７−０６９８６７号にてこれらの課題を解決した
平面誘電体線路および集積回路に関する発明を出願して
いる。
クロストリップ線路、コプレーナ線路、スロット線路等
では、比較的伝送損失が大きいため、特に低伝送損失が
要求される回路には適さない。そこで、本願出願人は特
願平０７−０６９８６７号にてこれらの課題を解決した
平面誘電体線路および集積回路に関する発明を出願して
いる。
【０００４】一方、半導体素子などの電子部品の入出力
部と平面誘電体線路とは一般に電磁界分布が異なるた
め、平面誘電体線路に電子部品を単に実装するだけでは
変換損が極めて大きくなる。また、誘電体板の一方の面
に電子部品を実装しただけでは、その裏面の電磁界と電
子部品との結合がなされず、その点でも変換損失の増大
につながる。誘電体板の両面に電子部品を実装すれば後
者の問題は解消できるが、電子部品の特性ばらつきによ
る特性再現性（歩留り）の低下、損失の増大、材料およ
び実装コストの増大をもたらす。
部と平面誘電体線路とは一般に電磁界分布が異なるた
め、平面誘電体線路に電子部品を単に実装するだけでは
変換損が極めて大きくなる。また、誘電体板の一方の面
に電子部品を実装しただけでは、その裏面の電磁界と電
子部品との結合がなされず、その点でも変換損失の増大
につながる。誘電体板の両面に電子部品を実装すれば後
者の問題は解消できるが、電子部品の特性ばらつきによ
る特性再現性（歩留り）の低下、損失の増大、材料およ
び実装コストの増大をもたらす。
【０００５】この発明は、平面誘電体線路と電子部品と
の間のエネルギ変換損が少なく、また両者間のインピー
ダンス整合を容易にとれるようにした平面誘電体集積回
路を提供することを目的とする。
の間のエネルギ変換損が少なく、また両者間のインピー
ダンス整合を容易にとれるようにした平面誘電体集積回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、平面誘電体
線路と電子部品との結合部分における信号ロスを低減し
て、平面誘電体線路の特徴である低損失性を維持しつつ
集積化を行うために、請求項１に記載のとおり、誘電体
板の第１主面に２つの導電体を一定間隔で配して第１の
スロットを設け、前記誘電体板の第２主面に２つの導電
体を一定間隔で配して第１のスロットに対向する第２の
スロットを設け、前記誘電体板の前記第１のスロットと
第２のスロットとで挟設される領域を平面波の伝搬領域
とする平面誘電体線路を構成し、該平面誘電体線路の端
部または途中にコプレーナ線路を設けるとともに、該コ
プレーナ線路の中心導体から前記平面誘電体線路の電磁
波伝搬方向に直交する向きに突出する線路変換導電体パ
ターンを設け、前記コプレーナ線路を跨いで電子部品を
配置する。
線路と電子部品との結合部分における信号ロスを低減し
て、平面誘電体線路の特徴である低損失性を維持しつつ
集積化を行うために、請求項１に記載のとおり、誘電体
板の第１主面に２つの導電体を一定間隔で配して第１の
スロットを設け、前記誘電体板の第２主面に２つの導電
体を一定間隔で配して第１のスロットに対向する第２の
スロットを設け、前記誘電体板の前記第１のスロットと
第２のスロットとで挟設される領域を平面波の伝搬領域
とする平面誘電体線路を構成し、該平面誘電体線路の端
部または途中にコプレーナ線路を設けるとともに、該コ
プレーナ線路の中心導体から前記平面誘電体線路の電磁
波伝搬方向に直交する向きに突出する線路変換導電体パ
ターンを設け、前記コプレーナ線路を跨いで電子部品を
配置する。
【０００７】この構成により、平面誘電体線路を伝搬す
るＬＳＭモードの信号は、その伝搬方向に直交する向き
に突出した線路変換導電体パターンに結合して、コプレ
ーナ線路の伝搬モードに変換される。そして、このコプ
レーナ線路に跨いで配置されている電子部品に信号が入
力される。逆に、電子部品から信号が出力される場合に
は、その信号はコプレーナ線路の伝搬モードで伝搬され
て、平面誘電体線路の電磁波伝搬方向に直交する向きに
突出された線路変換導電体パターンと平面誘電体線路と
が結合して、平面誘電体線路をＬＳＭモードで伝搬する
ことになる。
るＬＳＭモードの信号は、その伝搬方向に直交する向き
に突出した線路変換導電体パターンに結合して、コプレ
ーナ線路の伝搬モードに変換される。そして、このコプ
レーナ線路に跨いで配置されている電子部品に信号が入
力される。逆に、電子部品から信号が出力される場合に
は、その信号はコプレーナ線路の伝搬モードで伝搬され
て、平面誘電体線路の電磁波伝搬方向に直交する向きに
突出された線路変換導電体パターンと平面誘電体線路と
が結合して、平面誘電体線路をＬＳＭモードで伝搬する
ことになる。
【０００８】また、請求項２に記載のとおり、それぞ
れ、誘電体板の第１主面に２つの電極を一定間隔で配し
て第１のスロットを設けるとともに、前記誘電体板の第
２主面に２つの電極を一定間隔で配して第１のスロット
に対向する第２のスロットを設け、前記誘電体板の前記
第１のスロットと第２のスロットとで挟設される領域を
平面波の伝搬領域とする２つの平面誘電体線路を構成
し、第１の平面誘電体線路の端部にスロット線路を設
け、該スロット線路の一方の端部に当該スロット線路お
よび第１の平面誘電体線路の電磁界に結合する第１の線
路変換導電体パターンを設け、前記スロット線路の他方
の端部付近に第１のコプレーナ線路を設け、前記第２の
平面誘電体線路の端部または途中に第２のコプレーナ線
路を設け、該第２のコプレーナ線路の端部の中心導体か
ら第２の平面誘電体線路の電磁波伝搬方向に直交する向
きに突出する第２の線路変換導電体パターンを設け、前
記第１・第２のコプレーナ線路を跨いで電子部品を配置
する。
れ、誘電体板の第１主面に２つの電極を一定間隔で配し
て第１のスロットを設けるとともに、前記誘電体板の第
２主面に２つの電極を一定間隔で配して第１のスロット
に対向する第２のスロットを設け、前記誘電体板の前記
第１のスロットと第２のスロットとで挟設される領域を
平面波の伝搬領域とする２つの平面誘電体線路を構成
し、第１の平面誘電体線路の端部にスロット線路を設
け、該スロット線路の一方の端部に当該スロット線路お
よび第１の平面誘電体線路の電磁界に結合する第１の線
路変換導電体パターンを設け、前記スロット線路の他方
の端部付近に第１のコプレーナ線路を設け、前記第２の
平面誘電体線路の端部または途中に第２のコプレーナ線
路を設け、該第２のコプレーナ線路の端部の中心導体か
ら第２の平面誘電体線路の電磁波伝搬方向に直交する向
きに突出する第２の線路変換導電体パターンを設け、前
記第１・第２のコプレーナ線路を跨いで電子部品を配置
する。
【０００９】この構成によれば、第１の平面誘電体線路
を伝搬するＬＳＭモードの信号が第１の線路変換導電体
パターンに結合し、ＴＥモードに変換されてスロット線
路を伝搬し、電子部品に入力される。また、第２の平面
誘電体線路を伝搬するＬＳＭモードの信号は、第２の線
路変換導電体パターンに結合して、コプレーナ線路の伝
搬モードに変換され、電子部品に入力される。これによ
り、電子部品は第１・第２の平面誘電体線路から入力さ
れる２つの信号を合成する等の信号処理を行う。たとえ
ばこの電子部品がミキサＦＥＴやミキサダイオードであ
る場合、第１・第２の平面誘電体線路からＲＦ信号とＬ
ｏ信号をそれぞれ入力することによって、ＩＦ信号をバ
イアス電圧供給ラインから外部へ取り出すことができ
る。
を伝搬するＬＳＭモードの信号が第１の線路変換導電体
パターンに結合し、ＴＥモードに変換されてスロット線
路を伝搬し、電子部品に入力される。また、第２の平面
誘電体線路を伝搬するＬＳＭモードの信号は、第２の線
路変換導電体パターンに結合して、コプレーナ線路の伝
搬モードに変換され、電子部品に入力される。これによ
り、電子部品は第１・第２の平面誘電体線路から入力さ
れる２つの信号を合成する等の信号処理を行う。たとえ
ばこの電子部品がミキサＦＥＴやミキサダイオードであ
る場合、第１・第２の平面誘電体線路からＲＦ信号とＬ
ｏ信号をそれぞれ入力することによって、ＩＦ信号をバ
イアス電圧供給ラインから外部へ取り出すことができ
る。
【００１０】また、この発明は請求項３に記載のとお
り、前記線路変換導電体パターンと前記電子部品との間
のインピーダンス整合をとるショートスタブを前記スロ
ット線路または前記コプレーナ線路の途中に設ける。こ
れにより線路変換導電体パターンと電子部品とがインピ
ーダンス整合し、スロット線路またはコプレーナ線路と
電子部品との接続部での損失が低減する。
り、前記線路変換導電体パターンと前記電子部品との間
のインピーダンス整合をとるショートスタブを前記スロ
ット線路または前記コプレーナ線路の途中に設ける。こ
れにより線路変換導電体パターンと電子部品とがインピ
ーダンス整合し、スロット線路またはコプレーナ線路と
電子部品との接続部での損失が低減する。
【００１１】更に、この発明は請求項４に記載のとお
り、前記線路変換導電体パターンと前記スロット線路ま
たはコプレーナ線路との間に、インピーダンス整合回路
を設ける。これにより、線路変換導電体パターンとスロ
ット線路またはコプレーナ線路とがインピーダンス整合
し、不要な反射が抑制され、線路変換に伴う伝送損失が
低減する。
り、前記線路変換導電体パターンと前記スロット線路ま
たはコプレーナ線路との間に、インピーダンス整合回路
を設ける。これにより、線路変換導電体パターンとスロ
ット線路またはコプレーナ線路とがインピーダンス整合
し、不要な反射が抑制され、線路変換に伴う伝送損失が
低減する。
【００１２】
【発明の実施の形態】この発明の第１の実施形態である
ミキサの構成を図１〜図７を参照して説明する。
ミキサの構成を図１〜図７を参照して説明する。
【００１３】図１はミキサの構成を示す部分分解斜視図
である。（Ａ）は下部導電体板の斜視図であり、下部導
電体板４４の図における上面に溝を形成して４３で示す
空間部を設けている。同図の（Ｂ）は（Ａ）に示した下
部導電体板４４の上面に回路基板３０を載置した状態を
示している。回路基板３０は誘電体板の上下面に各種導
電体パターンを形成したものであり、この回路基板３０
の上面にはスロット線路入力型のＦＥＴ（ミリ波ＧａＡ
ｓＦＥＴ）５０を実装している。１４，２４はそれぞれ
２つの導電体を一定間隔で配してなる回路基板３０上面
のスロットであり、後述するように、回路基板３０を挟
んで対向する下面のスロットとともに第１・第２の平面
誘電体線路を構成する。１２は第１の平面誘電体線路の
端部に形成したスロット線路、１０は第１の平面誘電体
線路と結合し、且つスロット線路１２との間でモード変
換を行う、スロット線路１２の一方の端部に設けた第１
の線路変換導電体パターンである。１６はスロット線路
１２の他方の端部付近に形成したコプレーナ線路であ
り、その中心導体から第２の線路変換導電体パターン１
７を第２の平面誘電体線路に直交する向きに突出させて
いる。３１，３２はそれぞれコプレーナ線路であり、Ｆ
ＥＴ５０に対してゲートバイアス電圧およびドレインバ
イアス電圧を供給する。この２つのコプレーナ線路３
１，３２にはＦで示すフィルタを設けている。また１８
はインターディジタルキャパシタであり、コプレーナ線
路３１の中心導体ともう一方の導電体との間にキャパシ
タを構成している。上記各パターンの周辺部はＲＦ−Ｇ
ＮＤ（接地導電体）として回路基板３０の上面を覆って
いる。この回路基板３０の下面には、スロット１４，２
４にそれぞれ対向するスロットを設けていて、回路基板
３０の下面にその他の領域にはＲＦ−ＧＮＤを形成して
いる。
である。（Ａ）は下部導電体板の斜視図であり、下部導
電体板４４の図における上面に溝を形成して４３で示す
空間部を設けている。同図の（Ｂ）は（Ａ）に示した下
部導電体板４４の上面に回路基板３０を載置した状態を
示している。回路基板３０は誘電体板の上下面に各種導
電体パターンを形成したものであり、この回路基板３０
の上面にはスロット線路入力型のＦＥＴ（ミリ波ＧａＡ
ｓＦＥＴ）５０を実装している。１４，２４はそれぞれ
２つの導電体を一定間隔で配してなる回路基板３０上面
のスロットであり、後述するように、回路基板３０を挟
んで対向する下面のスロットとともに第１・第２の平面
誘電体線路を構成する。１２は第１の平面誘電体線路の
端部に形成したスロット線路、１０は第１の平面誘電体
線路と結合し、且つスロット線路１２との間でモード変
換を行う、スロット線路１２の一方の端部に設けた第１
の線路変換導電体パターンである。１６はスロット線路
１２の他方の端部付近に形成したコプレーナ線路であ
り、その中心導体から第２の線路変換導電体パターン１
７を第２の平面誘電体線路に直交する向きに突出させて
いる。３１，３２はそれぞれコプレーナ線路であり、Ｆ
ＥＴ５０に対してゲートバイアス電圧およびドレインバ
イアス電圧を供給する。この２つのコプレーナ線路３
１，３２にはＦで示すフィルタを設けている。また１８
はインターディジタルキャパシタであり、コプレーナ線
路３１の中心導体ともう一方の導電体との間にキャパシ
タを構成している。上記各パターンの周辺部はＲＦ−Ｇ
ＮＤ（接地導電体）として回路基板３０の上面を覆って
いる。この回路基板３０の下面には、スロット１４，２
４にそれぞれ対向するスロットを設けていて、回路基板
３０の下面にその他の領域にはＲＦ−ＧＮＤを形成して
いる。
【００１４】図２は図１の（Ｂ）に示した状態から更に
その上面に上部導電体板４１を載置した状態を示してい
る。上部導電体板４１の内面には下部導電体板４４の溝
と面対称（鏡対称）の溝を形成することによって空間部
４２を設けている。
その上面に上部導電体板４１を載置した状態を示してい
る。上部導電体板４１の内面には下部導電体板４４の溝
と面対称（鏡対称）の溝を形成することによって空間部
４２を設けている。
【００１５】図３は図１に示したスロット２４部分を通
る断面図である。図３において２３は誘電体板であり、
その第１主面（図における上面）に２つの導電体２１
ａ，２１ｂを形成して、２４で示す部分を第１のスロッ
トとして構成している。また、誘電体板２３の第２主面
（図における下面）に２つの導電体２２ａ，２２ｂを形
成して、２５で示す部分を第２のスロットとして構成し
ている。２つの導電体板４１，４４はスロット２４，２
５の近傍に空間４２，４３を設けるとともに、導電体２
１ａ−２１ｂ間および２２ａ−２２ｂ間をそれぞれ導通
させる。
る断面図である。図３において２３は誘電体板であり、
その第１主面（図における上面）に２つの導電体２１
ａ，２１ｂを形成して、２４で示す部分を第１のスロッ
トとして構成している。また、誘電体板２３の第２主面
（図における下面）に２つの導電体２２ａ，２２ｂを形
成して、２５で示す部分を第２のスロットとして構成し
ている。２つの導電体板４１，４４はスロット２４，２
５の近傍に空間４２，４３を設けるとともに、導電体２
１ａ−２１ｂ間および２２ａ−２２ｂ間をそれぞれ導通
させる。
【００１６】図３に示した、対向するスロット２４と２
５との間の誘電体板２３に設けられる２３ｃで示す部分
が所望の伝搬周波数ｆｂを有する高周波信号を伝搬させ
る伝搬領域となる。また、この伝搬領域２３ｃを挟む両
側の２３ａ，２３ｂで示す部分が遮断領域となる。
５との間の誘電体板２３に設けられる２３ｃで示す部分
が所望の伝搬周波数ｆｂを有する高周波信号を伝搬させ
る伝搬領域となる。また、この伝搬領域２３ｃを挟む両
側の２３ａ，２３ｂで示す部分が遮断領域となる。
【００１７】図４は図３に示した平面誘電体線路の伝搬
領域部分を伝搬方向に通る面における断面図である。図
４に示すように、平面波の電磁波である平面電磁波ｐｗ
２３は誘電体板２３の上面（スロット２４部分）に所定
の入射角θで入射して、入射角θと等しい反射角θで反
射する。また、誘電体板２３の上面で反射された平面電
磁波ｐｗ２３は誘電体板２３の下面（スロット２５部
分）に入射角θで入射して、入射角θと等しい反射角θ
で反射する。以降、平面電磁波ｐｗ２３は誘電体板２３
のスロット２４，２５部分の表面を境界面として交互に
繰り返して反射して、誘電体板２３の伝搬領域２３ｃの
内部をＴＥモードで伝搬する。言い換えれば、所望の伝
搬周波数ｆｂが臨界周波数ｆｄａ（入射角θが小さくな
って、平面電磁波ｐｗ２３が空間４２，４３に透過し
て、伝搬領域２３ｃの内部を伝搬する平面電磁波ｐｗ２
３が減衰する状態となる周波数）以上となるように誘電
体板２３の比誘電率、誘電体板２３の厚みｔ２３を定め
る。
領域部分を伝搬方向に通る面における断面図である。図
４に示すように、平面波の電磁波である平面電磁波ｐｗ
２３は誘電体板２３の上面（スロット２４部分）に所定
の入射角θで入射して、入射角θと等しい反射角θで反
射する。また、誘電体板２３の上面で反射された平面電
磁波ｐｗ２３は誘電体板２３の下面（スロット２５部
分）に入射角θで入射して、入射角θと等しい反射角θ
で反射する。以降、平面電磁波ｐｗ２３は誘電体板２３
のスロット２４，２５部分の表面を境界面として交互に
繰り返して反射して、誘電体板２３の伝搬領域２３ｃの
内部をＴＥモードで伝搬する。言い換えれば、所望の伝
搬周波数ｆｂが臨界周波数ｆｄａ（入射角θが小さくな
って、平面電磁波ｐｗ２３が空間４２，４３に透過し
て、伝搬領域２３ｃの内部を伝搬する平面電磁波ｐｗ２
３が減衰する状態となる周波数）以上となるように誘電
体板２３の比誘電率、誘電体板２３の厚みｔ２３を定め
る。
【００１８】また、図３に示した誘電体板２３を挟んで
対向する電極２１ａ，２２ａは、ＴＥ波に対して所望の
伝搬周波数ｆｂに比べて充分に高い遮断周波数を有する
平行平板導波管を構成する。これによって、電極２１ａ
と２２ａとによって挟設された誘電体板２３の幅方向の
一方の側に、電極２１ａ，２２ａに平行な電界成分を有
するＴＥ波に対する遮断領域２３ａを構成する。同様に
誘電体板２３を挟む電極２１ｂ，２２ｂはＴＥ波に対し
て所望の伝搬周波数ｂに比べて充分に高い遮断周波数を
有する平行平板導波管を構成し、この電極２１ｂ，２２
ｂによって挟設された誘電体板２３の幅方向の一方の側
に、ＴＥ波に対する遮断領域２３ｂを構成する。
対向する電極２１ａ，２２ａは、ＴＥ波に対して所望の
伝搬周波数ｆｂに比べて充分に高い遮断周波数を有する
平行平板導波管を構成する。これによって、電極２１ａ
と２２ａとによって挟設された誘電体板２３の幅方向の
一方の側に、電極２１ａ，２２ａに平行な電界成分を有
するＴＥ波に対する遮断領域２３ａを構成する。同様に
誘電体板２３を挟む電極２１ｂ，２２ｂはＴＥ波に対し
て所望の伝搬周波数ｂに比べて充分に高い遮断周波数を
有する平行平板導波管を構成し、この電極２１ｂ，２２
ｂによって挟設された誘電体板２３の幅方向の一方の側
に、ＴＥ波に対する遮断領域２３ｂを構成する。
【００１９】また、空間４２の図における天面と電極２
１ａとが平行平板導波管を構成するが、この厚さｔ４２
は、当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分高くなるように設定す
る。これによって、４２ａで示す部分に、ＴＥ波に対す
る遮断領域を構成する。同様に４２ｂ，４３ａ，４３ｂ
で示す部分にもそれぞれＴＥ波に対する遮断領域を構成
する。
１ａとが平行平板導波管を構成するが、この厚さｔ４２
は、当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分高くなるように設定す
る。これによって、４２ａで示す部分に、ＴＥ波に対す
る遮断領域を構成する。同様に４２ｂ，４３ａ，４３ｂ
で示す部分にもそれぞれＴＥ波に対する遮断領域を構成
する。
【００２０】また、空間４２の対向する内面（図におけ
る縦の壁面）は平行平板導波管を構成するが、この幅Ｗ
２は当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分に高くなるように設定す
る。これによって遮断領域４２ｄを構成する。空間４３
についても同様に遮断領域４３ｄを構成する。
る縦の壁面）は平行平板導波管を構成するが、この幅Ｗ
２は当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分に高くなるように設定す
る。これによって遮断領域４２ｄを構成する。空間４３
についても同様に遮断領域４３ｄを構成する。
【００２１】以上のように平面誘電体線路を構成するこ
とによって、臨界周波数ｆｄａ以上の周波数を有する高
周波信号の電磁界エネルギを、伝搬領域２３ｃの内部と
その近傍に集中させて、平面波を誘電体板２３の長手方
向（ｚ軸方向）に伝搬させる。
とによって、臨界周波数ｆｄａ以上の周波数を有する高
周波信号の電磁界エネルギを、伝搬領域２３ｃの内部と
その近傍に集中させて、平面波を誘電体板２３の長手方
向（ｚ軸方向）に伝搬させる。
【００２２】たとえば６０ＧＨｚ帯の信号を伝搬させる
場合、上記誘電体板２３の比誘電率を２０〜３０、板厚
ｔ２３を０．３〜０．８μｍとすれば、線路幅Ｗ１は
０．４〜１．６ｍｍが適当であり、３０〜２００Ωの範
囲の特性インピーダンスが得られる。また、このように
比誘電率が２０以上の誘電体板を用いれば９０％以上の
エネルギが誘電体板内に閉じ込められ、全反射による極
めて低損失な伝送路が実現できる。
場合、上記誘電体板２３の比誘電率を２０〜３０、板厚
ｔ２３を０．３〜０．８μｍとすれば、線路幅Ｗ１は
０．４〜１．６ｍｍが適当であり、３０〜２００Ωの範
囲の特性インピーダンスが得られる。また、このように
比誘電率が２０以上の誘電体板を用いれば９０％以上の
エネルギが誘電体板内に閉じ込められ、全反射による極
めて低損失な伝送路が実現できる。
【００２３】以上は第２の平面誘電体線路について示し
たが、図１に示したスロット１４を含む第１の平面誘電
体線路も同様に構成している。
たが、図１に示したスロット１４を含む第１の平面誘電
体線路も同様に構成している。
【００２４】さて、図５は回路基板３０の上面の主要部
の導電体パターンを示す図である。同図において１２は
スロット線路であり、このスロット線路１２の一方の端
部に第１の線路変換導電体パターン１０を形成してい
る。この第１の線路変換導電体パターン１０は１０ａ，
１０ｂで示すようにそれぞれダイポールアンテナ形状を
成している。スロット線路１２の端部に対する線路変換
導電体パターン１０の付け根部分は、この線路変換導電
体パターン１０の配線抵抗を下げて変換損を減らすた
め、スロット線路１２から線路変換導電体パターン１０
へいくほど緩やかに細くなるインピーダンス整合部（イ
ンピーダンス整合回路）Ｒを形成している。電極パター
ン１０ａ，１０ｂおよびインピーダンス整合部Ｒは、そ
れぞれ使用周波数帯における周波数の波長をλとすれ
ば、略λ／４の長さであり、スロット線路の１２の幅
は、設計する線路の特性インピーダンスにより決定す
る。たとえば０．０５〜０．２０ｍｍの幅で３０〜１０
０Ωの特性インピーダンスが実現できる。コプレーナ線
路１６はＲＦ−ＧＮＤと中心導体３８とによって構成し
ていて、この中心導体３８から第２の線路変換導電体パ
ターン１７を、スロット２４を含む第２の平面誘電体線
路に直交する向きに突出させている。この第２の線路変
換導電体パターンはモノポールアンテナ形状を成してい
る。コプレーナ線路１６の寸法は設計する線路の特性イ
ンピーダンスにより決定する。たとえば中心導体の幅を
０．１〜０．１５ｍｍ、その両側にあるＲＦ−ＧＮＤの
間隔を０．２〜１．０ｍｍとすれば３０〜９０Ωの特性
インピーダンスが実現できる。このコプレーナ線路１６
は、その付け根部分から先端（第２の線路変換導電体パ
ターン１７）方向へいくに従い一定幅まで細くなるパタ
ーンとして、これによりインピーダンス整合回路を構成
している。上述したように、平面誘電体線路の特性イン
ピーダンスは３０〜２００Ωであり、ＦＥＴ（ミリ波Ｇ
ａＡｓＦＥＴ）５０の入出力インピーダンスは通常３０
〜９０Ω前後であるため、平面誘電体線路、スロット線
路、ＦＥＴ、コプレーナ線路の四者は容易にインピーダ
ンス整合をとることができる。さらに、スロット線路１
２の途中に適当な長さのショートスタブＳを設けること
によって、第１の線路変換導電体パターン１０とＦＥＴ
との間のインピーダンス整合も容易にとることできる。
同様に、コプレーナ線路１６の途中にオープンスタブを
設けることによって、第２の線路変換導電体パターン１
７とＦＥＴとの間のインピーダンス整合も容易にとるこ
とできる。
の導電体パターンを示す図である。同図において１２は
スロット線路であり、このスロット線路１２の一方の端
部に第１の線路変換導電体パターン１０を形成してい
る。この第１の線路変換導電体パターン１０は１０ａ，
１０ｂで示すようにそれぞれダイポールアンテナ形状を
成している。スロット線路１２の端部に対する線路変換
導電体パターン１０の付け根部分は、この線路変換導電
体パターン１０の配線抵抗を下げて変換損を減らすた
め、スロット線路１２から線路変換導電体パターン１０
へいくほど緩やかに細くなるインピーダンス整合部（イ
ンピーダンス整合回路）Ｒを形成している。電極パター
ン１０ａ，１０ｂおよびインピーダンス整合部Ｒは、そ
れぞれ使用周波数帯における周波数の波長をλとすれ
ば、略λ／４の長さであり、スロット線路の１２の幅
は、設計する線路の特性インピーダンスにより決定す
る。たとえば０．０５〜０．２０ｍｍの幅で３０〜１０
０Ωの特性インピーダンスが実現できる。コプレーナ線
路１６はＲＦ−ＧＮＤと中心導体３８とによって構成し
ていて、この中心導体３８から第２の線路変換導電体パ
ターン１７を、スロット２４を含む第２の平面誘電体線
路に直交する向きに突出させている。この第２の線路変
換導電体パターンはモノポールアンテナ形状を成してい
る。コプレーナ線路１６の寸法は設計する線路の特性イ
ンピーダンスにより決定する。たとえば中心導体の幅を
０．１〜０．１５ｍｍ、その両側にあるＲＦ−ＧＮＤの
間隔を０．２〜１．０ｍｍとすれば３０〜９０Ωの特性
インピーダンスが実現できる。このコプレーナ線路１６
は、その付け根部分から先端（第２の線路変換導電体パ
ターン１７）方向へいくに従い一定幅まで細くなるパタ
ーンとして、これによりインピーダンス整合回路を構成
している。上述したように、平面誘電体線路の特性イン
ピーダンスは３０〜２００Ωであり、ＦＥＴ（ミリ波Ｇ
ａＡｓＦＥＴ）５０の入出力インピーダンスは通常３０
〜９０Ω前後であるため、平面誘電体線路、スロット線
路、ＦＥＴ、コプレーナ線路の四者は容易にインピーダ
ンス整合をとることができる。さらに、スロット線路１
２の途中に適当な長さのショートスタブＳを設けること
によって、第１の線路変換導電体パターン１０とＦＥＴ
との間のインピーダンス整合も容易にとることできる。
同様に、コプレーナ線路１６の途中にオープンスタブを
設けることによって、第２の線路変換導電体パターン１
７とＦＥＴとの間のインピーダンス整合も容易にとるこ
とできる。
【００２５】また、図５において３７はスロット線路分
岐用導体、３８はコプレーナ線路１６の中心導体、３５
はゲート端子、３６はドレイン端子であり、後述するＦ
ＥＴの各端子を接続する。３１，３２はそれぞれコプレ
ーナ線路であり、その中心導体３３，３４をゲート端子
３５およびドレイン端子３６にそれぞれ導いている。図
１の（Ｂ）にも示したように、このコプレーナ線路３
１，３２の途中にはＦで示すローパスフィルタとして作
用するフィルタを形成して、ＲＦ信号がバイアス回路側
へ洩れて伝搬しないようにしている。
岐用導体、３８はコプレーナ線路１６の中心導体、３５
はゲート端子、３６はドレイン端子であり、後述するＦ
ＥＴの各端子を接続する。３１，３２はそれぞれコプレ
ーナ線路であり、その中心導体３３，３４をゲート端子
３５およびドレイン端子３６にそれぞれ導いている。図
１の（Ｂ）にも示したように、このコプレーナ線路３
１，３２の途中にはＦで示すローパスフィルタとして作
用するフィルタを形成して、ＲＦ信号がバイアス回路側
へ洩れて伝搬しないようにしている。
【００２６】なお、２つの平面誘電体線路の間には、Ｒ
Ｆ−ＧＮＤを設けて、２つの平面誘電体線路によるＲＦ
信号またはＬｏ信号が遮断されるだけの距離が必要であ
るが、その幅は１ｍｍ以上であれば十分である。
Ｆ−ＧＮＤを設けて、２つの平面誘電体線路によるＲＦ
信号またはＬｏ信号が遮断されるだけの距離が必要であ
るが、その幅は１ｍｍ以上であれば十分である。
【００２７】図６は図５に示した状態からＦＥＴ５０を
実装した状態を示す図である。図６において５１，５２
はＦＥＴ５０のソース端子、５３はゲート端子、５４は
ドレイン端子である。５５，５６で示す部分が活性領域
であり、この部分にそれぞれ電界効果型トランジスタを
形成し、ソース端子５１，５２、ゲート端子５３、ドレ
イン端子５４をそれぞれ引き出している。ソース端子５
１，５１とゲート端子５３，ドレイン端子５４との間、
およびこのゲート端子５３，ドレイン端子５４とソース
端子５２，５２との間には、図に示すように、スロット
線路をそれぞれ形成している。クロスハッチング部分は
バイアホール形成部であり、チップの裏面側に各端子を
導出している。
実装した状態を示す図である。図６において５１，５２
はＦＥＴ５０のソース端子、５３はゲート端子、５４は
ドレイン端子である。５５，５６で示す部分が活性領域
であり、この部分にそれぞれ電界効果型トランジスタを
形成し、ソース端子５１，５２、ゲート端子５３、ドレ
イン端子５４をそれぞれ引き出している。ソース端子５
１，５１とゲート端子５３，ドレイン端子５４との間、
およびこのゲート端子５３，ドレイン端子５４とソース
端子５２，５２との間には、図に示すように、スロット
線路をそれぞれ形成している。クロスハッチング部分は
バイアホール形成部であり、チップの裏面側に各端子を
導出している。
【００２８】図中の矢印はスロット線路１２およびコプ
レーナ線路１６を伝搬する信号の電界分布を示してい
る。図において１４で示すスロットを含む第１の平面誘
電体線路を図において上方から下方へ伝搬するＬＳＭモ
ードのＲＦ信号は、第１の線路変換導電体パターン１０
を介してスロット線路のモード（ＴＥモード）に変換さ
れ、このＴＥモードの信号がスロット線路１２を伝搬
し、ＦＥＴ５０のソース−ゲート間に電圧信号として印
加される。一方、２４で示すスロットを含む第２の平面
誘電体線路を図において右方から左方へ伝搬するＬＳＭ
モードのＬｏ信号は、第２の線路変換導電体パターン１
７に結合して、コプレーナ線路のモードに変換され、コ
プレーナ線路１６を伝搬し、ＦＥＴ５０のスロット線路
を介してソース−ゲート間に電圧信号として印加され
る。ここで、コプレーナ線路３１，３２の中心導体３
３，３４を介してそれぞれゲートバイアス電圧およびド
レインバイアス電圧を印加すれば、ＦＥＴの相互コンダ
クタンスなどの非線形パラメータによって、ＲＦ信号と
Ｌｏ信号との差の周波数成分（ＩＦ信号）が生じる。そ
の際、２つのＥＦＴに対してＲＦ信号は逆相、Ｌｏ信号
は同相で入力されるため、バランス型ミキサとして作用
する。通常、バランス型のミキサ回路を構成する場合、
逆位相の波形を生成するために、位相シフタ等の回路を
付加する必要があるが、この実施形態によれば、特別な
位相シフタが不要となり、回路が小型化される。
レーナ線路１６を伝搬する信号の電界分布を示してい
る。図において１４で示すスロットを含む第１の平面誘
電体線路を図において上方から下方へ伝搬するＬＳＭモ
ードのＲＦ信号は、第１の線路変換導電体パターン１０
を介してスロット線路のモード（ＴＥモード）に変換さ
れ、このＴＥモードの信号がスロット線路１２を伝搬
し、ＦＥＴ５０のソース−ゲート間に電圧信号として印
加される。一方、２４で示すスロットを含む第２の平面
誘電体線路を図において右方から左方へ伝搬するＬＳＭ
モードのＬｏ信号は、第２の線路変換導電体パターン１
７に結合して、コプレーナ線路のモードに変換され、コ
プレーナ線路１６を伝搬し、ＦＥＴ５０のスロット線路
を介してソース−ゲート間に電圧信号として印加され
る。ここで、コプレーナ線路３１，３２の中心導体３
３，３４を介してそれぞれゲートバイアス電圧およびド
レインバイアス電圧を印加すれば、ＦＥＴの相互コンダ
クタンスなどの非線形パラメータによって、ＲＦ信号と
Ｌｏ信号との差の周波数成分（ＩＦ信号）が生じる。そ
の際、２つのＥＦＴに対してＲＦ信号は逆相、Ｌｏ信号
は同相で入力されるため、バランス型ミキサとして作用
する。通常、バランス型のミキサ回路を構成する場合、
逆位相の波形を生成するために、位相シフタ等の回路を
付加する必要があるが、この実施形態によれば、特別な
位相シフタが不要となり、回路が小型化される。
【００２９】なお、図６に示した例では、半導体素子形
成面が上面となるようにチップを実装したが、半導体素
子形成面を下向きにして、回路基板３０とＦＥＴのスロ
ット線路とを直接バンプ接続することによって実装して
もよい。この場合、ＦＥＴのスロット線路は誘電体板と
の寄生カップリングを防ぐために、両者を数十μｍ以上
離す必要があり、高度なバンプ接続技術が要求される
が、バイアホールが不要となるため、ＦＥＴの構造は簡
略化できる。
成面が上面となるようにチップを実装したが、半導体素
子形成面を下向きにして、回路基板３０とＦＥＴのスロ
ット線路とを直接バンプ接続することによって実装して
もよい。この場合、ＦＥＴのスロット線路は誘電体板と
の寄生カップリングを防ぐために、両者を数十μｍ以上
離す必要があり、高度なバンプ接続技術が要求される
が、バイアホールが不要となるため、ＦＥＴの構造は簡
略化できる。
【００３０】また、図６に示した例では第１の平面誘電
体線路からＲＦ信号、第２の平面誘電体線路からＬｏ信
号をそれぞれ入力するようにしたが、逆に第２の平面誘
電体線路からＲＦ信号、第１の平面誘電体線路からＬｏ
信号をそれぞれ入力するようにしても、同様にバランス
型ミキサとして作用する。
体線路からＲＦ信号、第２の平面誘電体線路からＬｏ信
号をそれぞれ入力するようにしたが、逆に第２の平面誘
電体線路からＲＦ信号、第１の平面誘電体線路からＬｏ
信号をそれぞれ入力するようにしても、同様にバランス
型ミキサとして作用する。
【００３１】図７は図１に示したインターディジタルキ
ャパシタ１８の構成を示す図である。同図において、１
９，１９′はそれぞれコプレーナ線路であり、コプレー
ナ線路１９の中心導電体はコプレーナ線路３１の中心導
電体から分岐している。インターディジタルキャパシタ
１８はこの２つのコプレーナ線路１９，１９′の中心導
電体間にキャパシタンスを生じさせるものであり、イン
ターディジタル型の導電体パターンを形成している。こ
の実施形態では高誘電率の誘電体板に形成するので、１
０ｐＦ以上の比較的大容量のキャパシタを容易に実現で
きる。なお、コプレーナ線路３１は、コプレーナ線路１
９との分岐点より先を高インピーダンスにすることによ
って、バイアス電圧供給回路側へのＩＦ信号の漏れを防
いでいる。
ャパシタ１８の構成を示す図である。同図において、１
９，１９′はそれぞれコプレーナ線路であり、コプレー
ナ線路１９の中心導電体はコプレーナ線路３１の中心導
電体から分岐している。インターディジタルキャパシタ
１８はこの２つのコプレーナ線路１９，１９′の中心導
電体間にキャパシタンスを生じさせるものであり、イン
ターディジタル型の導電体パターンを形成している。こ
の実施形態では高誘電率の誘電体板に形成するので、１
０ｐＦ以上の比較的大容量のキャパシタを容易に実現で
きる。なお、コプレーナ線路３１は、コプレーナ線路１
９との分岐点より先を高インピーダンスにすることによ
って、バイアス電圧供給回路側へのＩＦ信号の漏れを防
いでいる。
【００３２】以上に示したように、この高周波増幅器に
おいて、入出力には電磁界の閉じ込め効果の高い平面誘
電体線路を用いたため、この回路と外部回路との寄生カ
ップリングを防ぐことができる。また、平面誘電体線路
のＱが高い（上述した例ではＱ＞５００）ため、伝送損
失を最小限に抑えることができる。また、回路基板上の
電極パターンはフォトリソグラフィを用いた一般的な回
路基板の製造技術と同様の技術を用いて作成できるの
で、極めて簡便で低コストに製造することができる。
おいて、入出力には電磁界の閉じ込め効果の高い平面誘
電体線路を用いたため、この回路と外部回路との寄生カ
ップリングを防ぐことができる。また、平面誘電体線路
のＱが高い（上述した例ではＱ＞５００）ため、伝送損
失を最小限に抑えることができる。また、回路基板上の
電極パターンはフォトリソグラフィを用いた一般的な回
路基板の製造技術と同様の技術を用いて作成できるの
で、極めて簡便で低コストに製造することができる。
【００３３】次に第２の実施形態であるミキサの主要部
の構成を図８を参照して説明する。図６に示した例では
ＦＥＴを用いたが、この第２の実施形態ではミキサダイ
オードを用いる。図８はそのミキサダイオードのマウン
ト部分を示している。同図において、１５０がミキサダ
イオード、１５１はカソード端子、１５２はアノード端
子、１５３はカソード・アノード端子である。１５５，
１５６で示す部分が活性領域であり、それぞれダイオー
ドを形成している。カソード端子１５１，１５１とカソ
ード・アノード端子１５３，１５３との間、およびこの
カソード・アノード端子１５３，１５３とアノード端子
１５２，１５２との間には、図に示すように、スロット
線路をそれぞれ形成している。クロスハッチング部分は
バイアホール形成部であり、チップの裏面側に各端子を
導出している。
の構成を図８を参照して説明する。図６に示した例では
ＦＥＴを用いたが、この第２の実施形態ではミキサダイ
オードを用いる。図８はそのミキサダイオードのマウン
ト部分を示している。同図において、１５０がミキサダ
イオード、１５１はカソード端子、１５２はアノード端
子、１５３はカソード・アノード端子である。１５５，
１５６で示す部分が活性領域であり、それぞれダイオー
ドを形成している。カソード端子１５１，１５１とカソ
ード・アノード端子１５３，１５３との間、およびこの
カソード・アノード端子１５３，１５３とアノード端子
１５２，１５２との間には、図に示すように、スロット
線路をそれぞれ形成している。クロスハッチング部分は
バイアホール形成部であり、チップの裏面側に各端子を
導出している。
【００３４】図中の矢印はスロット線路１２およびコプ
レーナ線路１６を伝搬する信号の電界分布を示してい
る。図において左方から右方へ伝搬するスロット線路モ
ードのＲＦ信号は、スロット線路分岐用導体１３７で分
岐されてミキサダイオード１５０の２つのダイオードの
アノード−カソード間にそれぞれ電圧信号として印加さ
れる。一方、図において右方から左方へ伝搬するコプレ
ーナ線路モードのＬｏ信号は、アノード−カソード間に
電圧信号として印加される。ここで、コプレーナ線路３
１の中心導体を介して２つのダイオードのアノード−カ
ソード間にそれぞれバイアス電圧を印加すれば、ダイオ
ードの非線形パラメータによって、ＲＦ信号とＬｏ信号
との差の周波数成分（ＩＦ信号）が生じる。その際、２
つのダイオードに対してＲＦ信号は同相、Ｌｏ信号は逆
相で入力されるため、バランス型ミキサとして作用す
る。第１の実施形態と同様に、この場合も位相シフタ等
の回路を付加することなく、小型のバランス形ミキサが
構成できる。
レーナ線路１６を伝搬する信号の電界分布を示してい
る。図において左方から右方へ伝搬するスロット線路モ
ードのＲＦ信号は、スロット線路分岐用導体１３７で分
岐されてミキサダイオード１５０の２つのダイオードの
アノード−カソード間にそれぞれ電圧信号として印加さ
れる。一方、図において右方から左方へ伝搬するコプレ
ーナ線路モードのＬｏ信号は、アノード−カソード間に
電圧信号として印加される。ここで、コプレーナ線路３
１の中心導体を介して２つのダイオードのアノード−カ
ソード間にそれぞれバイアス電圧を印加すれば、ダイオ
ードの非線形パラメータによって、ＲＦ信号とＬｏ信号
との差の周波数成分（ＩＦ信号）が生じる。その際、２
つのダイオードに対してＲＦ信号は同相、Ｌｏ信号は逆
相で入力されるため、バランス型ミキサとして作用す
る。第１の実施形態と同様に、この場合も位相シフタ等
の回路を付加することなく、小型のバランス形ミキサが
構成できる。
【００３５】因みに、第１の実施形態のようにＦＥＴを
用いたミキサはＦＥＴの増幅作用を利用することで変換
損を０〜４ｄＢと少なくすることができるが、その反
面、ＮＦ特性は一般に１０ｄＢ以上と劣化する。この第
２の実施形態のようにダイオードを用いれば、変換損は
５〜８ｄＢ以上と大きいが、６ｄＢ以下の良好なＮＦ特
性を得ることができる。また、消費電力が少ない利点も
ある。
用いたミキサはＦＥＴの増幅作用を利用することで変換
損を０〜４ｄＢと少なくすることができるが、その反
面、ＮＦ特性は一般に１０ｄＢ以上と劣化する。この第
２の実施形態のようにダイオードを用いれば、変換損は
５〜８ｄＢ以上と大きいが、６ｄＢ以下の良好なＮＦ特
性を得ることができる。また、消費電力が少ない利点も
ある。
【００３６】なお、図８に示した例ではスロット線路か
らＲＦ信号、コプレーナ線路からＬｏ信号を入力するよ
うにしたが、逆にコプレーナ線路からＲＦ信号、スロッ
ト線路からＬｏ信号を入力するようにしても、同様にバ
ランス型ミキサとして作用する。
らＲＦ信号、コプレーナ線路からＬｏ信号を入力するよ
うにしたが、逆にコプレーナ線路からＲＦ信号、スロッ
ト線路からＬｏ信号を入力するようにしても、同様にバ
ランス型ミキサとして作用する。
【００３７】次に第３の実施形態である逓倍器（２倍波
発生器）の構成を図９を参照して説明する。図９は下部
導電体板４４の上に回路基板３０を載置した状態（上部
導電体板を取り除いた状態）での斜視図である。この逓
倍器は、構造上は、基本的に図１の（Ｂ）に示したミキ
サからインターディジタルキャパシタ１８を取り除いた
ものである。したがって、この逓倍器の下部導電体板４
４および上部導電体板には、図１の（Ｂ）に示したイン
ターディジタルキャパシタ１８およびそれにつながるコ
プレーナ線路の周囲に空間を設けるための溝を形成して
いない。
発生器）の構成を図９を参照して説明する。図９は下部
導電体板４４の上に回路基板３０を載置した状態（上部
導電体板を取り除いた状態）での斜視図である。この逓
倍器は、構造上は、基本的に図１の（Ｂ）に示したミキ
サからインターディジタルキャパシタ１８を取り除いた
ものである。したがって、この逓倍器の下部導電体板４
４および上部導電体板には、図１の（Ｂ）に示したイン
ターディジタルキャパシタ１８およびそれにつながるコ
プレーナ線路の周囲に空間を設けるための溝を形成して
いない。
【００３８】図９に示した構造で、スロット１４を含む
第１の平面誘電体線路から伝搬されてくる入力信号は、
第１の線路変換導電体パターン１０に結合し、スロット
線路のモードに変換されて、スロット線路１２の分割に
より位相差１８０で、スロット線路入力構造のＦＥＴ５
０のゲート−ソース間に入力される。このＦＥＴ５０に
は高調波が強く発生するしきい値付近にバイアス電圧を
印加していて、発生した高調波のうち基本波と２倍波が
ＦＥＴのドレイン−ソース間から出力される。このと
き、基本波は入力側と同じく１８０°の位相差があるた
め、コプレーナ線路１６をスロットモードのまま伝搬す
るが、２倍波は位相が揃う（位相差が０°である）ので
コプレーナ線路１６をコプレーナモードで伝搬する。ス
ロット２４を含む第２の平面誘電体線路とコプレーナ線
路１６とのモード変換部分では、コプレーナ線路１６の
中心導体から突出した第２の線路変換導電体パターン１
７と第２の平面誘電体線路とが結合してモード変換が行
われるが、基本波は位相がずれているため、変換されず
に反射される。したがって２倍波のみが第２の平面誘電
体線路へ出力され、基本波の出力側への漏洩が防止され
る。たとえば第１の平面誘電体線路から３０ＧＨｚの信
号を入力することによって、第２の平面誘電体線路から
目的の６０ＧＨｚの信号のみを出力することができる。
第１の平面誘電体線路から伝搬されてくる入力信号は、
第１の線路変換導電体パターン１０に結合し、スロット
線路のモードに変換されて、スロット線路１２の分割に
より位相差１８０で、スロット線路入力構造のＦＥＴ５
０のゲート−ソース間に入力される。このＦＥＴ５０に
は高調波が強く発生するしきい値付近にバイアス電圧を
印加していて、発生した高調波のうち基本波と２倍波が
ＦＥＴのドレイン−ソース間から出力される。このと
き、基本波は入力側と同じく１８０°の位相差があるた
め、コプレーナ線路１６をスロットモードのまま伝搬す
るが、２倍波は位相が揃う（位相差が０°である）ので
コプレーナ線路１６をコプレーナモードで伝搬する。ス
ロット２４を含む第２の平面誘電体線路とコプレーナ線
路１６とのモード変換部分では、コプレーナ線路１６の
中心導体から突出した第２の線路変換導電体パターン１
７と第２の平面誘電体線路とが結合してモード変換が行
われるが、基本波は位相がずれているため、変換されず
に反射される。したがって２倍波のみが第２の平面誘電
体線路へ出力され、基本波の出力側への漏洩が防止され
る。たとえば第１の平面誘電体線路から３０ＧＨｚの信
号を入力することによって、第２の平面誘電体線路から
目的の６０ＧＨｚの信号のみを出力することができる。
【００３９】このようにして平面誘電体線路とスロット
線路との変換器、および平面誘電体線路とコプレーナ線
路との変換器によって、基本波を漏洩しない小型のバラ
ンス型逓倍器が容易に構成できる。なお、第２の平面誘
電体線路とコプレーナ線路１６とのつなぎ目では、コプ
レーナ線路１６の両側電極を図に示すようなワイア３０
で接続するか、多層配線の導電体で接続しておけば、基
本波の抑制が一層確実になる。
線路との変換器、および平面誘電体線路とコプレーナ線
路との変換器によって、基本波を漏洩しない小型のバラ
ンス型逓倍器が容易に構成できる。なお、第２の平面誘
電体線路とコプレーナ線路１６とのつなぎ目では、コプ
レーナ線路１６の両側電極を図に示すようなワイア３０
で接続するか、多層配線の導電体で接続しておけば、基
本波の抑制が一層確実になる。
【００４０】なお、各実施形態では、第１・第２の２つ
の線路変換導電体パターンを用いた平面誘電体集積回路
を例に挙げたが、同様にして平面誘電体線路の端部また
は途中にコプレーナ線路を設けるとともに、そのコプレ
ーナ線路の中心導体から平面誘電体線路に直交する向き
に突出する１つの線路変換導電体パターンのみを設け
て、平面誘電体線路と電子部品との集積回路を構成する
こともできる。また、２つの平面誘電体線路の端部また
は途中にコプレーナ線路をそれぞれ設けるとともに、２
つコプレーナ線路の中心導体からそれぞれの平面誘電体
線路に直交する向きに突出するモノポール型の２つの線
路変換導電体パターンを設けて、２つの平面誘電体線路
と電子部品との集積回路を構成することもできる。後者
の構成によれば、一方の平面誘電体線路から入射してく
る信号に対して増幅などの信号処理を施して他方の平面
誘電体線路へ出力することも可能となる。
の線路変換導電体パターンを用いた平面誘電体集積回路
を例に挙げたが、同様にして平面誘電体線路の端部また
は途中にコプレーナ線路を設けるとともに、そのコプレ
ーナ線路の中心導体から平面誘電体線路に直交する向き
に突出する１つの線路変換導電体パターンのみを設け
て、平面誘電体線路と電子部品との集積回路を構成する
こともできる。また、２つの平面誘電体線路の端部また
は途中にコプレーナ線路をそれぞれ設けるとともに、２
つコプレーナ線路の中心導体からそれぞれの平面誘電体
線路に直交する向きに突出するモノポール型の２つの線
路変換導電体パターンを設けて、２つの平面誘電体線路
と電子部品との集積回路を構成することもできる。後者
の構成によれば、一方の平面誘電体線路から入射してく
る信号に対して増幅などの信号処理を施して他方の平面
誘電体線路へ出力することも可能となる。
【００４１】
【発明の効果】請求項１に係る発明によれば、平面誘電
体線路と電子部品との間が、線路変換導電体パターンお
よびコプレーナ線路を介して接続されるため、平面誘電
体線路と電子部品との結合部分における信号ロスを低減
して、平面誘電体線路の特徴である低損失性を維持しつ
つ集積化を行うことができる。
体線路と電子部品との間が、線路変換導電体パターンお
よびコプレーナ線路を介して接続されるため、平面誘電
体線路と電子部品との結合部分における信号ロスを低減
して、平面誘電体線路の特徴である低損失性を維持しつ
つ集積化を行うことができる。
【００４２】請求項２に係る発明によれば、第１・第２
の平面誘電体線路を伝搬する２つの信号が、スロット線
路モードとコプレーナ線路モードでそれぞれ電子部品に
入力されるため、電子部品を用いて２つの信号を合成す
る等の信号処理を行う集積回路が容易に構成できる。た
とえばこの電子部品がミキサＦＥＴやミキサダイオード
である場合、第１・第２の平面誘電体線路からＲＦ信号
とＬｏ信号をそれぞれ入力することによってバランス形
ミキサが構成され、ＩＦ信号をバイアス電圧供給ライン
から外部へ取り出すことができる。
の平面誘電体線路を伝搬する２つの信号が、スロット線
路モードとコプレーナ線路モードでそれぞれ電子部品に
入力されるため、電子部品を用いて２つの信号を合成す
る等の信号処理を行う集積回路が容易に構成できる。た
とえばこの電子部品がミキサＦＥＴやミキサダイオード
である場合、第１・第２の平面誘電体線路からＲＦ信号
とＬｏ信号をそれぞれ入力することによってバランス形
ミキサが構成され、ＩＦ信号をバイアス電圧供給ライン
から外部へ取り出すことができる。
【００４３】請求項３に係る発明によれば、線路変換導
電体パターンと電子部品とがインピーダンス整合し、ス
ロット線路またはコプレーナ線路と電子部品との接続部
での損失が低減する。
電体パターンと電子部品とがインピーダンス整合し、ス
ロット線路またはコプレーナ線路と電子部品との接続部
での損失が低減する。
【００４４】請求項４に係る発明によれば、線路変換導
電体パターンとスロット線路またはコプレーナ線路とが
インピーダンス整合し、不要な反射が抑制され、線路変
換に伴う伝送損失が低減する。
電体パターンとスロット線路またはコプレーナ線路とが
インピーダンス整合し、不要な反射が抑制され、線路変
換に伴う伝送損失が低減する。
【図１】第１の実施形態であるミキサの構成を示す部分
分解斜視図である。
分解斜視図である。
【図２】同ミキサの全体の構成を示す斜視図である。
【図３】平面誘電体線路部分の断面図である。
【図４】平面誘電体線路部分の断面図である。
【図５】回路基板上の導電体パターンを示す図である。
【図６】図５に対してＦＥＴを実装した状態を示す図で
ある。
ある。
【図７】インターディジタルキャパシタの構成を示す図
である。
である。
【図８】第２の実施形態であるミキサの主要部の構成を
示す図である。
示す図である。
【図９】第３の実施形態である逓倍器の分解斜視図であ
る。
る。
１０−線路変換導電体パターン １２−スロット線路 １４，２４−第１のスロット １７−第２の線路変換導電体パターン １６−コプレーナ線路 １８−インターディジタルキャパシタ １９，１９′−コプレーナ線路 ２０−ワイア ２１ａ，２１ｂ−導電体 ２２ａ，２２ｂ−導電体 ２３−誘電体板 ２３ａ，２３ｂ−遮断領域 ２３ｃ−伝搬領域 ２５−第２のスロット ３０−回路基板 ３１，３２−コプレーナ線路 ３３，３４−中心導体 ３５−ゲート端子 ３６−ドレイン端子 ３７−スロット線路分岐用導体 ３８−コプレーナ線路１６の中心導体 ４１−上部導電体板 ４２，４３−空間 ４４−下部導電体板 ５０−ＦＥＴ ５１，５２−ソース端子 ５３−ゲート端子 ５４−ドレイン端子 ５５，５６−活性領域 １３７−スロット線路分岐用導体 １３８−中心導体 １５０−ミキサダイオード １５１−カソード端子 １５２−アノード端子 １５３−カソード・アノード端子 Ｒ−インピーダンス整合部 Ｓ−ショートスタブ Ｆ−フィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶川 武久 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平８−265007（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01P 5/08 H01P 3/16 H01P 5/02 607 H01P 5/107
Claims (4)
- 【請求項１】 誘電体板の第１主面に２つの導電体を一
定間隔で配して第１のスロットを設け、前記誘電体板の
第２主面に２つの導電体を一定間隔で配して第１のスロ
ットに対向する第２のスロットを設け、前記誘電体板の
前記第１のスロットと第２のスロットとで挟設される領
域を平面波の伝搬領域とする平面誘電体線路を構成し、
該平面誘電体線路の端部または途中にコプレーナ線路１
６を設けるとともに、該コプレーナ線路の中心導体から
前記平面誘電体線路の電磁波伝搬方向に直交する向きに
突出する線路変換導電体パターン１７を設け、前記コプ
レーナ線路を跨いで電子部品を配置してなる平面誘電体
集積回路。 - 【請求項２】 それぞれ、誘電体板の第１主面に２つの
電極を一定間隔で配して第１のスロットを設けるととも
に、前記誘電体板の第２主面に２つの電極を一定間隔で
配して第１のスロットに対向する第２のスロットを設
け、前記誘電体板の前記第１のスロットと第２のスロッ
トとで挟設される領域を平面波の伝搬領域とする第１・
第２の２つの平面誘電体線路を構成し、第１の平面誘電
体線路の端部にスロット線路を設け、該スロット線路の
一方の端部に当該スロット線路および第１の平面誘電体
線路の電磁界に結合する第１の線路変換導電体パターン
１０を設け、前記スロット線路の他方の端部付近に第１
のコプレーナ線路を設け、第２の平面誘電体線路の端部
または途中に第２のコプレーナ線路１６を設け、当該第
２のコプレーナ線路の端部の中心導体から第２の平面誘
電体線路の電磁波伝搬方向に直交する向きに突出する第
２の線路変換導電体パターン１７を設け、前記第１・第
２のコプレーナ線路を跨いで電子部品５０を配置してな
る平面誘電体集積回路。 - 【請求項３】 前記線路変換導電体パターンと前記電子
部品との間のインピーダンス整合をとるショートスタブ
を前記スロット線路または前記コプレーナ線路の途中に
設けた請求項１または２に記載の平面誘電体集積回路。 - 【請求項４】 前記線路変換導電体パターンと前記スロ
ット線路または前記コプレーナ線路との間に、インピー
ダンス整合回路を設けた請求項１〜３のうちいずれか１
項に記載の平面誘電体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09044163A JP3119191B2 (ja) | 1997-02-27 | 1997-02-27 | 平面誘電体集積回路 |
| CA002230420A CA2230420C (en) | 1997-02-27 | 1998-02-25 | Planar dielectric integrated circuit |
| EP98103378A EP0862215B1 (en) | 1997-02-27 | 1998-02-26 | Planar dielectric integrated circuit |
| DE69830760T DE69830760T2 (de) | 1997-02-27 | 1998-02-26 | Dielektrische integrierte Planarschaltung |
| US09/030,971 US6169301B1 (en) | 1997-02-27 | 1998-02-26 | Planar dielectric integrated circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09044163A JP3119191B2 (ja) | 1997-02-27 | 1997-02-27 | 平面誘電体集積回路 |
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| JPS60153602A (ja) * | 1984-01-23 | 1985-08-13 | Nippon Telegr & Teleph Corp <Ntt> | コプレ−ナ線路・スロツト線路変換回路 |
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