JPH08237010A - ハイブリッド集積回路 - Google Patents
ハイブリッド集積回路Info
- Publication number
- JPH08237010A JPH08237010A JP7038020A JP3802095A JPH08237010A JP H08237010 A JPH08237010 A JP H08237010A JP 7038020 A JP7038020 A JP 7038020A JP 3802095 A JP3802095 A JP 3802095A JP H08237010 A JPH08237010 A JP H08237010A
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- JP
- Japan
- Prior art keywords
- line
- integrated circuit
- ground conductor
- hybrid integrated
- input
- Prior art date
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- Withdrawn
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Waveguide Connection Structure (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】
【目的】 パッケージの横幅を短縮させることができる
ハイブリッド集積回路の提供。 【構成】 ＦＥＴチップ１０の入出力側に接続される入
出力線路１，２をコプレーナ線路で形成し、そのコプレ
ーナ線路の接地導体１ｃ，２ｃ上に、バイアス供給線路
１３，１５に接続されるバイパス用チップコンデンサ１
４，１６のアース側電極１４ｂ，１６ｂを固定した。
ハイブリッド集積回路の提供。 【構成】 ＦＥＴチップ１０の入出力側に接続される入
出力線路１，２をコプレーナ線路で形成し、そのコプレ
ーナ線路の接地導体１ｃ，２ｃ上に、バイアス供給線路
１３，１５に接続されるバイパス用チップコンデンサ１
４，１６のアース側電極１４ｂ，１６ｂを固定した。
Description
【０００１】
【産業上の利用分野】本発明はハイブリッド集積回路に
関し、特に入出力回路のＭＩＣ基板と接続される構造の
ハイブリッド集積回路に関する。
関し、特に入出力回路のＭＩＣ基板と接続される構造の
ハイブリッド集積回路に関する。
【０００２】
【従来の技術】図３は従来のハイブリッド集積回路の平
面図、図４は同Ａ−Ａ´断面図、図５は同回路図であ
る。
面図、図４は同Ａ−Ａ´断面図、図５は同回路図であ
る。
【０００３】従来のハイブリッド集積回路は、ＦＥＴト
ランジスタ等の能動回路で構成されたチップ１０（以
下、ＦＥＴチップという。）と、そのＦＥＴチップ１０
の入力側に接続される入力側ＭＩＣ（Ｍｉｃｒｏｗａｖ
ｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）基板１１
と、出力側に接続される出力側ＭＩＣ基板１２と、ＦＥ
Ｔチップ１０のゲート側バイアス供給線路（ボンディン
グ線路）１３に接続されるバイパス用チップコンデンサ
１４と、ＦＥＴチップ１０のドレイン側バイアス供給線
路（ボンディング線路）１５に接続されるバイパス用チ
ップコンデンサ１６と、バイアス供給線路１３，１５が
接続されるＤＣバイアス端子１７と、これらの電気部材
が搭載される金属製パッケージ１８とからなっていた。
ランジスタ等の能動回路で構成されたチップ１０（以
下、ＦＥＴチップという。）と、そのＦＥＴチップ１０
の入力側に接続される入力側ＭＩＣ（Ｍｉｃｒｏｗａｖ
ｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）基板１１
と、出力側に接続される出力側ＭＩＣ基板１２と、ＦＥ
Ｔチップ１０のゲート側バイアス供給線路（ボンディン
グ線路）１３に接続されるバイパス用チップコンデンサ
１４と、ＦＥＴチップ１０のドレイン側バイアス供給線
路（ボンディング線路）１５に接続されるバイパス用チ
ップコンデンサ１６と、バイアス供給線路１３，１５が
接続されるＤＣバイアス端子１７と、これらの電気部材
が搭載される金属製パッケージ１８とからなっていた。
【０００４】また、入力側ＭＩＣ基板１１はマイクロス
トリップ線路で構成され、誘電体基板１１ａの上面に線
路導体１１ｂが、下面に接地導体１１ｃがそれぞれ設け
られていた。そして、線路導体１１ｂとＦＥＴチップ１
０のゲートとを接続し、さらにこの線路導体１１ｂとＤ
Ｃバイアス端子１７間をバイパス用チップコンデンサ１
４の陽極側電極１４ａを介してバイアス供給線路１３に
て接続していた。また、入力側ＭＩＣ基板１１の接地導
体１１ｃおよびバイパス用チップコンデンサ１４の陰極
側電極１４ｂは金属製パッケージ１８の内側底面に固定
されていた。
トリップ線路で構成され、誘電体基板１１ａの上面に線
路導体１１ｂが、下面に接地導体１１ｃがそれぞれ設け
られていた。そして、線路導体１１ｂとＦＥＴチップ１
０のゲートとを接続し、さらにこの線路導体１１ｂとＤ
Ｃバイアス端子１７間をバイパス用チップコンデンサ１
４の陽極側電極１４ａを介してバイアス供給線路１３に
て接続していた。また、入力側ＭＩＣ基板１１の接地導
体１１ｃおよびバイパス用チップコンデンサ１４の陰極
側電極１４ｂは金属製パッケージ１８の内側底面に固定
されていた。
【０００５】同様に、出力側ＭＩＣ基板１２もマイクロ
ストリップ線路で構成され、誘電体基板１２ａの上面に
線路導体１２ｂが、下面に接地導体１２ｃ（不図示）が
それぞれ設けられていた。そして、線路導体１２ｂとＦ
ＥＴチップ１０のドレインとを接続し、さらにこの線路
導体１２ｂとＤＣバイアス端子１７間をバイパス用チッ
プコンデンサ１６の陽極側電極１６ａ（不図示）を介し
てバイアス供給線路１５にて接続していた。また、出力
側ＭＩＣ基板１２の接地導体１２ｃおよびバイパス用チ
ップコンデンサ１６の陰極側電極１６ｂ（不図示）は金
属製パッケージ１８の内側底面に固定されていた。
ストリップ線路で構成され、誘電体基板１２ａの上面に
線路導体１２ｂが、下面に接地導体１２ｃ（不図示）が
それぞれ設けられていた。そして、線路導体１２ｂとＦ
ＥＴチップ１０のドレインとを接続し、さらにこの線路
導体１２ｂとＤＣバイアス端子１７間をバイパス用チッ
プコンデンサ１６の陽極側電極１６ａ（不図示）を介し
てバイアス供給線路１５にて接続していた。また、出力
側ＭＩＣ基板１２の接地導体１２ｃおよびバイパス用チ
ップコンデンサ１６の陰極側電極１６ｂ（不図示）は金
属製パッケージ１８の内側底面に固定されていた。
【０００６】したがって、入力側ＭＩＣ基板１１の両側
にバイパス用チップコンデンサ１４が固定され、同様に
出力側ＭＩＣ基板１２の両側にバイパス用チップコンデ
ンサ１６が固定されていた。
にバイパス用チップコンデンサ１４が固定され、同様に
出力側ＭＩＣ基板１２の両側にバイパス用チップコンデ
ンサ１６が固定されていた。
【０００７】また、入出力線路の小形化を図る先行技術
として、（１）特開平３−５２３０２号公報に、誘電体
により覆われたコプレーナ線路を備えることにより、コ
プレーナ線路の線路長の短縮を図ったモノリシックマイ
クロ波集積回路が開示され、（２）特開平３−２１１０
１号公報に、半導体基板の比誘電率より大きい比誘電率
をもつ誘電体を半導体基板上に形成し、この上にコプレ
ーナ線路を形成することにより、チップ面積を縮小させ
た半導体集積回路が開示され、（３）特開平１−１７４
１０６号公報に、増幅器の入出力をそれぞれコプレーナ
線路とスロット線路とからなる１８０度変成器によって
構成することにより線路長の短縮を図ったＭＩＣ化電力
増幅器が開示されている。
として、（１）特開平３−５２３０２号公報に、誘電体
により覆われたコプレーナ線路を備えることにより、コ
プレーナ線路の線路長の短縮を図ったモノリシックマイ
クロ波集積回路が開示され、（２）特開平３−２１１０
１号公報に、半導体基板の比誘電率より大きい比誘電率
をもつ誘電体を半導体基板上に形成し、この上にコプレ
ーナ線路を形成することにより、チップ面積を縮小させ
た半導体集積回路が開示され、（３）特開平１−１７４
１０６号公報に、増幅器の入出力をそれぞれコプレーナ
線路とスロット線路とからなる１８０度変成器によって
構成することにより線路長の短縮を図ったＭＩＣ化電力
増幅器が開示されている。
【０００８】
【発明が解決しようとする課題】周波数がミリ波帯のよ
うに高くなると、ＭＩＣ基板の基板厚および基板幅を導
波管モード等の不要波が乗らないように波長（λｇ）に
対し十分小さくする必要がある。たとえば、周波数が６
０ＧＨｚ以上では基板厚は０．１５ｍｍ以下、基板幅は
λｇ／２以下となるようにする必要がある。
うに高くなると、ＭＩＣ基板の基板厚および基板幅を導
波管モード等の不要波が乗らないように波長（λｇ）に
対し十分小さくする必要がある。たとえば、周波数が６
０ＧＨｚ以上では基板厚は０．１５ｍｍ以下、基板幅は
λｇ／２以下となるようにする必要がある。
【０００９】一方、ＤＣバイアス線路にはパッケージ内
にチップコンデンサを搭載する必要があるが、６０ＧＨ
ｚ帯ではチップコンデンサの大きさが波長に比して大き
くなるため、従来のハイブリッド集積回路ではパッケー
ジの横幅（内面の横幅）がλｇ程度と長くなり、よって
導波管モード等の不要波が発生し易くなるという欠点が
あった。
にチップコンデンサを搭載する必要があるが、６０ＧＨ
ｚ帯ではチップコンデンサの大きさが波長に比して大き
くなるため、従来のハイブリッド集積回路ではパッケー
ジの横幅（内面の横幅）がλｇ程度と長くなり、よって
導波管モード等の不要波が発生し易くなるという欠点が
あった。
【００１０】また、先行技術（１）〜（３）にはコプレ
ーナ線路の接地導体上にチップコンデンサを固定する技
術は開示されていない。
ーナ線路の接地導体上にチップコンデンサを固定する技
術は開示されていない。
【００１１】そこで本発明の目的は、パッケージの横幅
を短縮させることができるハイブリッド集積回路を提供
することにある。
を短縮させることができるハイブリッド集積回路を提供
することにある。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に本発明は、トランジスタ回路と、このトランジスタ回
路の入出力側に接続される入出力線路とを含むハイブリ
ッド集積回路であって、前記入出力線路をコプレーナ線
路で形成し、このコプレーナ線路の接地導体に前記トラ
ンジスタ回路の一部を構成する受動素子を接地させるこ
とを特徴とする。
に本発明は、トランジスタ回路と、このトランジスタ回
路の入出力側に接続される入出力線路とを含むハイブリ
ッド集積回路であって、前記入出力線路をコプレーナ線
路で形成し、このコプレーナ線路の接地導体に前記トラ
ンジスタ回路の一部を構成する受動素子を接地させるこ
とを特徴とする。
【００１３】
【作用】入出力線路をコプレーナ線路で形成することに
より、中心導体の両側かつ同一平面内に接地導体が配置
されるため、この接地導体に受動素子を接地させること
ができる。
より、中心導体の両側かつ同一平面内に接地導体が配置
されるため、この接地導体に受動素子を接地させること
ができる。
【００１４】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係るハイブリッド
集積回路の平面図、図２は同Ｂ−Ｂ´断面図である。な
お、従来例と同様な構成部分については同一番号を付
し、その説明を省略する。
照しながら説明する。図１は本発明に係るハイブリッド
集積回路の平面図、図２は同Ｂ−Ｂ´断面図である。な
お、従来例と同様な構成部分については同一番号を付
し、その説明を省略する。
【００１５】従来のハイブリッド集積回路と異なる点
は、入力側ＭＩＣ基板１と出力側ＭＩＣ基板２とをコプ
レーナ線路（共平面線路）で構成したことである。
は、入力側ＭＩＣ基板１と出力側ＭＩＣ基板２とをコプ
レーナ線路（共平面線路）で構成したことである。
【００１６】すなわち、入力側ＭＩＣ基板１は誘電体基
板１ａの上面の中央に中心導体１ｂが設けられ、その両
側に接地導体１ｃが設けられる。そして、ＦＥＴチップ
１０のゲート側バイアス供給線路１３に接続されるバイ
パス用チップコンデンサ１４は、陰極側の電極１４ｂが
接地導体１ｃに接続され接地導体１ｃ上に固定される。
そして、陽極側の電極１４ａは中心導体１ｂとＤＣバイ
アス端子１７とに接続される。また、誘電体基板１ａは
金属製パッケージ３の内側底面に固定される。
板１ａの上面の中央に中心導体１ｂが設けられ、その両
側に接地導体１ｃが設けられる。そして、ＦＥＴチップ
１０のゲート側バイアス供給線路１３に接続されるバイ
パス用チップコンデンサ１４は、陰極側の電極１４ｂが
接地導体１ｃに接続され接地導体１ｃ上に固定される。
そして、陽極側の電極１４ａは中心導体１ｂとＤＣバイ
アス端子１７とに接続される。また、誘電体基板１ａは
金属製パッケージ３の内側底面に固定される。
【００１７】同様に、出力側ＭＩＣ基板２は誘電体基板
２ａ（不図示）の上面の中央に中心導体２ｂが設けら
れ、その両側に接地導体２ｃが設けられる。そして、Ｆ
ＥＴチップ１０のドレイン側バイアス供給線路１５に接
続されるバイパス用チップコンデンサ１６は、陰極側の
電極１６ｂ（不図示）が接地導体２ｃに接続され接地導
体２ｃ上に固定される。そして、陽極側の電極１６ａ
（不図示）は中心導体２ｂとＤＣバイアス端子１７とに
接続される。また、誘電体基板２ａは金属製パッケージ
３の内側底面に固定される。
２ａ（不図示）の上面の中央に中心導体２ｂが設けら
れ、その両側に接地導体２ｃが設けられる。そして、Ｆ
ＥＴチップ１０のドレイン側バイアス供給線路１５に接
続されるバイパス用チップコンデンサ１６は、陰極側の
電極１６ｂ（不図示）が接地導体２ｃに接続され接地導
体２ｃ上に固定される。そして、陽極側の電極１６ａ
（不図示）は中心導体２ｂとＤＣバイアス端子１７とに
接続される。また、誘電体基板２ａは金属製パッケージ
３の内側底面に固定される。
【００１８】このように、コプレーナ線路の接地導体１
ｃ，２ｃ上にバイパス用チップコンデンサ１４，１６を
固定することにより、金属製パッケージ３の横幅（内面
の横幅）をほぼλｇ／２以下にすることができる。
ｃ，２ｃ上にバイパス用チップコンデンサ１４，１６を
固定することにより、金属製パッケージ３の横幅（内面
の横幅）をほぼλｇ／２以下にすることができる。
【００１９】
【発明の効果】本発明によれば、入出力線路をコプレー
ナ線路で形成し、このコプレーナ線路の接地導体にトラ
ンジスタ回路の一部を構成する受動素子を接地させ、接
地導体上にその受動素子を固定したため、パッケージの
横幅を短縮させることができる。
ナ線路で形成し、このコプレーナ線路の接地導体にトラ
ンジスタ回路の一部を構成する受動素子を接地させ、接
地導体上にその受動素子を固定したため、パッケージの
横幅を短縮させることができる。
【００２０】これにより、パッケージの横幅を波長の１
／２以下にすることができ、伝送路に対してカットオフ
となるので導波管モード等の不要波の発生を防止するこ
とができる。
／２以下にすることができ、伝送路に対してカットオフ
となるので導波管モード等の不要波の発生を防止するこ
とができる。
【００２１】また、受動素子を最短距離で接続すること
ができ、かつハイブリッド集積回路の小型、軽量化が可
能となるという効果も有する。
ができ、かつハイブリッド集積回路の小型、軽量化が可
能となるという効果も有する。
【図１】本発明に係るハイブリッド集積回路の平面図で
ある。
ある。
【図２】同ハイブリッド集積回路のＢ−Ｂ´断面図であ
る。
る。
【図３】従来のハイブリッド集積回路の平面図である。
【図４】同ハイブリッド集積回路のＡ−Ａ´断面図であ
る。
る。
【図５】同ハイブリッド集積回路の回路図である。
１ 入力側ＭＩＣ基板 １ｃ 接地導体 ２ 出力側ＭＩＣ基板 ２ｃ 接地導体 ３ 金属製パッケージ １０ ＦＥＴチップ １４，１６ バイパス用チップコンデンサ １４ａ，１６ａ 陽極側電極 １４ｂ，１６ｂ 陰極側電極
Claims (3)
- 【請求項１】 トランジスタ回路と、このトランジスタ
回路の入出力側に接続される入出力線路とを含むハイブ
リッド集積回路であって、前記入出力線路をコプレーナ
線路で形成し、このコプレーナ線路の接地導体に前記ト
ランジスタ回路の一部を構成する受動素子を接地させる
ことを特徴とするハイブリッド集積回路。 - 【請求項２】 前記受動素子は前記トランジスタ回路の
バイアス供給線路に接続されるバイパスコンデンサであ
ることを特徴とする請求項１記載のハイブリッド集積回
路。 - 【請求項３】 前記受動素子はチップ部材で構成され、
前記コプレーナ線路の接地導体上に固定されることを特
徴とする請求項１または２記載のハイブリッド集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038020A JPH08237010A (ja) | 1995-02-27 | 1995-02-27 | ハイブリッド集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038020A JPH08237010A (ja) | 1995-02-27 | 1995-02-27 | ハイブリッド集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237010A true JPH08237010A (ja) | 1996-09-13 |
Family
ID=12513897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7038020A Withdrawn JPH08237010A (ja) | 1995-02-27 | 1995-02-27 | ハイブリッド集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08237010A (ja) |
-
1995
- 1995-02-27 JP JP7038020A patent/JPH08237010A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |