JPH0217658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0217658A JPH0217658A JP16672288A JP16672288A JPH0217658A JP H0217658 A JPH0217658 A JP H0217658A JP 16672288 A JP16672288 A JP 16672288A JP 16672288 A JP16672288 A JP 16672288A JP H0217658 A JPH0217658 A JP H0217658A
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- JP
- Japan
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- lsi
- circuits
- functional block
- function block
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 210000003205 muscle Anatomy 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に係り、特に大規模集積回路
（ＬＳＩ）での高駆動回路の配置方法の改良に関する。
（ＬＳＩ）での高駆動回路の配置方法の改良に関する。
チップ上で複数の機能ブロックに分割してＬＳＩを構成
する場合、各機能ブロック間のインターフェース信号線
が存在する。
する場合、各機能ブロック間のインターフェース信号線
が存在する。
高集積化に伴いこれらの゛インターフェース信号線の配
線容量、及びそれに接続される入力回路の容量が無視出
来なくなっている。
線容量、及びそれに接続される入力回路の容量が無視出
来なくなっている。
その為、ＬＳＩを高速動作で使用する場合、この様なイ
ンターフェース信号線を駆動する為の高駆動回路を必要
とするる、（ここで、高駆動回路とは、負荷容量を高速
に充放電する能力が有ることを言う０例えばＭＯ５集積
回路では出力回路のチャネル幅の大きいものを言う。） ところが、この様な高駆動回路を動かすことは電源線の
電位変動を伴い、ＬＳＩ内の誤動作の原因となる。
ンターフェース信号線を駆動する為の高駆動回路を必要
とするる、（ここで、高駆動回路とは、負荷容量を高速
に充放電する能力が有ることを言う０例えばＭＯ５集積
回路では出力回路のチャネル幅の大きいものを言う。） ところが、この様な高駆動回路を動かすことは電源線の
電位変動を伴い、ＬＳＩ内の誤動作の原因となる。
これらの問題を解決する１つの手段としては。
特開昭６１−８２４５５号公報に示す様に機能ブロック
領域外に高駆動回路を設ける方法がある。
領域外に高駆動回路を設ける方法がある。
前記の公知例は高駆動回路で駆動する信号線がクロック
系の信号の様にＬＳＩ外部からの入力し。
系の信号の様にＬＳＩ外部からの入力し。
各機能ブロックに分配する様な場合のみに限られる場合
には非常に有効で有る。
には非常に有効で有る。
しかしながら、最近のＬＳＩの様に各機能ブロック間で
の高速でデータのやり取りが要求される場合、各機能ブ
ロック毎に高駆動回路を設けることが一般的で有る。
の高速でデータのやり取りが要求される場合、各機能ブ
ロック毎に高駆動回路を設けることが一般的で有る。
以下、その場合の問題点について第３図、第４図を用い
て説明する。
て説明する。
第３図に於いて、１０はＬＳＩのチップで有り。
この上に所望の論理回路を構成する為の複数に分割され
た機能ブロックｌｌａ、ｌｌｂ、ｌｌｃ。
た機能ブロックｌｌａ、ｌｌｂ、ｌｌｃ。
ｌｉｄが配列形成されている。
そして、各機能ブロック間のデータのやり取りは、高駆
動回路１４ａ、１４ｂ、１４ｃを介して行われる。
動回路１４ａ、１４ｂ、１４ｃを介して行われる。
また、第４図はＬＳＩ内の電源配線の概略を示すもので
有り、各セルへの電源供給はＬＳＩ端子２０ｂ、２１ｂ
、リング状の電源線、各セル列の電源線２２ａ、２２ｂ
、２３ａ、２３ｂを介して行われる。
有り、各セルへの電源供給はＬＳＩ端子２０ｂ、２１ｂ
、リング状の電源線、各セル列の電源線２２ａ、２２ｂ
、２３ａ、２３ｂを介して行われる。
ここで問題となるのは、一般に各機能ブロック内の各セ
ル１３の配置は自動で行なわれる為、同一のセル列１２
ａへ高駆動回路１４ａ、１４ｂとフリップ・フロップ１
５２組合せ回路１６が混在して配置される。
ル１３の配置は自動で行なわれる為、同一のセル列１２
ａへ高駆動回路１４ａ、１４ｂとフリップ・フロップ１
５２組合せ回路１６が混在して配置される。
その結果、高駆動回路の動作に伴う電源線２２ａ、２２
ｂ、２３ａ、２３ｂの電位変動がＬＳＩ内の他の内部回
路へ伝わり誤動作の原因となった。
ｂ、２３ａ、２３ｂの電位変動がＬＳＩ内の他の内部回
路へ伝わり誤動作の原因となった。
本発明の目的とするところは、高集積化、高速化に伴う
、前記問題点を解決した半導体集積回路装置を提供する
ことに有る。
、前記問題点を解決した半導体集積回路装置を提供する
ことに有る。
本発明では、チップ上で複数の機能ブロックに分割して
ＬＳＩを構成する場合に、各機能ブロック毎に電源線を
他の内部回路とは分離した、専用領域を設け、そこへ高
駆動回路を配置することにより達成される。
ＬＳＩを構成する場合に、各機能ブロック毎に電源線を
他の内部回路とは分離した、専用領域を設け、そこへ高
駆動回路を配置することにより達成される。
本発明では、高駆動回路の電源線は分離して有るので、
高駆動回路の動作に伴う電源線の電位変動はＬＳＩ内の
他の内部回路へは伝わらず、誤動作することがない。
高駆動回路の動作に伴う電源線の電位変動はＬＳＩ内の
他の内部回路へは伝わらず、誤動作することがない。
以下、本発明の一実施例を第１．第２図により説明する
。
。
第１図はＬＳＩの構成を示す、第３図（従来例）と同様
に１０はＬＳＩのチップで有り、この上に所望の論理回
路を構成する為の複数に分割された機能ブロックｌｌａ
、ｌｌｂ、ｌｌｃ、ｌｉｄが配列形成されている６そし
て、各機能ブロックはセル列１９，１２ｂ、１２ｃ、１
２ｄから構成されている。
に１０はＬＳＩのチップで有り、この上に所望の論理回
路を構成する為の複数に分割された機能ブロックｌｌａ
、ｌｌｂ、ｌｌｃ、ｌｉｄが配列形成されている６そし
て、各機能ブロックはセル列１９，１２ｂ、１２ｃ、１
２ｄから構成されている。
ここで従来例との相異点は各機能ブロックを開動する高
駆動回路１４ａ、１４ｂ、１４ｃを各機能ブロック内の
専用領域（セル列１９）に固定配置し、かつ、その領域
には他の内部回路（１５゜１６）は配置しないことに有
る。
駆動回路１４ａ、１４ｂ、１４ｃを各機能ブロック内の
専用領域（セル列１９）に固定配置し、かつ、その領域
には他の内部回路（１５゜１６）は配置しないことに有
る。
第２図は、一実施例のＬＳＩ内の電源配線の概略図を示
す。
す。
第４図（従来例）との相異点は高駆動回路を配置したセ
ル列１９の電源配線２４．２５は他の内部回路用の電源
配線２２ｂ、２３ｂとは分離し。
ル列１９の電源配線２４．２５は他の内部回路用の電源
配線２２ｂ、２３ｂとは分離し。
かつ専用のＬＳＩ端子２０ａ、２１ａを設け、接続した
ことに有る。
ことに有る。
その結果、従来より電源電位変動の少ない安定なＬＳＩ
動作が可能となる。
動作が可能となる。
本発明によれば、各機能ブロック毎の専用領域に高駆動
回路を配置出来るので、各機能ブロック間で高速のデー
タのやり取りに伴う、電源電位の変動が他の内部回路へ
は伝わらず、ＬＳＩ内の誤動作を防げる。
回路を配置出来るので、各機能ブロック間で高速のデー
タのやり取りに伴う、電源電位の変動が他の内部回路へ
は伝わらず、ＬＳＩ内の誤動作を防げる。
第１図は本発明の一実施例のＬＳＩの構成図、第２図は
そのＬＳＩ内の電源配線の説明図、第３図は従来のＬＳ
Ｉの構成図、第４図はそのＬＳＩ内の電源配線の説明図
である。 １０・・・ＬＳＩチップ。 １１ ａ 、 １ ｌ ｂ 、 １１ ｃ 、 １１
ｄ−機能ブロック、 １４ ａ 、 １４ ｂ 、 １４ ｃ −高駆動回路
、１９・・・高駆動回路配置専用のセル列、２４゜ ２５・・・電源配線。 ２０ａ。 ２１ａ・・・ＬＳＩ端子。 ＶＤＤ Ｖｓｓ ＶＤＤ ＶＳＳ２０（Ｌ
２１Ｑ ２０ｂ ２１ｒＯ）邪 筋
そのＬＳＩ内の電源配線の説明図、第３図は従来のＬＳ
Ｉの構成図、第４図はそのＬＳＩ内の電源配線の説明図
である。 １０・・・ＬＳＩチップ。 １１ ａ 、 １ ｌ ｂ 、 １１ ｃ 、 １１
ｄ−機能ブロック、 １４ ａ 、 １４ ｂ 、 １４ ｃ −高駆動回路
、１９・・・高駆動回路配置専用のセル列、２４゜ ２５・・・電源配線。 ２０ａ。 ２１ａ・・・ＬＳＩ端子。 ＶＤＤ Ｖｓｓ ＶＤＤ ＶＳＳ２０（Ｌ
２１Ｑ ２０ｂ ２１ｒＯ）邪 筋
Claims (1)
- １、半導体基板に複数個に分割し配置された機能ブロッ
クと前記、機能ブロック内に各機能ブロックを駆動する
高駆動回路を備えた半導体集積回路装置に於いて、前記
、機能ブロック内の電源配線を分割し、前記、高駆動回
路の配置領域とその他の内部回路の配置領域を設けたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16672288A JPH0217658A (ja) | 1988-07-06 | 1988-07-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16672288A JPH0217658A (ja) | 1988-07-06 | 1988-07-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217658A true JPH0217658A (ja) | 1990-01-22 |
Family
ID=15836541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16672288A Pending JPH0217658A (ja) | 1988-07-06 | 1988-07-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661413A (en) * | 1994-06-06 | 1997-08-26 | Matsushita Electric Industrial Co., Ltd. | Processor utilizing a low voltage data circuit and a high voltage controller |
| JP2007248169A (ja) * | 2006-03-15 | 2007-09-27 | Marktec Corp | 渦電流探傷プローブ |
-
1988
- 1988-07-06 JP JP16672288A patent/JPH0217658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661413A (en) * | 1994-06-06 | 1997-08-26 | Matsushita Electric Industrial Co., Ltd. | Processor utilizing a low voltage data circuit and a high voltage controller |
| JP2007248169A (ja) * | 2006-03-15 | 2007-09-27 | Marktec Corp | 渦電流探傷プローブ |
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