JPH1196797A - Dram - Google Patents
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- JPH1196797A JPH1196797A JP9262104A JP26210497A JPH1196797A JP H1196797 A JPH1196797 A JP H1196797A JP 9262104 A JP9262104 A JP 9262104A JP 26210497 A JP26210497 A JP 26210497A JP H1196797 A JPH1196797 A JP H1196797A
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Abstract
減、さらには、DRAM生産性の向上を行う。 【解決手段】アドレス信号およびその変化に対応した制
御信号I20,I10により選択的に活性制御されたワ
ード線信号をワード線高電位供給節点VAまたはワード
線低電位供給節点GBの供給電位まで増幅しワード線W
0を駆動するワード線駆動回路Cと、任意の設定電位を
外部入力する外部端子Jから成る設定手段Eと、テスト
動作時を示すテスト信号Tに対応して相補に導通または
非導通となる2つのトランジスタ7,8を備え電源端子
電位または接地端子電位と設定電位とを切り替えワード
線駆動回路Cの供給電位を出力する切替手段Dとを備え
る。
Description
に、DRAMメモリセルのホールド特性のテスト機能を
持つDRAMに関する。
タおよび容量から成るメモリセルを行および列配置し各
ワード線の信号により行選択され各データ線により入出
力するメモリセルアレイ部と共に、このメモリセルアレ
イ部の各ワード線をそれぞれ駆動する各ワード線駆動回
路を備えている。図10は、この従来のDRAMにおけ
る各ワード線駆動回路の一般的な構成例を示す回路図で
ある。
ネルトランジスタ1およびNチャネルトランジスタ2に
よって構成されるインバータ回路Aと、Nチャネルトラ
ンジスタ3,4,5およびインバータ6によって構成さ
れるバッファ回路Bとで構成される。インバータ回路A
は、アドレス信号の変化に対応した制御信号I10によ
り制御され、ワード線高電位供給節点VAとワード線低
電位供給節点GAとにより出力電位を供給され、その出
力を節点N1に接続している。また、バッファ回路B
は、アドレス信号に対応した制御信号I20により制御
され、節点N1とワード線低電位供給節点GBとにより
出力電位を供給され、その出力をワード線W0に接続し
ている。これら回路A,Bにより、制御信号I10,I
20により選択的に活性制御されたワード線信号をワー
ド線高電位供給節点VAまたはワード線低電位供給節点
GA,GBの供給電位まで増幅し、ワード線W0を駆動
する。
例を示すタイミングチャートである。
御信号I20に低電位を与える。このとき、節点N2が
低電位となり、Nチャネルトランジスタ4は非導通とな
り、節点N3が高電位となり、Nチャネルトランジスタ
5は導通となる。従って、ワード線W0には、ワード線
低電位供給節点GBに接続されている接地線から接地電
位が供給される。
御信号I10に高電位が与えられ、Pチャネルトランジ
スタ1が非導通、Nチャネルトランジスタ2が導通とな
って、節点N1には、ワード線低電位供給節点GAに接
続された接地線から接地電位が供給されている状態で、
制御信号I20に高電位を与える。このとき、節点N2
が高電位となり、Nチャネルトランジスタ4は導通とな
り、節点N3が低電位となり、Nチャネルトランジスタ
5は非導通となる。従って、ワード線W0には、節点N
1に供給されている接地電位が供給される。
間bの状態から、制御信号I10に低電位を与える。こ
のとき、Pチャネルトランジスタ1は導通となり、Nチ
ャネルトランジスタ2は非導通となり、節点N1に高電
位供給節点VAに接続された高電位線VDDから高電位
が供給される。従って、ワード線W0には、節点N1に
供給されている高電位線VDDの高電位が供給される。
移する過渡状態において、節点N2の電位は、Nチャネ
ルトランジスタ4のゲート容量を介して昇圧される。こ
のとき、節点N2の電位は、節点N1に供給されている
高電位をNチャネルトランジスタ4を介してワード線W
0に伝達するに十分な電位に達する。この節点N2の電
位が昇圧されるにあたっては、Nチャネルトランジスタ
3のゲート,ドレイン,ソースの電位が共に高電位とな
り、Nチャネルトランジスタ3は非導通となって、昇圧
された節点N2の電位は、制御信号I20が高電位の期
間中は制御信号I20の電位とは無関係に決まる。
路Cが、メモリセルアレイ部の他のワード線に対して
も、制御信号は異なるが、ワード線W0と同様に、それ
ぞれ接続されている。例えば、図12は、従来のDRA
Mにおけるメモリセルアレイ部と各ワード線駆動回路
C,C1,C2,C3との接続構成例を示すブロック図
である。
は、NチャネルトランジスタT00と容量C00とを節
点Z00で接続することにより構成され、同様に、メモ
リセルM01〜M13が、NチャネルトランジスタT0
1〜T31と容量C01〜C13とを節点Z01〜Z1
3で接続することにより構成されている。このメモリセ
ルを構成する容量に貯えられた電荷、すなわち節点Z0
0〜Z13の電位がそのメモリセルのデータとなる。
とデータ線対D0,D0Bの一方であるデータ線D0に
接続され、同様に、メモリセルM01〜M13は、ワー
ド線W0〜W3とデータ線対D0,D0Bもしくはデー
タ線対D1,D1Bに接続されている。これらのデータ
線対D0,D0BおよびD1,D1Bは、それぞれ差動
増幅器S0およびS1に接続されている。
るワード線とデータ線対の組み合わせは、それぞれのメ
モリセルで異なるように接続されている。すなわち、ワ
ード線と、データ線対に対応する差動増幅器とを特定す
ればメモリセルを特定することができる。例えば、メモ
リセルM00は、ワード線W0と差動増幅器S0により
特定される。
おけるメモリセルのホールド特性のテストについて説明
する。
データをデータ線に読み出すとき、もしくは、メモリセ
ルにデータ書き込むときは、そのメモリセルに接続され
たワード線を高電位にしてそのメモリセルを構成するN
チャネルトランジスタを導通にする。また、メモリセル
のデータを保持するときは、そのメモリセルに接続され
たワード線を低電位にしてそのメモリセルを構成するN
チャネルトランジスタを非導通にする。
位に遷移するとき、ワード線W0に隣接するワード線W
1の電位は、寄生容量P01を介して発生するカップリ
ングノイズにより、ワード線駆動回路C1から供給され
ている低電位より高い電位となる。
保持状態にあるメモリセルを構成する容量に貯えられて
いる電荷は、そのメモリセルを構成するNチャネルトラ
ンジスタの弱反転電流等により徐々に失われていき、メ
モリセルのホールド特性と呼ばれる時間を経過すると、
遂には、読み出しができない量にまで減少する。
るNチャネルトランジスタの弱反転電流は、Nチャネル
トランジスタのゲート電圧が高いほど増加する。且つ、
ワード線W0が低電位から高電位に遷移するとき、ワー
ド線W1がワード線駆動回路C1から供給されている低
電位より高い電位となるため、ワード線W1に接続され
るメモリセルのホールド特性は、ワード線W0が低電位
から高電位に遷移する回数が多いほど悪化する。
セルのホールド特性を正確にテストするに当たっては、
そのメモリセルのデータ保持時間の期間中、ワード線W
0を低電位から高電位に連続して遷移させる必要があ
る。
各隣接ワード線間に存在するため、メモリセルアレイ全
体のメモリセルのホールド特性をテストするためには、
低電位から高電位に連続して遷移させるワード線をワー
ド線W0,W1,W2,W3と順次変更しながら、全て
のワード線を連続遷移させる必要がある。
のワード線駆動回路を有するDRAMの問題点は、メモ
リセルのホールド特性のテストに非常に長い時間がかか
る点である。
モリセルのホールド特性をテストするためには、メモリ
セルのデータ保持時間の期間中、ワード線を連続遷移さ
せる動作を、ワード線毎に行う必要があるためである。
モリセルのデータ保持時間が32ミリ秒のDRAMのホ
ールド特性のテスト時間は、そのテスト時間に含まれる
データ保持時間だけでも、32ミリ秒×4096=13
1秒となる。
ト時間短縮およびテスト費用削減、、さらには、DRA
M生産性の向上にある。
列配置された複数のメモリセルからなり各ワード線の信
号により行選択され各データ線により入出力するメモリ
セルアレイ部と、アドレス信号およびその変化に対応し
て選択的に活性制御された各ワード線信号を高位または
低位の供給電位まで増幅し前記各ワード線を駆動する各
ワード線駆動回路とを備えるDRAMにおいて、任意の
設定電位を生成する設定手段と、テスト動作時に電源端
子電位または接地端子電位から前記設定電位に切り替え
前記各ワード線駆動回路の前記供給電位として出力する
切替手段とを備えている。
すテスト信号に対応して相補に導通または非導通となる
2つのトランジスタを備え、前記電源端子電位または前
記接地端子電位と前記設定電位とを切り替え前記供給電
位を出力している。
力する外部端子から構成されている。
対応して前記設定電位を内部生成する電圧源から構成さ
れている。
部端子を備えている。
して説明する。図1は、本発明のDRAMの実施形態1
におけるワード線駆動回路およびその周辺部を示すを示
す回路図である。
におけるワード線駆動回路およびその周辺部は、ワード
線駆動回路Cの他に、設定手段E,切替手段Dを備え
る。
0に示した従来のDRAMにおけるワード線駆動回路C
と比較すると、ワード線低電位供給節点GBの供給電位
が接地電位でなく切替手段Dの出力から供給されている
点のみ異なる。その内部構成は共に同じであり、アドレ
ス信号およびその変化に対応した制御信号I20,I1
0により選択的に活性制御されたワード線信号をワード
線高電位供給節点VAまたはワード線低電位供給節点G
Bの供給電位まで増幅し、ワード線W0を駆動する。従
って、その内部構成の重複説明を省略する。
し切替手段Dの電位供給節点Iに出力する外部端子から
成る。
7,8およびインバータ9を備える。Nチャネルトラン
ジスタ7は、ソース,ドレインをワード線低電位供給節
点GB,接地に接続し、ゲートを節点N4に接続する。
Nチャネルトランジスタ8は、ソース,ドレインをワー
ド線低電位供給節点GB,電位供給節点Iに接続し、テ
スト動作時を示すテスト信号Tを入力する節点N5をゲ
ートに接続する。また、インバータ9は、テスト信号T
を入力し、反転させた信号を節点N4に出力する。これ
らトランジスタ7,8により、テスト動作時に、ワード
線駆動回路Cのワード線低電位供給節点GBへの供給電
位として、接地端子電位から外部端子の設定電位に切り
替え出力する。
その周辺部の動作例を示すタイミングチャートである。
のときは、節点N4,N5に高電位,低電位がそれぞれ
供給され、各トランジスタ7,8は導通,非導通とな
り、ワード線低電位供給節点GBには、接地電位が供給
される。従って、このとき、ワード線駆動回路Cは、図
11で示した従来のワード線駆動回路と同じ動作を行
う。
信号I20に低電位を与えると、各節点N2,N3が低
電位,高電位となり、各Nチャネルトランジスタ4,5
は非導通,導通となる。従って、このとき、ワード線W
0には、ワード線低電位供給節点GBに供給されている
接地電位が供給される。
ト信号Tを高電位にすると、各節点N4,N5が低電
位,高電位となり、各Nチャネルトランジスタ7,8は
非導通,導通となり、ワード線低電位供給節点GBに
は、電位供給節点Iを介して、外部端子Jの電位が供給
される。従って、ワード線W0には、外部端子Jの電位
により、任意の電位を供給することができる。
路Cが、メモリセルアレイ部の他のワード線に対して
も、制御信号は異なるが、ワード線W0と同様に、それ
ぞれ接続されている。また、ワード線駆動回路Cの周辺
部である切替手段D,設定手段Eは、ワード線駆動回路
ごとに備えてもよいし、複数のワード線駆動回路で共用
してもよい。例えば、図3は、本実施形態のDRAMに
おけるメモリセルアレイ部と各ワード線駆動回路C,C
1,C2,C3およびその周辺部との接続構成例を示す
ブロック図である。図3を参照すると、図1で示した各
ワード線駆動回路およびその周辺部以外は、図12に示
した従来のDRAMにおける接続構成例と同様であり、
重複説明を省略する。
リセルのホールド特性のテスト動作について図面を参照
し説明する。図4は、本実施形態のDRAMにおけるメ
モリセルのホールド特性のテスト動作例を示すタイムチ
ャートである。
を書き込み、図4に示した期間aのように、節点Z00
〜Z13を高電位にする。
ト信号Tを高電位にし、各制御信号I10〜I13,I
20〜I23に制御された各ワード線W0〜W3に任意
の低電位が供給される。このとき、節点Z00〜Z13
の電位は、NチャネルトランジスタT00〜T13の弱
反転電流等により徐々に低下する。この状態をメモリセ
ルのデータ保持時間の期間中保持することにより、メモ
リセルのホールド特性のテストを行う。
は、図4に示した期間cのように、ワード線W0〜W3
に供給する低電位を変動させてもよい。また、図4に示
した期間dのように、各差動増幅器S0,S1を活性化
させ、データ線対D0,D0Bおよびデータ線対D1,
D1Bに高電位および低電位を与え、図4に示した期間
eのように、ライト動作を行い、データ線対D0,D0
Bとデータ線対D1,D1Bの電位を設定してもよい。
これらの期間に、ワード線W0〜W3に接地電位より高
い低電位を供給することにより、Nチャネルトランジス
タT00〜T13の弱反転電流が大きくなって、メモリ
セルのホールド特性をテストする際に、隣接ワード線を
連続遷移させることなく、隣接ワード線のカップリング
ノイズによる注目ワード線電位の上昇を疑似的に再現さ
せることができる。
けるテスト方法と従来テスト方法とで、1個以上のDR
AMのメモリセルのホールド特性の評価を予め行い、2
つのテスト方法で得られるメモリセルのホールド特性の
相関をとり、テスト短縮することができる。即ち、ワー
ド線W0〜W3に供給する低電位をより高くすれば、N
チャネルトランジスタT00〜T13の弱反転電流はよ
り増加するので、例えば、本実施形態のDRAMにおけ
るテスト方法で得られるメモリセルのホールド特性が従
来のテスト方法で得られるメモリセルのホールド特性の
1/n(nは正の実数)となるように、ワード線W0〜
W3に任意の低電位を供給することができる。
態におけるDRAMは、メモリセルのデータ保持時間の
期間中ワード線を連続遷移させる動作をワード線毎に行
う必要がなく、しかも、従来のテスト方法と相関関係を
保ちメモリセルのデータ保持時間を1/nに短縮するこ
とができるため、メモリセルのホールド特性のテスト時
間を大幅に短縮することができる。
セルのホールド特性のテストは、上述したように、全て
のワード線W0〜W3を同時にメモリセルのホールド特
性のテストの対象とできる。しかし、本実施形態のDR
AMの変形例として、同時に任意の電位を供給するワー
ド線群をk(kは自然数)分割し、k回に分けてテスト
を行ってもよい。このとき、メモリセルのデータ保持時
間tREFのDRAMの場合、メモリセルアレイ全体の
メモリセルのホールド特性のテスト時間に含まれるデー
タ保持時間は、(tREF÷n×k)となる。例えば、
メモリセルのデータ保持時間tREFを32ミリ秒とし
相関係数1/n,ワード線群kを1/2,2としテスト
した場合、メモリセルアレイ全体のメモリセルのホール
ド特性のテスト時間に含まれるデータ保持時間は、従来
の技術の約131秒から、32ミリ秒÷2×2=32ミ
リ秒となり、その効果は非常に大きい。
効果として、メモリセルを構成するトランジスタのメモ
リセルごとの閾値を測定できる。この閾値測定方法につ
いて、次に説明する。
値測定例を示すタイミングチャートである。
み、図5(A)に示した期間aのように、節点Z00を
高電位にする。
に、テスト信号Tを高電位にし、各制御信号I10〜I
13,I20〜I23に制御された各ワード線W0〜W
3に任意の低電位が供給される。このとき注目していな
いワード線W1〜W3にも任意の電位が供給されてもか
まわない。
に、差動増幅器S0を活性化させ、図5(A)に示した
期間dのように、ライト動作を行い、各データ線D0,
D0Bに接地電位,高電位を供給する。このとき、ワー
ド線W0に供給した低電位とデータ線に供給した接地電
位との差電位、すなわち、ワード線W0に供給した低電
位が、NチャネルトランジスタT00の閾値より小さけ
れば、NチャネルトランジスタT00は非導通なので、
節点Z00の電位は、NチャネルトランジスタT00の
弱反転電流などにより、徐々に低下はするが、図5
(A)に示した期間dのように、読み出しに必要な高電
位は保持される。
が、NチャネルトランジスタT00の閾値より大きけれ
ば、NチャネルトランジスタT00は導通となり、図5
(B)に示した期間eのように、節点Z00には、デー
タ線D0に供給されている接地電位が供給され、節点Z
00が接地電位になったことは、メモリセルM00のデ
ータを読み出すことにより、知ることができる。
る電位から接地電位まで、ワード線に供給する低電位を
任意のステップで変更しながら、メモリセルM00のデ
ータの読み出しを繰り返すことにより、メモリセルM0
0を構成するNチャネルトランジスタT00の閾値を知
ることができる。さらに、全てのメモリセルに対し、同
様の測定を行うことにより、メモリセルごとに、メモリ
セルを構成するトランジスタの閾値を測定できる。
おけるワード線駆動回路およびその周辺部を示すを示す
回路図である。
におけるワード線駆動回路およびその周辺部は、図1の
実施形態1のDRAMと同じく、ワード線駆動回路Cの
他に、設定手段E,切替手段Dを備える。
の実施形態1のDRAMにおけるワード線駆動回路と比
較すると、ワード線高電位供給節点VAの供給電位が電
源端子電位でなく切替手段Dの出力から供給されワード
線低電位供給節点GBが接地されている点のみ異なる。
その内部構成は共に同じであり、制御信号I20,I1
0により選択的に活性制御されたワード線信号をワード
線高電位供給節点VAまたはワード線低電位供給節点G
Bの供給電位まで増幅し、ワード線W0を駆動する。従
って、その内部構成の重複説明を省略する。
Mと同じく、任意の設定電位を外部入力し切替手段Dの
電位供給節点Iに出力する外部端子から成る。
0,Nチャネルトランジスタ11を備える。Pチャネル
トランジスタ10は、ソース,ドレインをワード線高電
位供給節点VA,電源端子VDDに接続し、テスト信号
Tを入力する節点N6にゲートを接続する。Nチャネル
トランジスタ11は、ソース,ドレインをワード線高電
位供給節点VA,電位供給節点Iに接続し、節点N6に
ゲートを接続する。これらトランジスタ10,11によ
り、テスト動作時に、ワード線駆動回路Cのワード線高
電位供給節点VAへの供給電位として、電源端子電位か
ら外部端子の設定電位に切り替え出力する。
その周辺部の動作例を示すタイミングチャートである。
のときは、節点N6に低電位が供給され、Pチャネルト
ランジスタ10,Nチャネルトランジス11は導通,非
導通となり、ワード線高電位供給節点VAには、電源端
子電位が供給される。従って、このとき、ワード線駆動
回路Cは、図11で示した従来のワード線駆動回路と同
じ動作を行う。
ト信号Tを高電位にすると、節点N6が高電位となり、
Pチャネルトランジスタ10,Nチャネルトランジス1
1は非導通,導通となり、ワード線高電位供給節点VA
には、電位供給節点Iを介して、外部端子Jの電位が供
給されている。
信号I20に高電位を与え制御信号I10に低電位を与
えると、各節点N2,N3が高電位,低電位となり、各
Nチャネルトランジスタ4,5は導通,非導通となり、
Pチャネルトランジスタ1,Nチャネルトランジスタ2
は導通,非導通になる。このため、ワード線W0には、
節点N1,ワード線高電位供給節点VAを介して、外部
端子Jの電位が供給されている。従って、ワード線W0
には、外部端子Jの電位により、任意の電位を供給する
ことができる。
おけるワード線駆動回路およびその周辺部を示すを示す
回路図である。
におけるワード線駆動回路およびその周辺部は、図1の
実施形態1のDRAMと同じく、ワード線駆動回路Cの
他に、設定手段E,切替手段Dを備える。
の実施形態1のDRAMにおけるワード線駆動回路と比
較すると、ワード線低電位供給節点GAの供給電位が接
地電位でなく切替手段Dの出力から供給されワード線低
電位供給節点GBが接地されている点のみ異なる。その
内部構成は共に同じであり、アドレス信号およびその変
化に対応した制御信号I20,I10により選択的に活
性制御されたワード線信号をワード線高電位供給節点V
Aまたはワード線低電位供給節点GAの供給電位まで増
幅し、ワード線W0を駆動する。従って、その内部構成
の重複説明を省略する。
て設定電位を内部生成する電圧源Hから成る。
Mにおける切替手段Dと同じであり、重複説明を省略す
る。
その周辺部の動作例を示すタイミングチャートである。
4,N5に高電位,低電位が供給され、各Nチャネルト
ランジスタ7,8は導通,非導通となり、ワード線低電
位供給節点GAには接地電位が供給される。従って、こ
のとき、ワード線駆動回路Cは、図11で示した従来の
ワード線駆動回路と同じ動作を行う。
ト信号Tに高電位を与えると、各節点N4,N5に低電
位,高電位が供給され、各Nチャネルトランジスタ7,
8は非導通,導通となり、ワード線低電位供給節点GA
には、電位供給節点Iを介して、外部端子Jの電圧に対
応して設定電位を内部生成する電圧源Hの出力電位が供
給される。
信号I20,I10に共に高電位を与えると、各節点N
2,N3が高電位,低電位となり、各Nチャネルトラン
ジスタ4,5は導通,非導通となり、Pチャネルトラン
ジスタ1,Nチャネルトランジスタ2は非導通,導通に
なる。このため、ワード線W0には、節点N1,低電位
供給節点GAを介して、外部端子Jの電圧に対応して設
定電位を内部生成する電圧源Hの出力電位が供給されて
いる。従って、ワード線W0には、外部端子Jの電位に
より、任意の電位を供給することができる。
いても、実施形態1で説明したメモリセルのホールド特
性のテスト動作、および、メモリセルを構成するトラン
ジスタのメモリセルごとの閾値測定が実現できることは
明らかである。
のホールド特性のテストを短時間に行え、DRAMテス
トの費用を削減することができることにある。また、D
RAMのテストのための限られた量の設備で限られた時
間にテストできるDRAMの個数が増加し、DRAMの
生産性が向上するなどの効果がある。
テストする際に、メモリセルのデータ保持時間の期間中
に、ワード線に任意の電位を供給でき、従来のテスト方
法と相関関係を強く保てるためである。
リセル毎にメモリセルを構成するトランジスタの閾値を
測定できるという効果がある。
できるからである。
線駆動回路およびその周辺部を示すを示す回路図であ
る。
作例を示すタイムチャートである。
ロック図である。
ールド特性のテスト動作例を示すタイムチャートであ
る。
すタイミングチャートである。
線駆動回路およびその周辺部を示すを示す回路図であ
る。
作例を示すタイミングチャートである。
線駆動回路およびその周辺部を示すを示す回路図であ
る。
作例を示すタイミングチャートである。
示すを示す回路図である。
イミングチャートである。
ク図である。
トランジスタ 6,9 インバータ a〜e 期間 A インバータ回路 B バッファ回路 C,C1,C2,C3 ワード線駆動回路 C00〜C13 容量 D 切替手段 D0,D0B,D1,D1B データ線 E 設定手段 GA,GB ワード線低電位供給節点 H 電圧源 I 電位供給節点 I10〜I23 制御信号 J 外部端子 M00〜M13 メモリセル N1〜N6,Z00〜Z13 節点 P01,P13,P32 寄生容量 S0,S1 差動増幅器 T テスト信号 VA ワード線高電位供給節点 W0〜W3 ワード線
Claims (5)
- 【請求項1】 行列配置された複数のメモリセルからな
り各ワード線の信号により行選択され各データ線により
入出力するメモリセルアレイ部と、アドレス信号および
その変化に対応して選択的に活性制御された各ワード線
信号を高位または低位の供給電位まで増幅し前記各ワー
ド線を駆動する各ワード線駆動回路とを備えるDRAM
において、任意の設定電位を生成する設定手段と、テス
ト動作時に電源端子電位または接地端子電位から前記設
定電位に切り替え前記各ワード線駆動回路の前記供給電
位として出力する切替手段とを備えることを特徴とする
DRAM。 - 【請求項2】 前記切替手段が、テスト動作時を示すテ
スト信号に対応して相補に導通または非導通となる2つ
のトランジスタを備え、前記電源端子電位または前記接
地端子電位と前記設定電位とを切り替え前記供給電位を
出力する、請求項1記載のDRAM。 - 【請求項3】 前記設定手段が、前記設定電位を入力す
る外部端子から成る、請求項1または2記載のDRA
M。 - 【請求項4】 前記設定手段が、外部端子の電圧に対応
して前記設定電位を内部生成する電圧源から成る、請求
項1または2記載のDRAM。 - 【請求項5】 前記テスト信号を入力する他の外部端子
を備える、請求項2,3または4記載のDRAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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