JP2002025267A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002025267A JP2002025267A JP2000211089A JP2000211089A JP2002025267A JP 2002025267 A JP2002025267 A JP 2002025267A JP 2000211089 A JP2000211089 A JP 2000211089A JP 2000211089 A JP2000211089 A JP 2000211089A JP 2002025267 A JP2002025267 A JP 2002025267A
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Abstract
(57)【要約】
【課題】 レイアウト面積が小さく、消費電力が小さな
半導体記憶装置を提供する。 【解決手段】 DRAMにおいて、センスアンプ50に
接地電位VSSを与えて活性化させるためのNチャネル
MOSトランジスタ8のチャネル長をセンスアンプ50
に含まれるNチャネルMOSトランジスタ53,54の
チャネル長よりも短くするとともに、スタンバイ時にお
けるNチャネルMOSトランジスタ8のゲート電位を負
電位VNにする。したがって、NチャネルMOSトラン
ジスタ8のレイアウト面積の縮小化およびそのリーク電
流の低減化を図ることができる。
半導体記憶装置を提供する。 【解決手段】 DRAMにおいて、センスアンプ50に
接地電位VSSを与えて活性化させるためのNチャネル
MOSトランジスタ8のチャネル長をセンスアンプ50
に含まれるNチャネルMOSトランジスタ53,54の
チャネル長よりも短くするとともに、スタンバイ時にお
けるNチャネルMOSトランジスタ8のゲート電位を負
電位VNにする。したがって、NチャネルMOSトラン
ジスタ8のレイアウト面積の縮小化およびそのリーク電
流の低減化を図ることができる。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、メモリセルからビット線対に読出された微
小電位差を増幅するセンスアンプと、制御信号に応答し
てセンスアンプを活性化させるためのトランジスタとを
備えた半導体記憶装置に関する。
関し、特に、メモリセルからビット線対に読出された微
小電位差を増幅するセンスアンプと、制御信号に応答し
てセンスアンプを活性化させるためのトランジスタとを
備えた半導体記憶装置に関する。
【0002】
【従来の技術】図9は、従来のダイナミックランダムア
クセスメモリ(以下、DRAMと称す)の構成を示すブ
ロック図である。
クセスメモリ(以下、DRAMと称す)の構成を示すブ
ロック図である。
【0003】図9において、このDRAMは、n組(た
だし、nは1以上の整数である)のメモリアレイMA1
〜MAnと、メモリアレイMA1〜MAnの間および両
側に配置されたセンスアンプ帯SA1〜SAn+1と、
行デコーダ31、列デコーダ32および入出力バッファ
33とを備える。
だし、nは1以上の整数である)のメモリアレイMA1
〜MAnと、メモリアレイMA1〜MAnの間および両
側に配置されたセンスアンプ帯SA1〜SAn+1と、
行デコーダ31、列デコーダ32および入出力バッファ
33とを備える。
【0004】メモリアレイMA1は、図10に示すよう
に、行列状に配列された複数のメモリセルMCと、各行
に対応して設けられたワード線WLと、各列に対応して
設けられたビット線対BL,/BLとを含む。メモリセ
ルMCは、アクセス用のNチャネルMOSトランジスタ
Qと情報記憶用のキャパシタCとを含む周知のものであ
る。他のメモリアレイMA2〜MAnもメモリアレイM
A1と同じ構成である。
に、行列状に配列された複数のメモリセルMCと、各行
に対応して設けられたワード線WLと、各列に対応して
設けられたビット線対BL,/BLとを含む。メモリセ
ルMCは、アクセス用のNチャネルMOSトランジスタ
Qと情報記憶用のキャパシタCとを含む周知のものであ
る。他のメモリアレイMA2〜MAnもメモリアレイM
A1と同じ構成である。
【0005】センスアンプ帯SA1,SA3,…の各々
には、隣接するメモリアレイMA1〜MAnのたとえば
奇数番のビット線対BL,/BLに対応するセンスアン
プなどが配置される。センスアンプ帯SA2,SA4,
…の各々には、隣接するメモリアレイMA1〜MAnの
たとえば偶数番のビット線対BL,/BLに対応するセ
ンスアンプなどが配置される。
には、隣接するメモリアレイMA1〜MAnのたとえば
奇数番のビット線対BL,/BLに対応するセンスアン
プなどが配置される。センスアンプ帯SA2,SA4,
…の各々には、隣接するメモリアレイMA1〜MAnの
たとえば偶数番のビット線対BL,/BLに対応するセ
ンスアンプなどが配置される。
【0006】図11は、センスアンプ帯SA2の要部を
示す回路図である。図11において、センスアンプ帯S
A2には、各ビット線対BL,/BLに対応してNチャ
ネルMOSトランジスタ41〜44、イコライザ45お
よびセンスアンプ50が設けられる。また、センスアン
プSA2には、複数(図では2つ)のセンスアンプ50
に対応してPチャネルMOSトランジスタ55およびN
チャネルMOSトランジスタ56が設けられる。
示す回路図である。図11において、センスアンプ帯S
A2には、各ビット線対BL,/BLに対応してNチャ
ネルMOSトランジスタ41〜44、イコライザ45お
よびセンスアンプ50が設けられる。また、センスアン
プSA2には、複数(図では2つ)のセンスアンプ50
に対応してPチャネルMOSトランジスタ55およびN
チャネルMOSトランジスタ56が設けられる。
【0007】NチャネルMOSトランジスタ41,42
は、それぞれメモリアレイMA1の対応のビット線B
L,/BLとノードN41,N42との間に接続され、
各々のゲートはともにアレイ選択信号BLI1を受け
る。NチャネルMOSトランジスタ43,44は、それ
ぞれメモリアレイMA2の対応のビット線BL,/BL
とノードN41,N42との間に接続され、各々のゲー
トはともにアレイ選択信号BLI2を受ける。信号BL
I1が「H」レベルになると、NチャネルMOSトラン
ジスタ41,42が導通してメモリアレイMA1のビッ
ト線BL,/BLとノードN41,N42とが結合され
る。信号BLI2が「H」レベルになると、Nチャネル
MOSトランジスタ43,44が導通してメモリアレイ
MA2のビット線BL,/BLとノードN41,N42
とが結合される。
は、それぞれメモリアレイMA1の対応のビット線B
L,/BLとノードN41,N42との間に接続され、
各々のゲートはともにアレイ選択信号BLI1を受け
る。NチャネルMOSトランジスタ43,44は、それ
ぞれメモリアレイMA2の対応のビット線BL,/BL
とノードN41,N42との間に接続され、各々のゲー
トはともにアレイ選択信号BLI2を受ける。信号BL
I1が「H」レベルになると、NチャネルMOSトラン
ジスタ41,42が導通してメモリアレイMA1のビッ
ト線BL,/BLとノードN41,N42とが結合され
る。信号BLI2が「H」レベルになると、Nチャネル
MOSトランジスタ43,44が導通してメモリアレイ
MA2のビット線BL,/BLとノードN41,N42
とが結合される。
【0008】イコライザ45は、NチャネルMOSトラ
ンジスタ46〜48を含む。NチャネルMOSトランジ
スタ46は、ノードN41とN42の間に接続され、N
チャネルMOSトランジスタ47,48はノードN41
とN42の間に直列接続される。NチャネルMOSトラ
ンジスタ46〜48のゲートは、ともにビット線イコラ
イズ信号BLEQを受ける。NチャネルMOSトランジ
スタ47と48の間のノードは、ビット線電位VBL=
VCC/2を受ける。ビット線イコライズ信号BLEQ
が「H」レベルになると、NチャネルMOSトランジス
タ46〜48が導通してビット線BL,/BLがビット
線電位VBLにイコライズされる。
ンジスタ46〜48を含む。NチャネルMOSトランジ
スタ46は、ノードN41とN42の間に接続され、N
チャネルMOSトランジスタ47,48はノードN41
とN42の間に直列接続される。NチャネルMOSトラ
ンジスタ46〜48のゲートは、ともにビット線イコラ
イズ信号BLEQを受ける。NチャネルMOSトランジ
スタ47と48の間のノードは、ビット線電位VBL=
VCC/2を受ける。ビット線イコライズ信号BLEQ
が「H」レベルになると、NチャネルMOSトランジス
タ46〜48が導通してビット線BL,/BLがビット
線電位VBLにイコライズされる。
【0009】センスアンプ50は、PチャネルMOSト
ランジスタ51,52およびNチャネルMOSトランジ
スタ53,54を含む。PチャネルMOSトランジスタ
51,52は、それぞれノードN41,N42とノード
N51との間に接続され、各々のゲートはそれぞれノー
ドN42,N41に接続される。NチャネルMOSトラ
ンジスタ53,54は、それぞれノードN41,N42
とノードN52との間に接続され、各々のゲートはそれ
ぞれノードN42,41に接続される。
ランジスタ51,52およびNチャネルMOSトランジ
スタ53,54を含む。PチャネルMOSトランジスタ
51,52は、それぞれノードN41,N42とノード
N51との間に接続され、各々のゲートはそれぞれノー
ドN42,N41に接続される。NチャネルMOSトラ
ンジスタ53,54は、それぞれノードN41,N42
とノードN52との間に接続され、各々のゲートはそれ
ぞれノードN42,41に接続される。
【0010】PチャネルMOSトランジスタ55は、電
源電位VCCのラインとノードN51との間に接続さ
れ、そのゲートはセンスアンプ活性化信号ZS0Pを受
ける。NチャネルMOSトランジスタ56は、接地電位
VSSのラインとノードN52との間に接続され、その
ゲートはセンスアンプ活性化信号S0Nを受ける。
源電位VCCのラインとノードN51との間に接続さ
れ、そのゲートはセンスアンプ活性化信号ZS0Pを受
ける。NチャネルMOSトランジスタ56は、接地電位
VSSのラインとノードN52との間に接続され、その
ゲートはセンスアンプ活性化信号S0Nを受ける。
【0011】センスアンプ活性化信号ZS0P,S0N
がそれぞれ「L」レベルおよび「H」レベルになると、
MOSトランジスタ55,56が導通してノードN5
1,N52がそれぞれ電源電位VCCおよび接地電位V
SSとなり、センスアンプ50が活性化される。
がそれぞれ「L」レベルおよび「H」レベルになると、
MOSトランジスタ55,56が導通してノードN5
1,N52がそれぞれ電源電位VCCおよび接地電位V
SSとなり、センスアンプ50が活性化される。
【0012】ビット線BLの電位がビット線/BLの電
位よりも高い場合は、MOSトランジスタ51,54の
抵抗値がMOSトランジスタ52,53の抵抗値よりも
小さくなってビット線BL,/BLの電位がそれぞれ電
源電位VCCおよび接地電位VSSに増幅される。ビッ
ト線BLの電位がビット線/BLの電位よりも低い場合
は、MOSトランジスタ52,53の抵抗値がMOSト
ランジスタ51,54の抵抗値よりも小さくなってビッ
ト線BL,/BLの電位がそれぞれ接地電位VSSおよ
び電源電位VCCに増幅される。
位よりも高い場合は、MOSトランジスタ51,54の
抵抗値がMOSトランジスタ52,53の抵抗値よりも
小さくなってビット線BL,/BLの電位がそれぞれ電
源電位VCCおよび接地電位VSSに増幅される。ビッ
ト線BLの電位がビット線/BLの電位よりも低い場合
は、MOSトランジスタ52,53の抵抗値がMOSト
ランジスタ51,54の抵抗値よりも小さくなってビッ
ト線BL,/BLの電位がそれぞれ接地電位VSSおよ
び電源電位VCCに増幅される。
【0013】他のセンスアンプ帯SA1,SA3〜SA
n+1もセンスアンプ帯SA2と同じ構成である。ただ
し、両端のセンスアンプ帯SA1,SAn+1のセンス
アンプ50などは、それぞれ隣接するメモリアレイMA
1,MAnだけのために設けられている。
n+1もセンスアンプ帯SA2と同じ構成である。ただ
し、両端のセンスアンプ帯SA1,SAn+1のセンス
アンプ50などは、それぞれ隣接するメモリアレイMA
1,MAnだけのために設けられている。
【0014】図9に戻って、行デコーダ31は、行アド
レス信号RA0〜RAm(ただし、mは0以上の整数で
ある)に従って、n組のメモリアレイMA1〜MAnの
うちのいずれかのメモリアレイMAと、そのメモリアレ
イMAに含まれる複数のワード線WLのうちのいずれか
のワード線WLとを選択し、そのワード線WLを選択レ
ベルの「H」レベルにする。これにより、そのワード線
WLに対応する各メモリセルMCのNチャネルMOSト
ランジスタQが導通し、データの書込/読出が可能にな
る。
レス信号RA0〜RAm(ただし、mは0以上の整数で
ある)に従って、n組のメモリアレイMA1〜MAnの
うちのいずれかのメモリアレイMAと、そのメモリアレ
イMAに含まれる複数のワード線WLのうちのいずれか
のワード線WLとを選択し、そのワード線WLを選択レ
ベルの「H」レベルにする。これにより、そのワード線
WLに対応する各メモリセルMCのNチャネルMOSト
ランジスタQが導通し、データの書込/読出が可能にな
る。
【0015】列デコーダ32は、列アドレス信号CA0
〜CAmに従って、行デコーダ31によって選択された
メモリアレイMAに含まれる複数のビット線対BL,/
BLのうちのいずれかのビット線対BL,/BLを選択
する。選択されたビット線対BL,/BLは、センスア
ンプ帯SAに設けられている列選択ゲート(図示せず)
を介してデータ入出力線対IO,/IOの一方端に接続
される。データ入出力線対IO,/IOの他方端は、入
出力バッファ33に接続される。
〜CAmに従って、行デコーダ31によって選択された
メモリアレイMAに含まれる複数のビット線対BL,/
BLのうちのいずれかのビット線対BL,/BLを選択
する。選択されたビット線対BL,/BLは、センスア
ンプ帯SAに設けられている列選択ゲート(図示せず)
を介してデータ入出力線対IO,/IOの一方端に接続
される。データ入出力線対IO,/IOの他方端は、入
出力バッファ33に接続される。
【0016】入出力バッファ33は、書込動作時は、書
込データDIに従ってデータ入出力線対IO,/IOの
一方を「H」レベルにし他方を「L」レベルにする。こ
れにより、選択されたビット線対BL,/BLを介して
選択されたメモリセルMCにデータDIが書込まれる。
また、入出力バッファ33は、読出動作時は、選択され
たビット線対BL,/BLからデータ入出力線対IO,
/IOに伝達された電位差を検出し、検出結果に応じた
論理レベルのデータDOを外部に出力する。
込データDIに従ってデータ入出力線対IO,/IOの
一方を「H」レベルにし他方を「L」レベルにする。こ
れにより、選択されたビット線対BL,/BLを介して
選択されたメモリセルMCにデータDIが書込まれる。
また、入出力バッファ33は、読出動作時は、選択され
たビット線対BL,/BLからデータ入出力線対IO,
/IOに伝達された電位差を検出し、検出結果に応じた
論理レベルのデータDOを外部に出力する。
【0017】図12は、このDRAMの読出動作を示す
タイムチャートである。ここでは、図11に示したメモ
リアレイMA1,MA2のうちのメモリアレイMA2が
選択されるものとする。
タイムチャートである。ここでは、図11に示したメモ
リアレイMA1,MA2のうちのメモリアレイMA2が
選択されるものとする。
【0018】ある時刻にアレイ選択信号BLI1が
「H」レベル(昇圧電位VPP>VCC)から「L」レ
ベル(接地電位VSS)に立下げられると、Nチャネル
MOSトランジスタ41,42が非導通になってメモリ
アレイMA1のビット線対BL,/BLがノードN4
1,N42から切離される。また、ビット線イコライズ
信号BLEQが「H」レベル(電源電位VCC)から
「L」レベルに立下げられてイコライザ45のNチャネ
ルMOSトランジスタ46〜48が非導通になり、イコ
ライズが停止される。このとき、ビット線BL,/BL
およびノードN51,N52の電位は、ともにVCC/
2になっている。
「H」レベル(昇圧電位VPP>VCC)から「L」レ
ベル(接地電位VSS)に立下げられると、Nチャネル
MOSトランジスタ41,42が非導通になってメモリ
アレイMA1のビット線対BL,/BLがノードN4
1,N42から切離される。また、ビット線イコライズ
信号BLEQが「H」レベル(電源電位VCC)から
「L」レベルに立下げられてイコライザ45のNチャネ
ルMOSトランジスタ46〜48が非導通になり、イコ
ライズが停止される。このとき、ビット線BL,/BL
およびノードN51,N52の電位は、ともにVCC/
2になっている。
【0019】次いで、行デコーダ31によって1本のワ
ード線WLが選択され、そのワード線WLが「L」レベ
ル(接地電位VSS)から「H」レベル(昇圧電位VP
P)に立上げられる。これにより、そのワード線WLに
対する各メモリセルMCが活性化され、各メモリセルM
Cの記憶データに応じてそのメモリセルMCに対応する
ビット線BL,/BL間に微小電位差が生じる。
ード線WLが選択され、そのワード線WLが「L」レベ
ル(接地電位VSS)から「H」レベル(昇圧電位VP
P)に立上げられる。これにより、そのワード線WLに
対する各メモリセルMCが活性化され、各メモリセルM
Cの記憶データに応じてそのメモリセルMCに対応する
ビット線BL,/BL間に微小電位差が生じる。
【0020】次いで、センスアンプ活性化信号S0Nが
「L」レベル(接地電位VSS)から「H」レベル(電
源電位VCC)に立上げられるとともに、センスアンプ
活性化信号ZS0Pが「H」レベル(電源電位VCC)
から「L」レベル(接地電位VSS)に立下げられる。
これにより、PチャネルMOSトランジスタ55が導通
してノードN51がVCC/2からVCCに立上げられ
るとともに、NチャネルMOSトランジスタ56が導通
してノードN52がVCC/2からVSSに立下げら
れ、センスアンプ50が活性化される。センスアンプ5
0が活性化されると、ビット線BL,/BLのうちの高
電位側のビット線(図11ではBL)が「H」レベル
(電源電位VCC)に立上げられるとともに、低電位側
のビット線/BLが「L」レベル(接地電位VSS)に
立下げられる。
「L」レベル(接地電位VSS)から「H」レベル(電
源電位VCC)に立上げられるとともに、センスアンプ
活性化信号ZS0Pが「H」レベル(電源電位VCC)
から「L」レベル(接地電位VSS)に立下げられる。
これにより、PチャネルMOSトランジスタ55が導通
してノードN51がVCC/2からVCCに立上げられ
るとともに、NチャネルMOSトランジスタ56が導通
してノードN52がVCC/2からVSSに立下げら
れ、センスアンプ50が活性化される。センスアンプ5
0が活性化されると、ビット線BL,/BLのうちの高
電位側のビット線(図11ではBL)が「H」レベル
(電源電位VCC)に立上げられるとともに、低電位側
のビット線/BLが「L」レベル(接地電位VSS)に
立下げられる。
【0021】次いで、メモリアレイMA2に含まれる複
数のビット線対BL,/BLのうちのいずれかのビット
線対BL,/BLが列デコーダ32によって選択され、
選択されたビット線対BL,/BLに読出されたデータ
がデータ入出力線対IO,/IOおよび入出力バッファ
33を介して外部に出力される。最後に、ワード線WL
が「L」レベルに立下げられるとともに、各信号が初期
状態に戻され、読出動作が終了する。
数のビット線対BL,/BLのうちのいずれかのビット
線対BL,/BLが列デコーダ32によって選択され、
選択されたビット線対BL,/BLに読出されたデータ
がデータ入出力線対IO,/IOおよび入出力バッファ
33を介して外部に出力される。最後に、ワード線WL
が「L」レベルに立下げられるとともに、各信号が初期
状態に戻され、読出動作が終了する。
【0022】
【発明が解決しようとする課題】このようなDRAMで
は、イコライザ45のイコライズ能力の向上、センスア
ンプの50の高感度化などを図るため、センスアンプ帯
SAのNチャネルMOSトランジスタ41〜44,46
〜48,53,54についてはしきい値電圧の低いもの
が用いられている。
は、イコライザ45のイコライズ能力の向上、センスア
ンプの50の高感度化などを図るため、センスアンプ帯
SAのNチャネルMOSトランジスタ41〜44,46
〜48,53,54についてはしきい値電圧の低いもの
が用いられている。
【0023】一方、DRAMでは消費電力の低減化を図
る必要がある。ここで、スタンバイ時におけるビット線
BL,/BLおよびノードN51,N52の電位はVC
C/2であり、NチャネルMOSトランジスタ41〜4
4,46〜48,53,54のソース−ドレイン間電圧
は0Vであるので、NチャネルMOSトランジスタ41
〜44,48,53,54のしきい値電圧を低くしても
スタンバイ電流が増加することはない。しかし、スタン
バイ時におけるNチャネルMOSトランジスタ56のソ
ース−ドレイン間電圧はVCC/2であるので、Nチャ
ネルMOSトランジスタ56のしきい値電圧を低くする
とスタンバイ電流が増加してしまう。したがって、Nチ
ャネルMOSトランジスタ55のしきい値電圧を低くす
ることはできない。
る必要がある。ここで、スタンバイ時におけるビット線
BL,/BLおよびノードN51,N52の電位はVC
C/2であり、NチャネルMOSトランジスタ41〜4
4,46〜48,53,54のソース−ドレイン間電圧
は0Vであるので、NチャネルMOSトランジスタ41
〜44,48,53,54のしきい値電圧を低くしても
スタンバイ電流が増加することはない。しかし、スタン
バイ時におけるNチャネルMOSトランジスタ56のソ
ース−ドレイン間電圧はVCC/2であるので、Nチャ
ネルMOSトランジスタ56のしきい値電圧を低くする
とスタンバイ電流が増加してしまう。したがって、Nチ
ャネルMOSトランジスタ55のしきい値電圧を低くす
ることはできない。
【0024】従来は、NチャネルMOSトランジスタ5
6と他のNチャネルMOSトランジスタ41〜44,4
6〜48,53,54とのチャネルドープを打ち分けて
NチャネルMOSトランジスタ56のしきい値電圧を高
くしていたが、そのためにはNチャネルMOSトランジ
スタ56を他のNチャネルMOSトランジスタ41〜4
4,46〜48,53,54から所定の距離だけ離して
配置する必要があり、その分だけセンスアンプ帯SAの
面積が大きくなるという問題があった。
6と他のNチャネルMOSトランジスタ41〜44,4
6〜48,53,54とのチャネルドープを打ち分けて
NチャネルMOSトランジスタ56のしきい値電圧を高
くしていたが、そのためにはNチャネルMOSトランジ
スタ56を他のNチャネルMOSトランジスタ41〜4
4,46〜48,53,54から所定の距離だけ離して
配置する必要があり、その分だけセンスアンプ帯SAの
面積が大きくなるという問題があった。
【0025】また、NチャネルMOSトランジスタ56
と他のNチャネルMOSトランジスタ41〜44,46
〜48,53,54とを同じチャネルドープで形成し、
NチャネルMOSトランジスタ56のチャネル長を他の
NチャネルMOSトランジスタ41〜44,46〜4
8,53,54よりも長くしてNチャネルMOSトラン
ジスタ56のしきい値電圧を高くする方法もあるが、こ
の場合もNチャネルMOSトランジスタ56のチャネル
長を長くする分だけセンスアンプ帯SAの面積が大きく
なってしまう。以上の問題点は、センスアンプ帯SAの
PチャネルMOSトランジスタ51,52,55につい
ても同じである。
と他のNチャネルMOSトランジスタ41〜44,46
〜48,53,54とを同じチャネルドープで形成し、
NチャネルMOSトランジスタ56のチャネル長を他の
NチャネルMOSトランジスタ41〜44,46〜4
8,53,54よりも長くしてNチャネルMOSトラン
ジスタ56のしきい値電圧を高くする方法もあるが、こ
の場合もNチャネルMOSトランジスタ56のチャネル
長を長くする分だけセンスアンプ帯SAの面積が大きく
なってしまう。以上の問題点は、センスアンプ帯SAの
PチャネルMOSトランジスタ51,52,55につい
ても同じである。
【0026】それゆえに、この発明の主たる目的は、レ
イアウト面積が小さく、かつ低消費電力の半導体記憶装
置を提供することである。
イアウト面積が小さく、かつ低消費電力の半導体記憶装
置を提供することである。
【0027】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列された複数のメモリセルと、各
行に対応して設けられたワード線と、各列に対応して設
けられたビット線対とを含むメモリアレイと、各ビット
線対に対応して設けられ、対応のビット線対のうちの低
電位側のビット線を第1のノードに接続するための1対
の第1の導電形式の第1のトランジスタと、対応のビッ
ト線対のうちの高電位側のビット線を第2のノードに接
続するための1対の第2の導電形式の第2のトランジス
タとを含み、複数のメモリセルのうちの選択されたメモ
リセルから対応のビット線対に読出された微小電位差を
増幅するセンスアンプと、接地電位のラインと第1のノ
ードとの間に接続され、その入力電極が第1の制御信号
を受け、第1の制御信号が活性化レベルにされたことに
応じて導通する第1の導電形式の第3のトランジスタ
と、電源電位のラインと第2のノードとの間に接続さ
れ、その入力電極が第2の制御信号を受け、第2の制御
信号が活性化レベルにされたことに応じて導通する第2
の導電形式の第4のトランジスタと、第1および第2の
制御信号を生成してセンスアンプを制御する制御回路と
を備えたものである。ここで、第3のトランジスタのチ
ャネル長は、第1のトランジスタのチャネル長よりも短
く、第1の制御信号の非活性化レベルは、接地電位より
も低い負電位である。
憶装置は、行列状に配列された複数のメモリセルと、各
行に対応して設けられたワード線と、各列に対応して設
けられたビット線対とを含むメモリアレイと、各ビット
線対に対応して設けられ、対応のビット線対のうちの低
電位側のビット線を第1のノードに接続するための1対
の第1の導電形式の第1のトランジスタと、対応のビッ
ト線対のうちの高電位側のビット線を第2のノードに接
続するための1対の第2の導電形式の第2のトランジス
タとを含み、複数のメモリセルのうちの選択されたメモ
リセルから対応のビット線対に読出された微小電位差を
増幅するセンスアンプと、接地電位のラインと第1のノ
ードとの間に接続され、その入力電極が第1の制御信号
を受け、第1の制御信号が活性化レベルにされたことに
応じて導通する第1の導電形式の第3のトランジスタ
と、電源電位のラインと第2のノードとの間に接続さ
れ、その入力電極が第2の制御信号を受け、第2の制御
信号が活性化レベルにされたことに応じて導通する第2
の導電形式の第4のトランジスタと、第1および第2の
制御信号を生成してセンスアンプを制御する制御回路と
を備えたものである。ここで、第3のトランジスタのチ
ャネル長は、第1のトランジスタのチャネル長よりも短
く、第1の制御信号の非活性化レベルは、接地電位より
も低い負電位である。
【0028】好ましくは、第1の制御信号の活性化レベ
ルは、電源電位よりも高い昇圧電位である。
ルは、電源電位よりも高い昇圧電位である。
【0029】また好ましくは、第4のトランジスタのチ
ャネル長は、第2のトランジスタのチャネル長よりも短
く、第2の制御信号の非活性化レベルは、電源電位より
も高い昇圧電位である。
ャネル長は、第2のトランジスタのチャネル長よりも短
く、第2の制御信号の非活性化レベルは、電源電位より
も高い昇圧電位である。
【0030】また、この発明に係る他の半導体記憶装置
は、行列状に配列された複数のメモリセルと、各行に対
応して設けられたワード線と、各列に対応して設けられ
たビット線対とを含むメモリアレイと、各ビット線対に
対応して設けられ、対応のビット線対のうちの低電位側
のビット線を第1のノードに接続するための1対の第1
の導電形式の第1のトランジスタと、対応のビット線対
のうちの高電位側のビット線を第2のノードに接続する
ための1対の第2の導電形式の第2トランジスタとを含
み、複数のメモリセルのうちの選択されたメモリセルか
ら対応のビット線対に読出された微小電位差を増幅する
センスアンプと、接地電位のラインと第1のノードとの
間に接続され、その入力電極が第1の制御信号を受け、
第1の制御信号が活性化レベルにされたことに応じて導
通する第1の導電形式の第3のトランジスタと、電源電
位のラインと第2のノードとの間に接続され、その入力
電極が第2の制御信号を受け、第2の制御信号が活性化
レベルにされたことに応じて導通する第2の導電形式の
第4のトランジスタと、第1および第2の制御信号を生
成してセンスアンプを制御する制御回路とを備えたもの
である。ここで、第4のトランジスタのチャネル長は、
第2のトランジスタのチャネル長よりも短く、第2の制
御信号の非活性化レベルは、電源電位よりも高い昇圧電
位である。
は、行列状に配列された複数のメモリセルと、各行に対
応して設けられたワード線と、各列に対応して設けられ
たビット線対とを含むメモリアレイと、各ビット線対に
対応して設けられ、対応のビット線対のうちの低電位側
のビット線を第1のノードに接続するための1対の第1
の導電形式の第1のトランジスタと、対応のビット線対
のうちの高電位側のビット線を第2のノードに接続する
ための1対の第2の導電形式の第2トランジスタとを含
み、複数のメモリセルのうちの選択されたメモリセルか
ら対応のビット線対に読出された微小電位差を増幅する
センスアンプと、接地電位のラインと第1のノードとの
間に接続され、その入力電極が第1の制御信号を受け、
第1の制御信号が活性化レベルにされたことに応じて導
通する第1の導電形式の第3のトランジスタと、電源電
位のラインと第2のノードとの間に接続され、その入力
電極が第2の制御信号を受け、第2の制御信号が活性化
レベルにされたことに応じて導通する第2の導電形式の
第4のトランジスタと、第1および第2の制御信号を生
成してセンスアンプを制御する制御回路とを備えたもの
である。ここで、第4のトランジスタのチャネル長は、
第2のトランジスタのチャネル長よりも短く、第2の制
御信号の非活性化レベルは、電源電位よりも高い昇圧電
位である。
【0031】好ましくは、第2の制御信号の活性化レベ
ルは、接地電位よりも低い負電位である。
ルは、接地電位よりも低い負電位である。
【0032】
【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1によるDRAMの要部を示す図であっ
て、図11と対比される図である。
明の実施の形態1によるDRAMの要部を示す図であっ
て、図11と対比される図である。
【0033】図1を参照して、このDRAMが従来のD
RAMと異なる点は、各センスアンプ帯SAに対応して
レベル変換回路1、ANDゲート6およびインバータ7
が追加されている点と、NチャネルMOSトランジスタ
56がNチャネルMOSトランジスタ8で置換されてい
る点である。
RAMと異なる点は、各センスアンプ帯SAに対応して
レベル変換回路1、ANDゲート6およびインバータ7
が追加されている点と、NチャネルMOSトランジスタ
56がNチャネルMOSトランジスタ8で置換されてい
る点である。
【0034】レベル変換回路1は、PチャネルMOSト
ランジスタ2,3およびNチャネルMOSトランジスタ
4,5を含む。MOSトランジスタ2,4とMOSトラ
ンジスタ3,5は、それぞれ電源電位VCCのラインと
負電位VNのラインとの間に直列接続される。Pチャネ
ルMOSトランジスタ2のゲートはMOSトランジスタ
3,5の間のノードN3に接続され、PチャネルMOS
トランジスタ3のゲートはMOSトランジスタ2,4の
間のノードN2に接続される。ノードN3は、レベル変
換回路1の出力ノードとなる。
ランジスタ2,3およびNチャネルMOSトランジスタ
4,5を含む。MOSトランジスタ2,4とMOSトラ
ンジスタ3,5は、それぞれ電源電位VCCのラインと
負電位VNのラインとの間に直列接続される。Pチャネ
ルMOSトランジスタ2のゲートはMOSトランジスタ
3,5の間のノードN3に接続され、PチャネルMOS
トランジスタ3のゲートはMOSトランジスタ2,4の
間のノードN2に接続される。ノードN3は、レベル変
換回路1の出力ノードとなる。
【0035】ANDゲート6は、行プリデコード信号X
0〜X2およびセンスアンプ活性化マスタ信号S0NM
を受ける。信号X0〜X2は、行アドレス信号RA0〜
RAmに基づいて生成される信号であり、対応のセンス
アンプ帯(たとえばSA2)と隣接するメモリアレイ
(この場合はMA1,MA2)に予め割当てられてお
り、対応のメモリアレイMA1,MA2が選択された場
合にともに「H」レベルになる。信号S0NMは、セン
スアンプ活性化信号S0N′を活性化レベルにするタイ
ミングを制御するための信号である。ANDゲート6の
出力信号は、NチャネルMOSトランジスタ4のゲート
に直接入力されるとともに、インバータ7を介してNチ
ャネルMOSトランジスタ5のゲートに入力される。
0〜X2およびセンスアンプ活性化マスタ信号S0NM
を受ける。信号X0〜X2は、行アドレス信号RA0〜
RAmに基づいて生成される信号であり、対応のセンス
アンプ帯(たとえばSA2)と隣接するメモリアレイ
(この場合はMA1,MA2)に予め割当てられてお
り、対応のメモリアレイMA1,MA2が選択された場
合にともに「H」レベルになる。信号S0NMは、セン
スアンプ活性化信号S0N′を活性化レベルにするタイ
ミングを制御するための信号である。ANDゲート6の
出力信号は、NチャネルMOSトランジスタ4のゲート
に直接入力されるとともに、インバータ7を介してNチ
ャネルMOSトランジスタ5のゲートに入力される。
【0036】信号X0〜X2,S0NMのうちの少なく
とも1つが「L」レベルのときすなわちスタンバイ時
は、ANDゲート6の出力が「L」レベルになり、Nチ
ャネルMOSトランジスタ4が非導通になるとともにN
チャネルMOSトランジスタ5が導通する。これによ
り、PチャネルMOSトランジスタ2が導通するととも
にPチャネルMOSトランジスタ3が非導通になり、ノ
ードN3の電位すなわちセンスアンプ活性化信号S0
N′は「L」レベル(負電位VN)になる。
とも1つが「L」レベルのときすなわちスタンバイ時
は、ANDゲート6の出力が「L」レベルになり、Nチ
ャネルMOSトランジスタ4が非導通になるとともにN
チャネルMOSトランジスタ5が導通する。これによ
り、PチャネルMOSトランジスタ2が導通するととも
にPチャネルMOSトランジスタ3が非導通になり、ノ
ードN3の電位すなわちセンスアンプ活性化信号S0
N′は「L」レベル(負電位VN)になる。
【0037】信号X0〜X2,S0NMがともに「H」
レベルになったときすなわちアクティブ時は、ANDゲ
ート6の出力信号が「H」レベルになり、NチャネルM
OSトランジスタ5が非導通になるとともにNチャネル
MOSトランジスタ4が導通する。これにより、Pチャ
ネルMOSトランジスタ3が導通するとともにPチャネ
ルMOSトランジスタ2が非導通になり、ノードN3の
電位すなわちセンスアンプ活性化信号S0N′は「H」
レベル(電源電位VCC)になる。
レベルになったときすなわちアクティブ時は、ANDゲ
ート6の出力信号が「H」レベルになり、NチャネルM
OSトランジスタ5が非導通になるとともにNチャネル
MOSトランジスタ4が導通する。これにより、Pチャ
ネルMOSトランジスタ3が導通するとともにPチャネ
ルMOSトランジスタ2が非導通になり、ノードN3の
電位すなわちセンスアンプ活性化信号S0N′は「H」
レベル(電源電位VCC)になる。
【0038】NチャネルMOSトランジスタ8は、セン
スアンプ50のNチャネルMOSトランジスタ53,5
4と同じチャネルドーズで形成され、かつそのチャネル
長はNチャネルMOSトランジスタ53,54のチャネ
ル長よりも短く形成される。この理由は次のとおりであ
る。
スアンプ50のNチャネルMOSトランジスタ53,5
4と同じチャネルドーズで形成され、かつそのチャネル
長はNチャネルMOSトランジスタ53,54のチャネ
ル長よりも短く形成される。この理由は次のとおりであ
る。
【0039】図2は、NチャネルMOSトランジスタの
チャネル長Lとしきい値電圧Vthとの関係を示す図で
ある。図2において、チャネル長Lが短くなると、短チ
ャネル効果でしきい値電圧Vthが低くなる。チャネル
長Lが長い領域Aではしきい値電圧Vthはフラットな
特性を有するが、あるチャネル長L0よりも短い領域B
ではチャネル長Lが短くなるに従ってしきい値電圧Vt
hが低下する。センスアンプ50を構成するNチャネル
MOSトランジスタ53,54では、しきい値電圧Vt
hがばらつかないチャネル長Lが選択される。これは、
NチャネルMOSトランジスタ53,54の特性がばら
ついてクロスカップルを構成しているペアがアンバラン
スになると、センス感度が低下してしまうためである。
そのため、センスアンプ50を構成するNチャネルMO
Sトランジスタ53,54では長いチャネル長が設定さ
れる。
チャネル長Lとしきい値電圧Vthとの関係を示す図で
ある。図2において、チャネル長Lが短くなると、短チ
ャネル効果でしきい値電圧Vthが低くなる。チャネル
長Lが長い領域Aではしきい値電圧Vthはフラットな
特性を有するが、あるチャネル長L0よりも短い領域B
ではチャネル長Lが短くなるに従ってしきい値電圧Vt
hが低下する。センスアンプ50を構成するNチャネル
MOSトランジスタ53,54では、しきい値電圧Vt
hがばらつかないチャネル長Lが選択される。これは、
NチャネルMOSトランジスタ53,54の特性がばら
ついてクロスカップルを構成しているペアがアンバラン
スになると、センス感度が低下してしまうためである。
そのため、センスアンプ50を構成するNチャネルMO
Sトランジスタ53,54では長いチャネル長が設定さ
れる。
【0040】一方、NチャネルMOSトランジスタ8の
しきい値電圧Vthのばらつきについては、センスアン
プ54のような厳しい管理精度が不要であるので、面積
削減の観点から、チャネル量Lを短くすることができ
る。この場合、図2に示すようにしきい値電圧Vthが
低下してしまうが、スタンバイ時にNチャネルMOSト
ランジスタ8のゲート電位すなわちセンスアンプ活性化
信号S0N′を負電位VNにしておけば、スタンバイ時
のリーク電流も抑えることができる。
しきい値電圧Vthのばらつきについては、センスアン
プ54のような厳しい管理精度が不要であるので、面積
削減の観点から、チャネル量Lを短くすることができ
る。この場合、図2に示すようにしきい値電圧Vthが
低下してしまうが、スタンバイ時にNチャネルMOSト
ランジスタ8のゲート電位すなわちセンスアンプ活性化
信号S0N′を負電位VNにしておけば、スタンバイ時
のリーク電流も抑えることができる。
【0041】すなわち、NチャネルMOSトランジスタ
8のチャネルドーズをセンスアンプ50のNチャネルM
OSトランジスタ53,54と同じにして面積増を抑え
るとともに、しきい値電圧Vthのばらつきがセンスア
ンプ50のNチャネルMOSトランジスタ53,54よ
りも許容されるという点で、NチャネルMOSトランジ
スタ8のチャネル長を短くする。これにより、一層面積
が削減されるとともに、NチャネルMOSトランジスタ
8の電流駆動能力が増加する。
8のチャネルドーズをセンスアンプ50のNチャネルM
OSトランジスタ53,54と同じにして面積増を抑え
るとともに、しきい値電圧Vthのばらつきがセンスア
ンプ50のNチャネルMOSトランジスタ53,54よ
りも許容されるという点で、NチャネルMOSトランジ
スタ8のチャネル長を短くする。これにより、一層面積
が削減されるとともに、NチャネルMOSトランジスタ
8の電流駆動能力が増加する。
【0042】図3は、このDRAMの動作を示すタイム
チャートである。スタンバイ時では、ワード線WLは非
選択レベルの「L」レベルになっており、センスアンプ
活性化マスタ信号S0NMは「L」レベル(接地電位V
SS)になり、センスアンプ活性化信号S0N′は
「L」レベル(負電位VN)になっている。このとき、
NチャネルMOSトランジスタ8のゲート電位が負電位
VNになっているので、NチャネルMOSトランジスタ
8のリーク電流は小さな値になっている。
チャートである。スタンバイ時では、ワード線WLは非
選択レベルの「L」レベルになっており、センスアンプ
活性化マスタ信号S0NMは「L」レベル(接地電位V
SS)になり、センスアンプ活性化信号S0N′は
「L」レベル(負電位VN)になっている。このとき、
NチャネルMOSトランジスタ8のゲート電位が負電位
VNになっているので、NチャネルMOSトランジスタ
8のリーク電流は小さな値になっている。
【0043】ある時刻にメモリアレイMA2のワード線
WLが「L」レベルから「H」レベル(昇圧電位VP)
に立上げられたものとする。このとき、行プリデコード
信号X0〜X2は、ともに「H」レベルになっている。
次いで、センスアンプ活性化マスタ信号S0NMが
「L」レベル(接地電位VSS)から「H」レベル(電
源電位VCC)に立上げられ、これに応じてセンスアン
プ活性化信号S0N′が「L」レベル(負電位VN)か
ら「H」レベル(電源電位VCC)に立上げられ、セン
スアンプ50が活性化される。ワード線WLが「L」レ
ベルに立下げられると、信号S0NM,S0N′も
「L」レベルになる。他の構成および動作は従来のDR
AMと同じであるので、その説明は繰返さない。
WLが「L」レベルから「H」レベル(昇圧電位VP)
に立上げられたものとする。このとき、行プリデコード
信号X0〜X2は、ともに「H」レベルになっている。
次いで、センスアンプ活性化マスタ信号S0NMが
「L」レベル(接地電位VSS)から「H」レベル(電
源電位VCC)に立上げられ、これに応じてセンスアン
プ活性化信号S0N′が「L」レベル(負電位VN)か
ら「H」レベル(電源電位VCC)に立上げられ、セン
スアンプ50が活性化される。ワード線WLが「L」レ
ベルに立下げられると、信号S0NM,S0N′も
「L」レベルになる。他の構成および動作は従来のDR
AMと同じであるので、その説明は繰返さない。
【0044】この実施の形態1では、センスアンプ50
を活性化させるためのNチャネルMOSトランジスタ8
をセンスアンプ50のNチャネルMOSトランジスタ5
3,54と同じチャネルドーズで形成するとともに、N
チャネルMOSトランジスタ8のチャネル長をNチャネ
ルMOSトランジスタ53,54のチャネル長よりも短
く設定するので、レイアウト面積の縮小化を図ることが
できる。また、スタンバイ時にNチャネルMOSトラン
ジスタ8のゲート電位を負電位VNにするので、Nチャ
ネルMOSトランジスタ8のリーク電流を小さくするこ
とができ、スタンバイ電流の低減化を図ることができ
る。
を活性化させるためのNチャネルMOSトランジスタ8
をセンスアンプ50のNチャネルMOSトランジスタ5
3,54と同じチャネルドーズで形成するとともに、N
チャネルMOSトランジスタ8のチャネル長をNチャネ
ルMOSトランジスタ53,54のチャネル長よりも短
く設定するので、レイアウト面積の縮小化を図ることが
できる。また、スタンバイ時にNチャネルMOSトラン
ジスタ8のゲート電位を負電位VNにするので、Nチャ
ネルMOSトランジスタ8のリーク電流を小さくするこ
とができ、スタンバイ電流の低減化を図ることができ
る。
【0045】なお、従来より、このようなDRAMは半
導体基板上に形成され、半導体基板には負電位Vbbが
印加されている。そこで、半導体基板に印加されている
負電位Vbbを負電位VNとして用いてもよい。
導体基板上に形成され、半導体基板には負電位Vbbが
印加されている。そこで、半導体基板に印加されている
負電位Vbbを負電位VNとして用いてもよい。
【0046】また、図4に示すように、レベル変換回路
1′のPチャネルMOSトランジスタ2,3のソースに
電源電位VCCの代わりに昇圧電位VP(VP>VC
C)を与えてもよい。この場合は、センスアンプ活性化
信号S0N′の「H」レベルが昇圧電位VPになるの
で、アクティブ時におけるNチャネルMOSトランジス
タ8のチャネルコンダクタンスを高くすることができ、
センス動作の高速化を図ることができる。
1′のPチャネルMOSトランジスタ2,3のソースに
電源電位VCCの代わりに昇圧電位VP(VP>VC
C)を与えてもよい。この場合は、センスアンプ活性化
信号S0N′の「H」レベルが昇圧電位VPになるの
で、アクティブ時におけるNチャネルMOSトランジス
タ8のチャネルコンダクタンスを高くすることができ、
センス動作の高速化を図ることができる。
【0047】[実施の形態2]図5は、この発明の実施
の形態2によるDRAMの要部を示す図であって、図1
1と対比される図である。
の形態2によるDRAMの要部を示す図であって、図1
1と対比される図である。
【0048】図5を参照して、このDRAMが従来のD
RAMと異なる点は、各センスアンプ帯SAに対応して
レベル変換回路11、NANDゲート16およびインバ
ータ17が追加されている点と、PチャネルMOSトラ
ンジスタ55がPチャネルMOSトランジスタ18で置
換されている点である。
RAMと異なる点は、各センスアンプ帯SAに対応して
レベル変換回路11、NANDゲート16およびインバ
ータ17が追加されている点と、PチャネルMOSトラ
ンジスタ55がPチャネルMOSトランジスタ18で置
換されている点である。
【0049】レベル変換回路11は、PチャネルMOS
トランジスタ12,13およびNチャネルMOSトラン
ジスタ14,15を含む。MOSトランジスタ12,1
4とMOSトランジスタ13,15は、それぞれ昇圧電
位VP(VP>VCC)のラインと接地電位VSSのラ
インとの間に直列接続される。PチャネルMOSトラン
ジスタ12のゲートはMOSトランジスタ13,15の
間のノードN13に接続され、PチャネルMOSトラン
ジスタ13のゲートはMOSトランジスタ12,14の
間のノードN12に接続される。ノードN13は、レベ
ル変換回路11の出力ノードとなる。
トランジスタ12,13およびNチャネルMOSトラン
ジスタ14,15を含む。MOSトランジスタ12,1
4とMOSトランジスタ13,15は、それぞれ昇圧電
位VP(VP>VCC)のラインと接地電位VSSのラ
インとの間に直列接続される。PチャネルMOSトラン
ジスタ12のゲートはMOSトランジスタ13,15の
間のノードN13に接続され、PチャネルMOSトラン
ジスタ13のゲートはMOSトランジスタ12,14の
間のノードN12に接続される。ノードN13は、レベ
ル変換回路11の出力ノードとなる。
【0050】NANDゲート16は、行プリデコード信
号X0〜X2およびセンスアンプ活性化マスタ信号S0
PMを受ける。信号X0〜X2は、行アドレス信号RA
0〜RAmに基づいて生成される信号であって対応のセ
ンスアンプ帯(たとえばSA2)と隣接するメモリアレ
イ(この場合はMA1,MA2)に予め割当てられてお
り、対応のメモリアレイMA1,MA2が選択された場
合にともに「H」レベルになる。信号S0PMは、セン
スアンプ活性化信号ZS0P′を活性化レベルにするタ
イミングを制御するための信号である。NANDゲート
16の出力信号は、NチャネルMOSトランジスタ14
のゲートに直接入力されるとともに、インバータ17を
介してNチャネルMOSトランジスタ15のゲートに入
力される。
号X0〜X2およびセンスアンプ活性化マスタ信号S0
PMを受ける。信号X0〜X2は、行アドレス信号RA
0〜RAmに基づいて生成される信号であって対応のセ
ンスアンプ帯(たとえばSA2)と隣接するメモリアレ
イ(この場合はMA1,MA2)に予め割当てられてお
り、対応のメモリアレイMA1,MA2が選択された場
合にともに「H」レベルになる。信号S0PMは、セン
スアンプ活性化信号ZS0P′を活性化レベルにするタ
イミングを制御するための信号である。NANDゲート
16の出力信号は、NチャネルMOSトランジスタ14
のゲートに直接入力されるとともに、インバータ17を
介してNチャネルMOSトランジスタ15のゲートに入
力される。
【0051】信号X0〜X2,X0PMのうちの少なく
とも1つが「L」レベルのときすなわちスタンバイ時
は、NANDゲート16の出力信号が「H」レベルにな
り、NチャネルMOSトランジスタ14が導通するとと
もにNチャネルMOSトランジスタ15が非導通にな
る。これにより、PチャネルMOSトランジスタ13が
導通するとともに、PチャネルMOSトランジスタ12
が非導通になり、ノードN13の電位すなわちセンスア
ンプ活性化信号ZS0P′は「H」レベル(昇圧電位V
P)になる。
とも1つが「L」レベルのときすなわちスタンバイ時
は、NANDゲート16の出力信号が「H」レベルにな
り、NチャネルMOSトランジスタ14が導通するとと
もにNチャネルMOSトランジスタ15が非導通にな
る。これにより、PチャネルMOSトランジスタ13が
導通するとともに、PチャネルMOSトランジスタ12
が非導通になり、ノードN13の電位すなわちセンスア
ンプ活性化信号ZS0P′は「H」レベル(昇圧電位V
P)になる。
【0052】信号X0〜X2,X0PMがともに「H」
レベルになったときすなわちアクティブ時は、NAND
ゲート16の出力信号は「L」レベルになり、Nチャネ
ルMOSトランジスタ15が導通するとともにNチャネ
ルMOSトランジスタ14が非導通になる。これによ
り、PチャネルMOSトランジスタ12が導通するとと
もにPチャネルMOSトランジスタ13が非導通にな
り、センスアンプ活性化信号ZS0P′が「L」レベル
(接地電位VSS)になる。
レベルになったときすなわちアクティブ時は、NAND
ゲート16の出力信号は「L」レベルになり、Nチャネ
ルMOSトランジスタ15が導通するとともにNチャネ
ルMOSトランジスタ14が非導通になる。これによ
り、PチャネルMOSトランジスタ12が導通するとと
もにPチャネルMOSトランジスタ13が非導通にな
り、センスアンプ活性化信号ZS0P′が「L」レベル
(接地電位VSS)になる。
【0053】PチャネルMOSトランジスタ18は、セ
ンスアンプ50のPチャネルMOSトランジスタ51,
52と同じチャネルドーズで形成され、かつそのチャネ
ル長はPチャネルMOSトランジスタ51,52のチャ
ネル長よりも短く設定される。この理由は、図2を用い
て実施の形態1で説明したとおりである。
ンスアンプ50のPチャネルMOSトランジスタ51,
52と同じチャネルドーズで形成され、かつそのチャネ
ル長はPチャネルMOSトランジスタ51,52のチャ
ネル長よりも短く設定される。この理由は、図2を用い
て実施の形態1で説明したとおりである。
【0054】図6は、このDRAMの動作を示すフロー
チャートである。スタンバイ時ではワード線WLは非選
択レベルの「L」レベルになっており、センスアンプ活
性化マスタ信号X0PMは「L」レベル(接地電位VS
S)になり、センスアンプ活性化信号ZS0P′は
「H」レベル(昇圧電位VP)になっている。このと
き、PチャネルMOSトランジスタ18のゲート電位が
昇圧電位VPになっているので、PチャネルMOSトラ
ンジスタ18のリーク電流は小さな値になっている。
チャートである。スタンバイ時ではワード線WLは非選
択レベルの「L」レベルになっており、センスアンプ活
性化マスタ信号X0PMは「L」レベル(接地電位VS
S)になり、センスアンプ活性化信号ZS0P′は
「H」レベル(昇圧電位VP)になっている。このと
き、PチャネルMOSトランジスタ18のゲート電位が
昇圧電位VPになっているので、PチャネルMOSトラ
ンジスタ18のリーク電流は小さな値になっている。
【0055】ある時刻にメモリアレイMA2のワード線
WLが「L」レベルから「H」レベル(昇圧電位VP)
に立上げられたものとする。このとき、行プリデコード
信号X0〜X2は、ともに「H」レベルになっている。
次いで、センスアンプ活性化マスタ信号S0PMが
「L」レベル(接地電位VSS)から「H」レベル(電
源電位VCC)に立上げられ、これに応じてセンスアン
プ活性化信号ZS0P′が「H」レベル(昇圧電位V
P)から「L」レベル(接地電位VSS)に立下げら
れ、センスアンプ50が活性化される。ワード線WLが
「L」レベルに立下げられると、信号X0PM,ZS0
P′はそれぞれ「L」レベルおよび「H」レベルにな
る。他の構成および動作は従来のDRAMと同じである
ので、その説明は繰返さない。
WLが「L」レベルから「H」レベル(昇圧電位VP)
に立上げられたものとする。このとき、行プリデコード
信号X0〜X2は、ともに「H」レベルになっている。
次いで、センスアンプ活性化マスタ信号S0PMが
「L」レベル(接地電位VSS)から「H」レベル(電
源電位VCC)に立上げられ、これに応じてセンスアン
プ活性化信号ZS0P′が「H」レベル(昇圧電位V
P)から「L」レベル(接地電位VSS)に立下げら
れ、センスアンプ50が活性化される。ワード線WLが
「L」レベルに立下げられると、信号X0PM,ZS0
P′はそれぞれ「L」レベルおよび「H」レベルにな
る。他の構成および動作は従来のDRAMと同じである
ので、その説明は繰返さない。
【0056】この実施の形態2では、センスアンプ50
を活性化させるためのPチャネルMOSトランジスタ1
8をセンスアンプ50のPチャネルMOSトランジスタ
51,52と同じチャネルドーズで形成するとともに、
PチャネルMOSトランジスタ18のチャネル長をPチ
ャネルMOSトランジスタ51,52のチャネル長より
も短く設定するので、レイアウト面積の縮小化を図るこ
とができる。また、スタンバイ時にPチャネルMOSト
ランジスタ18のゲート電位を昇圧電位VPにするの
で、PチャネルMOSトランジスタ18のリーク電流を
小さくすることができ、スタンバイ電流の低減化を図る
ことができる。
を活性化させるためのPチャネルMOSトランジスタ1
8をセンスアンプ50のPチャネルMOSトランジスタ
51,52と同じチャネルドーズで形成するとともに、
PチャネルMOSトランジスタ18のチャネル長をPチ
ャネルMOSトランジスタ51,52のチャネル長より
も短く設定するので、レイアウト面積の縮小化を図るこ
とができる。また、スタンバイ時にPチャネルMOSト
ランジスタ18のゲート電位を昇圧電位VPにするの
で、PチャネルMOSトランジスタ18のリーク電流を
小さくすることができ、スタンバイ電流の低減化を図る
ことができる。
【0057】なお、従来よりワード線WLの選択レベル
として用いられている昇圧電位VPPを昇圧電位VPと
して用いてもよい。
として用いられている昇圧電位VPPを昇圧電位VPと
して用いてもよい。
【0058】また、外部電源電圧や周辺制御回路用の電
圧がビット線BL,/BLの「H」レベルよりも高い場
合には、それらの電圧を昇圧電位VPとして用いてもよ
い。
圧がビット線BL,/BLの「H」レベルよりも高い場
合には、それらの電圧を昇圧電位VPとして用いてもよ
い。
【0059】また、図7に示すように、レベル変換回路
11′のNチャネルMOSトランジスタ14,15のソ
ースに接地電位VSSの代わりに負電位VNを与えても
よい。この場合は、センスアンプ活性化信号ZS0P′
の「L」レベルが負電位VNになるので、アクティブ時
におけるPチャネルMOSトランジスタ18のチャネル
コンダクタンスを高くすることができ、センス動作の高
速化を図ることができる。
11′のNチャネルMOSトランジスタ14,15のソ
ースに接地電位VSSの代わりに負電位VNを与えても
よい。この場合は、センスアンプ活性化信号ZS0P′
の「L」レベルが負電位VNになるので、アクティブ時
におけるPチャネルMOSトランジスタ18のチャネル
コンダクタンスを高くすることができ、センス動作の高
速化を図ることができる。
【0060】また、実施の形態1と2を組合せ、センス
アンプ50を活性化させるためのPチャネルMOSトラ
ンジスタ55およびNチャネルMOSトランジスタ56
をそれぞれPチャネルMOSトランジスタ18およびN
チャネルMOSトランジスタ8で置換するとともに、ス
タンバイ時におけるPチャネルMOSトランジスタ18
およびNチャネルMOSトランジスタ8のゲート電位を
それぞれ昇圧電位VPおよび負電位VNにしてもよい。
アンプ50を活性化させるためのPチャネルMOSトラ
ンジスタ55およびNチャネルMOSトランジスタ56
をそれぞれPチャネルMOSトランジスタ18およびN
チャネルMOSトランジスタ8で置換するとともに、ス
タンバイ時におけるPチャネルMOSトランジスタ18
およびNチャネルMOSトランジスタ8のゲート電位を
それぞれ昇圧電位VPおよび負電位VNにしてもよい。
【0061】[実施の形態3]図8は、この発明の実施
の形態3によるDRAMの要部を示す回路ブロック図で
ある。図8において、このDRAMでは、いわゆる分割
ワード線方式が採用されている。センスアンプ帯20と
メモリアレイ21が交互に配置され、各メモリアレイ2
1はメインワード線MWLの延在する方向に複数のメモ
リブロック22に分割されている。各メモリブロック2
2は、図10で示したメモリアレイMAと同様の構成で
あり、行列状に配列された複数のメモリセルMCと、各
行に対応して設けられたサブワード線SWLと、各列に
対応して設けられたビット線対BLPとを含む。
の形態3によるDRAMの要部を示す回路ブロック図で
ある。図8において、このDRAMでは、いわゆる分割
ワード線方式が採用されている。センスアンプ帯20と
メモリアレイ21が交互に配置され、各メモリアレイ2
1はメインワード線MWLの延在する方向に複数のメモ
リブロック22に分割されている。各メモリブロック2
2は、図10で示したメモリアレイMAと同様の構成で
あり、行列状に配列された複数のメモリセルMCと、各
行に対応して設けられたサブワード線SWLと、各列に
対応して設けられたビット線対BLPとを含む。
【0062】各メモリブロック22に対応してサブワー
ドドライバ(SWD)23が設けられ、各メモリアレイ
21に対応してメインワードドライバ24が設けられ、
各センスアンプ帯20に対応して制御信号ドライバ25
が設けられる。
ドドライバ(SWD)23が設けられ、各メモリアレイ
21に対応してメインワードドライバ24が設けられ、
各センスアンプ帯20に対応して制御信号ドライバ25
が設けられる。
【0063】メインワードドライバ24は、行デコーダ
(図示せず)によって選択された行のメインワード線M
WLを選択レベルの「H」レベルにする。サブワードド
ライバ23は、列デコーダ(図示せず)によって選択さ
れたメモリブロック22の複数のサブワード線SWLの
うちの選択レベルにされたメインワード線MWLと同じ
行のサブワード線SWLを選択レベルの「H」レベルに
する。制御信号ドライバ25は、対応するセンスアンプ
帯20で用いられるセンスアンプ活性化信号S0N,Z
S0P′、ビット線イコライズ信号BLEQ、アレイ選
択信号BLI1,BLI2などを駆動する。
(図示せず)によって選択された行のメインワード線M
WLを選択レベルの「H」レベルにする。サブワードド
ライバ23は、列デコーダ(図示せず)によって選択さ
れたメモリブロック22の複数のサブワード線SWLの
うちの選択レベルにされたメインワード線MWLと同じ
行のサブワード線SWLを選択レベルの「H」レベルに
する。制御信号ドライバ25は、対応するセンスアンプ
帯20で用いられるセンスアンプ活性化信号S0N,Z
S0P′、ビット線イコライズ信号BLEQ、アレイ選
択信号BLI1,BLI2などを駆動する。
【0064】センスアンプ帯20の構成は、基本的には
図5で示したDRAMと同じである。ただし、センスア
ンプ50を活性化させるためのNチャネルMOSトラン
ジスタ56は、センスアンプ帯20とサブワードドライ
バ23が配列される領域とがクロスする領域26に集中
配置される。PチャネルMOSトランジスタ18は、セ
ンスアンプ50と同様、サブワード線SWLの延在方向
に分散配置される。
図5で示したDRAMと同じである。ただし、センスア
ンプ50を活性化させるためのNチャネルMOSトラン
ジスタ56は、センスアンプ帯20とサブワードドライ
バ23が配列される領域とがクロスする領域26に集中
配置される。PチャネルMOSトランジスタ18は、セ
ンスアンプ50と同様、サブワード線SWLの延在方向
に分散配置される。
【0065】この実施の形態3では、センスアンプ50
を活性化させるためのNチャネルMOSトランジスタ5
6をクロス領域26に集中配置したので、従来のように
NチャネルMOSトランジスタ56とセンスアンプ50
のNチャネルMOSトランジスタ53,54とのチャネ
ルドープを打ち分けるためのエリアペナルティが生じる
ことがない。
を活性化させるためのNチャネルMOSトランジスタ5
6をクロス領域26に集中配置したので、従来のように
NチャネルMOSトランジスタ56とセンスアンプ50
のNチャネルMOSトランジスタ53,54とのチャネ
ルドープを打ち分けるためのエリアペナルティが生じる
ことがない。
【0066】なお、NチャネルMOSトランジスタ56
を図1で示したNチャネルMOSトランジスタ8で置換
すれば、センスアンプ50を活性化させるためのNチャ
ネルMOSトランジスタ8とセンスアンプ50のNチャ
ネルMOSトランジスタ53,54とを同じチャネルド
ーズで形成できるので、製造工程が少なくてすむ。
を図1で示したNチャネルMOSトランジスタ8で置換
すれば、センスアンプ50を活性化させるためのNチャ
ネルMOSトランジスタ8とセンスアンプ50のNチャ
ネルMOSトランジスタ53,54とを同じチャネルド
ーズで形成できるので、製造工程が少なくてすむ。
【0067】なお、以上の実施の形態1〜3を適宜組合
せてもよいことは言うまでもない。今回開示された実施
の形態はすべての点で例示であって制限的なものではな
いと考えられるべきである。本発明の範囲は上記した説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。
せてもよいことは言うまでもない。今回開示された実施
の形態はすべての点で例示であって制限的なものではな
いと考えられるべきである。本発明の範囲は上記した説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。
【0068】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、対応のビット線対のうちの低電位側のビッ
ト線を第1のノードに接続するための1対の第1の導電
形式の第1のトランジスタと、対応のビット線対のうち
の高電位側のビット線を第2のノードに接続するための
1対の第2の導電形式の第2のトランジスタとを含むセ
ンスアンプと、接地電位のラインと第1のノードとの間
に接続され、第1の制御信号が活性化レベルにされたこ
とに応じて導通する第1の導電形式の第3のトランジス
タと、電源電位のラインと第2のノードとの間に接続さ
れ、第2の制御信号が活性化レベルにされたことに応じ
て導通する第2の導電形式の第4のトランジスタとが設
けられ、第3のトランジスタのチャネル長は第1のトラ
ンジスタのチャネル長よりも短く設定され、第1の制御
信号の非活性化レベルは接地電位よりも低い負電位にさ
れる。したがって、第3のトランジスタのチャネル長を
第1のトランジスタのチャネル長よりも短くするので、
レイアウト面積が小さくてすむ。また、第1の制御信号
の非活性化レベルを負電位にするので、スタンバイ時に
おける第3のトランジスタのリーク電流を小さくするこ
とができる。
憶装置では、対応のビット線対のうちの低電位側のビッ
ト線を第1のノードに接続するための1対の第1の導電
形式の第1のトランジスタと、対応のビット線対のうち
の高電位側のビット線を第2のノードに接続するための
1対の第2の導電形式の第2のトランジスタとを含むセ
ンスアンプと、接地電位のラインと第1のノードとの間
に接続され、第1の制御信号が活性化レベルにされたこ
とに応じて導通する第1の導電形式の第3のトランジス
タと、電源電位のラインと第2のノードとの間に接続さ
れ、第2の制御信号が活性化レベルにされたことに応じ
て導通する第2の導電形式の第4のトランジスタとが設
けられ、第3のトランジスタのチャネル長は第1のトラ
ンジスタのチャネル長よりも短く設定され、第1の制御
信号の非活性化レベルは接地電位よりも低い負電位にさ
れる。したがって、第3のトランジスタのチャネル長を
第1のトランジスタのチャネル長よりも短くするので、
レイアウト面積が小さくてすむ。また、第1の制御信号
の非活性化レベルを負電位にするので、スタンバイ時に
おける第3のトランジスタのリーク電流を小さくするこ
とができる。
【0069】好ましくは、第1の制御信号の活性化レベ
ルは、電源電位よりも高い昇圧電位にされる。この場合
は、アクティブ時における第3のトランジスタの抵抗値
を小さくすることができ、センス感度を高めることがで
きる。
ルは、電源電位よりも高い昇圧電位にされる。この場合
は、アクティブ時における第3のトランジスタの抵抗値
を小さくすることができ、センス感度を高めることがで
きる。
【0070】また好ましくは、第4のトランジスタのチ
ャネル長は第2のトランジスタのチャネル長よりも短く
設定され、第2の制御信号の非活性化レベルは電源電位
よりも高い昇圧電位にされる。この場合は、第4のトラ
ンジスタのチャネル長を第2のトランジスタのチャネル
長よりも短くするので、レイアウト面積が小さくてす
む。また、第2の制御信号の非活性化レベルを昇圧電位
にするので、スタンバイ時における第4のトランジスタ
のリーク電流を小さくすることができる。
ャネル長は第2のトランジスタのチャネル長よりも短く
設定され、第2の制御信号の非活性化レベルは電源電位
よりも高い昇圧電位にされる。この場合は、第4のトラ
ンジスタのチャネル長を第2のトランジスタのチャネル
長よりも短くするので、レイアウト面積が小さくてす
む。また、第2の制御信号の非活性化レベルを昇圧電位
にするので、スタンバイ時における第4のトランジスタ
のリーク電流を小さくすることができる。
【0071】また、この発明に係る他の半導体記憶装置
では、対応のビット線対のうちの低電位側のビット線を
第1のノードに接続するための1対の第1の導電形式の
第1のトランジスタと、対応のビット線対のうちの高電
位側のビット線を第2のノードに接続するための1対の
第2の導電形式の第2トランジスタとを含むセンスアン
プと、接地電位のラインと第1のノードとの間に接続さ
れ、第1の制御信号が活性化レベルにされたことに応じ
て導通する第1の導電形式の第3のトランジスタと、電
源電位のラインと第2のノードとの間に接続され、第2
の制御信号が活性化レベルにされたことに応じて導通す
る第2の導電形式の第4のトランジスタとが設けられ、
第4のトランジスタのチャネル長は第2のトランジスタ
のチャネル長よりも短く設定され、第2の制御信号の非
活性化レベルは電源電位よりも高い昇圧電位にされる。
この場合は、第4のトランジスタのチャネル長を第2の
トランジスタのチャネル長よりも短くするので、レイア
ウト面積が小さくてすむ。また、第2の制御信号の非活
性化レベルを昇圧電位にするので、スタンバイ時におけ
る第4のトランジスタのリーク電流を小さくすることが
できる。
では、対応のビット線対のうちの低電位側のビット線を
第1のノードに接続するための1対の第1の導電形式の
第1のトランジスタと、対応のビット線対のうちの高電
位側のビット線を第2のノードに接続するための1対の
第2の導電形式の第2トランジスタとを含むセンスアン
プと、接地電位のラインと第1のノードとの間に接続さ
れ、第1の制御信号が活性化レベルにされたことに応じ
て導通する第1の導電形式の第3のトランジスタと、電
源電位のラインと第2のノードとの間に接続され、第2
の制御信号が活性化レベルにされたことに応じて導通す
る第2の導電形式の第4のトランジスタとが設けられ、
第4のトランジスタのチャネル長は第2のトランジスタ
のチャネル長よりも短く設定され、第2の制御信号の非
活性化レベルは電源電位よりも高い昇圧電位にされる。
この場合は、第4のトランジスタのチャネル長を第2の
トランジスタのチャネル長よりも短くするので、レイア
ウト面積が小さくてすむ。また、第2の制御信号の非活
性化レベルを昇圧電位にするので、スタンバイ時におけ
る第4のトランジスタのリーク電流を小さくすることが
できる。
【0072】好ましくは、第2の制御信号の活性化レベ
ルは、接地電位よりも低い負電位にされる。この場合
は、アクティブ時における第4のトランジスタの抵抗値
を小さくすることができ、センス感度を高めることがで
きる。
ルは、接地電位よりも低い負電位にされる。この場合
は、アクティブ時における第4のトランジスタの抵抗値
を小さくすることができ、センス感度を高めることがで
きる。
【図1】 この発明の実施の形態1によるDRAMの要
部を示す回路図である。
部を示す回路図である。
【図2】 図1に示したNチャネルMOSトランジスタ
のチャネル長Lとしきい値電圧Vthの関係を示す図で
ある。
のチャネル長Lとしきい値電圧Vthの関係を示す図で
ある。
【図3】 図1に示したDRAMの動作を示すタイムチ
ャートである。
ャートである。
【図4】 実施の形態1の変更例を示す図である。
【図5】 この発明の実施の形態2によるDRAMの要
部を示す回路図である。
部を示す回路図である。
【図6】 図5に示したDRAMの動作を示すタイムチ
ャートである。
ャートである。
【図7】 実施の形態2の変更例を示す図である。
【図8】 この発明の実施の形態3によるDRAMの要
部を示す回路ブロック図である。
部を示す回路ブロック図である。
【図9】 従来のDRAMの構成を示すブロック図であ
る。
る。
【図10】 図9に示したメモリアレイの構成を示す回
路ブロック図である。
路ブロック図である。
【図11】 図9に示したセンスアンプ帯の構成を示す
回路図である。
回路図である。
【図12】 図9〜図11に示したDRAMの動作を示
すタイムチャートである。
すタイムチャートである。
1,1′,11,11′ レベル変換回路、2,3,1
2,13,18,51,52,55 PチャネルMOS
トランジスタ、4,5,8,14,15,41〜44,
46〜48,53,54,56 NチャネルMOSトラ
ンジスタ、6ANDゲート、7,17 インバータ、1
6 NANDゲート、20,SA1〜SAn+1 セン
スアンプ帯、21,MA1〜MAn メモリアレイ、2
2 メモリブロック、23 サブワードドライバ、24
メインワードドライバ、25制御信号ドライバ、26
クロス領域、31 行デコーダ、32 列デコーダ、
33 入出力バッファ、MC メモリセル、WL ワー
ド線、BL,/BLビット線対。
2,13,18,51,52,55 PチャネルMOS
トランジスタ、4,5,8,14,15,41〜44,
46〜48,53,54,56 NチャネルMOSトラ
ンジスタ、6ANDゲート、7,17 インバータ、1
6 NANDゲート、20,SA1〜SAn+1 セン
スアンプ帯、21,MA1〜MAn メモリアレイ、2
2 メモリブロック、23 サブワードドライバ、24
メインワードドライバ、25制御信号ドライバ、26
クロス領域、31 行デコーダ、32 列デコーダ、
33 入出力バッファ、MC メモリセル、WL ワー
ド線、BL,/BLビット線対。
Claims (5)
- 【請求項1】 半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、 各ビット線対に対応して設けられ、対応のビット線対の
うちの低電位側のビット線を第1のノードに接続するた
めの1対の第1の導電形式の第1のトランジスタと、対
応のビット線対のうちの高電位側のビット線を第2のノ
ードに接続するための1対の第2の導電形式の第2のト
ランジスタとを含み、前記複数のメモリセルのうちの選
択されたメモリセルから対応のビット線対に読出された
微小電位差を増幅するセンスアンプ、 接地電位のラインと前記第1のノードとの間に接続さ
れ、その入力電極が第1の制御信号を受け、該第1の制
御信号が活性化レベルにされたことに応じて導通する第
1の導電形式の第3のトランジスタ、 電源電位のラインと第2のノードとの間に接続され、そ
の入力電極が第2の制御信号を受け、該第2の制御信号
が活性化レベルにされたことに応じて導通する第2の導
電形式の第4のトランジスタ、および前記第1および第
2の制御信号を生成して前記センスアンプを制御する制
御回路を備え、 前記第3のトランジスタのチャネル長は、前記第1のト
ランジスタのチャネル長よりも短く、 前記第1の制御信号の非活性化レベルは、接地電位より
も低い負電位である、半導体記憶装置。 - 【請求項2】 前記第1の制御信号の活性化レベルは、
電源電位よりも高い昇圧電位である、請求項1に記載の
半導体記憶装置。 - 【請求項3】 前記第4のトランジスタのチャネル長
は、前記第2のトランジスタのチャネル長よりも短く、 前記第2の制御信号の非活性化レベルは、電源電位より
も高い昇圧電位である、請求項1または請求項2に記載
の半導体記憶装置。 - 【請求項4】 半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、 各ビット線対に対応して設けられ、対応のビット線対の
うちの低電位側のビット線を第1のノードに接続するた
めの1対の第1の導電形式の第1のトランジスタと、対
応のビット線対のうちの高電位側のビット線を第2のノ
ードに接続するための1対の第2の導電形式の第2トラ
ンジスタとを含み、前記複数のメモリセルのうちの選択
されたメモリセルから対応のビット線対に読出された微
小電位差を増幅するセンスアンプ、 接地電位のラインと前記第1のノードとの間に接続さ
れ、その入力電極が第1の制御信号を受け、該第1の制
御信号が活性化レベルにされたことに応じて導通する第
1の導電形式の第3のトランジスタ、 電源電位のラインと前記第2のノードとの間に接続さ
れ、その入力電極が第2の制御信号を受け、該第2の制
御信号が活性化レベルにされたことに応じて導通する第
2の導電形式の第4のトランジスタ、および前記第1お
よび第2の制御信号を生成して前記センスアンプを制御
する制御回路を備え、 前記第4のトランジスタのチャネル長は、前記第2のト
ランジスタのチャネル長よりも短く、 前記第2の制御信号の非活性化レベルは、電源電位より
も高い昇圧電位である、半導体記憶装置。 - 【請求項5】 前記第2の制御信号の活性化レベルは、
接地電位よりも低い負電位である、請求項1から請求項
4のいずれかに記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000211089A JP2002025267A (ja) | 2000-07-12 | 2000-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000211089A JP2002025267A (ja) | 2000-07-12 | 2000-07-12 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002025267A true JP2002025267A (ja) | 2002-01-25 |
Family
ID=18707259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000211089A Withdrawn JP2002025267A (ja) | 2000-07-12 | 2000-07-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002025267A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7248522B2 (en) | 2003-09-04 | 2007-07-24 | United Memories, Inc. | Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM) |
US7372765B2 (en) | 2003-09-04 | 2008-05-13 | United Memories, Inc. | Power-gating system and method for integrated circuit devices |
US8629709B2 (en) | 2010-07-02 | 2014-01-14 | Renesas Electronics Corporation | High frequency switch circuit device |
-
2000
- 2000-07-12 JP JP2000211089A patent/JP2002025267A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7248522B2 (en) | 2003-09-04 | 2007-07-24 | United Memories, Inc. | Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM) |
US7372765B2 (en) | 2003-09-04 | 2008-05-13 | United Memories, Inc. | Power-gating system and method for integrated circuit devices |
US8629709B2 (en) | 2010-07-02 | 2014-01-14 | Renesas Electronics Corporation | High frequency switch circuit device |
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Legal Events
Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071002 |