KR100637086B1

KR100637086B1 - 반도체 기억 장치 및 스트레스 전압 설정 방법

Info

Publication number: KR100637086B1
Application number: KR1020010007513A
Authority: KR
Inventors: 가토요시하루; 가와모토사토루
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-02-18
Filing date: 2001-02-15
Publication date: 2006-10-23
Also published as: KR20010082659A; US20010015926A1; JP2001236798A; US6297999B2

Abstract

본 발명의 목적은 초기 불량을 확실하게 적격 심사(screening)할 수 있는 번인 시험 기능을 구비하면서, 회로 면적의 증대를 방지할 수 있는 반도체 기억 장치를 제공하는 것이다. 메모리 셀 어레이내에 배치되어 있는 한쌍의 더미 워드선(DWL0, DWL1) 중 어느 하나를 선택하면, 더미 워드선(DWL0, DWL1)과 비트선(BLZ, BLX) 사이의 용량 결합에 의해 비트선(BLZ, BLX) 사이에 미소 전위차가 생성된다. 미소 전위차를 센스 앰프(6)에 의해 증폭함으로써, 비트선(BLZ, BLX)에 스트레스 전압이 공급된다.

Description

반도체 기억 장치 및 스트레스 전압 설정 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR SETTING STRESS VOLTAGE}

도 1은 실시예 1을 도시하는 블럭 회로도.

도 2는 메모리 셀 어레이의 내부 구성을 도시하는 회로도.

도 3은 더미 셀의 별도의 예를 도시하는 회로도.

도 4는 워드 제어 회로의 구체적 구성을 도시하는 회로도.

도 5는 더미 워드 제어 회로의 구체적인 구성을 나타내는 회로도.

도 6은 더미 워드 디코더 및 드라이버의 구체적 구성을 도시하는 회로도.

도 7은 센스 앰프 제어 회로의 구체적 구성을 도시하는 회로도.

도 8은 워드 디코더 및 드라이버를 도시하는 회로도.

도 9는 번인 시험시의 동작을 도시하는 타이밍 파형도.

도 10은 통상의 판독 동작시의 동작을 도시하는 타이밍 파형도.

도 11은 실시예 2를 도시하는 블럭 회로도.

도 12는 실시예 3을 도시하는 회로도.

도 13은 실시예 4를 도시하는 회로도.

도 14는 제1 제어 회로를 도시하는 회로도.

도 15는 제2 제어 회로를 도시하는 회로도.

도 16은 통상의 판독 동작을 도시하는 타이밍 파형도.

도 17은 번인 시험시의 동작을 도시하는 타이밍 파형도.

도 18은 실시예 5를 도시하는 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

6 : 센스 앰프

9 : 더미 워드 제어 회로

MC : 기억 셀

WL : 워드선

BLZ, BLX : 비트선쌍

BIZ : 번인 제어 신호

DWI-0, DWL1 : 더미 워드선

DMC : 더미 셀

본 발명은 번인(burn-in) 시험 기능을 구비한 반도체 기억 장치에 관한 것이다. 최근의 DRAM은 점점 미세화가 진행되어, 메모리 셀을 구성하는 셀 용량이나 셀 트랜지스터 및 그 메모리 셀에 접속되는 워드선이나 비트선 등이 매우 정교하고 미세한 설계 규칙으로 설계되어 있기 때문에, 그 제조시에 있어서 전기적 결함이 발생하기 쉽고, 그 전기적 결함에 기초하는 초기 불량이 발생하기 쉬운 상황으로 되 어 있다.

그래서, 초기 불량을 배제하고 제품의 신뢰성을 확보하기 위해서, 메모리 셀 영역내의 소자 및 배선에 통상 사용시부터 고전압을 소정 시간 인가하는 번인 시험을 행하여 불량품을 배제할 필요가 있다.

종래, 번인 시험은 패키징 후의 최종 시험 공정에 있어서, 복수의 워드선을 순차 액세스하는 기능 동작을 장시간에 걸쳐 행하고 있었다. 그러나, 최근에는 패키징되어 있지 않은 칩의 상태로 고객에게 출하되는 경우가 많아지고 있기 때문에, 웨이퍼 시험 공정내에서 번인 시험을 행하는 것이 일반적으로 이루어지게 되었다.

DRAM 등의 메모리 장치에서는 통상 동작시에는 워드선이 하나씩 선택되고, 선택된 워드선에 접속된 기억 셀 중, 선택된 컬럼에 접속된 기억 셀에 대해 셀 정보의 판독 동작 혹은 기록 동작이 행해진다.

웨이퍼 시험 공정내에서의 번인 시험에서는 복수의 워드선이나 비트선을 일괄하여 선택하고, 워드선 및 비트선에 스트레스 전압을 소정 시간 계속 인가함으로써, 번인 시험에 필요한 시험 시간의 단축을 도모하고 있다.

따라서, 번인 시험 기능을 구비한 메모리 디바이스에서는 통상 동작을 행하는 기능에 덧붙여 번인 시험을 행하기 위한 회로 구성을 사전에 탑재할 필요가 있고, 이러한 번인 시험 기능 회로에 대해서 여러가지의 구성이 제안되어 있다.

일본 특허 공개 평성 제10-340598호 공보에서는 번인 시험시에 테스트 모드 검출 신호에 기초하여 외부에서 각각의 비트선에 스트레스 전압을 공급하는 스위치 회로가 개시되어 있다. 또한, 일본 특허 공개 평성 제4-232693호 공보에도 동일한 기능을 구비한 스위치 회로가 개시되어 있다.

이러한 구성에서는 번인 시험 기능 회로로서, 각각의 비트선마다 스위치 회로를 설치할 필요가 있는 동시에, 그 스위치 회로에 제어 신호를 입력하기 위한 배선이 필요해진다. 따라서, 번인 시험 기능 회로를 탑재하기 위해 회로 면적이 현저하게 증대된다.

일본 특허 공개 평성 제11-86597호 공보에서는 비트선의 전위를 제어하는 스위치 회로가 각각의 비트선에 접속되고, 번인 시험시에는 쌍을 이루는 비트선에 전위차가 생기도록 스위치 회로 중 어느 하나를 동작시키고, 그 상태에서 센스 앰프를 활성화하여 동일 센스 앰프로부터 각각의 비트선에 스트레스 전압을 공급하는 구성이 개시되어 있다.

이러한 구성이라도, 번인 시험 기능 회로로서, 각각의 비트선마다 스위치 회로를 설치할 필요가 있는 동시에, 그 스위치 회로에 제어 신호를 입력하기 위한 배선이 필요해진다. 따라서, 번인 시험 기능 회로를 탑재하기 위해 회로 면적이 현저하게 증대된다.

또한, 일본 특허 공개 평성 제10-92197호 공보에서는 번인 제어 신호에 의해 센스 앰프를 활성화하여 그 센스 앰프로부터 각각의 비트선에 스트레스 전압을 공급하는 구성이 개시되어 있다.

이러한 구성에서는 각각의 비트선마다 스위치 회로를 설치할 필요는 없지만, 센스 앰프의 동작에 의해 쌍을 이루는 비트선에 공급되는 스트레스 전압에 있어서, 어느쪽의 비트선이 고 전위가 되는지는 센스 앰프가 활성화된 시점에 있어서의 각 각의 비트선의 전위에 기초하여 결정되고, 제어가 불가능하다.

그렇게 하면, 쌍을 이루는 비트선 사이의 단락 등은 적격 심사(screening)가 가능하지만, 인접한 컬럼의 비트선 간의 단락 등의 적격 심사를 행할 수 없는 경우가 있기 때문에, 번인 시험에 의한 적격 심사의 신뢰성이 저하된다.

일본 특허 공개 평성 제6-223595호 공보에서는 번인 시험시에는 셀 어레이 이외의 기록 디코더를 모두 선택으로서, 라이트 앰프 등으로부터 스트레스 전압을 각각의 비트선에 공급하는 구성이 개시되어 있다.

또한, 상기 특허 공개 평성 제11-86597호 공보에서는 각각의 컬럼과 데이터 버스 사이에서 셀 정보를 입출력하는 I/O 회로로부터 각각의 비트선에 스트레스 전압을 공급하는 구성이 개시되어 있다.

이러한 구성에서는 통상의 기록 및 판독 동작에 사용하는 기록 디코더 또는 I/O 회로를 이용하여 스트레스 전압을 공급하기 때문에, 번인 시험 기능을 위한 셀 어레이의 회로 면적이 증대하는 일은 없다.

그러나, 번인 시험시에 스트레스 전압을 비트선에 공급하는 라이트 앰프에는 모든 선택된 비트선이 부하로서 작용하므로, 통상의 기록 동작시에 비해 라이트 앰프에 작용하는 부하가 크게 상이하다.

따라서, 번인 시험시에 각각의 비트선에 충분한 스트레스 전압을 공급할 수 없는 문제점이 있어, 번인 시험에 의한 적격 심사의 신뢰성이 저하된다.

또한, 상기 구성에서는 기록 디코더 혹은 I/O 회로를 모두 선택으로 하기 위해 디코더의 입력수를, 예를 들어 3 입력으로부터 4 입력으로 늘릴 필요가 있다. 그러면, 복수의 디코더에 있어서 입력수를 증가시키면, 논리 게이트를 구성하는 소자수가 비약적으로 증대된다.

이 결과, 셀 어레이의 회로 면적은 증대되는 일이 없지만, 셀 어레이의 주변 회로에 있어서 회로 면적이 증대된다.

상기한 바와 같이, 번인 시험 기능을 구비한 여러가지 메모리 장치가 제안되어 있지만, 각각의 비트선에 공급하는 스트레스 전압을 확실하게 제어하기 위해서는, 각각의 비트선마다 필요한 스위치 회로에 의해 셀 어레이의 회로 면적이 증대된다는 문제점이 있다.

또한, 셀 어레이의 회로 면적을 증대시키는 일 없이, 각각의 비트선에 공급하는 스트레스 전압을 제어하기 위해서는 셀 어레이의 주변 회로의 회로 면적이 증대되는 동시에, 각각의 비트선에 충분한 스트레스 전압을 확실하게 공급할 수 없다고 하는 문제점이 있다.

본 발명의 목적은 초기 불량을 확실하게 적격 심사(screening)를 행할 수 있는 번인 시험 기능을 구비하면서, 회로 면적의 증대를 방지할 수 있는 반도체 기억 장치를 제공하는 것이다.

도 1에 도시하는 구성에서는 메모리 셀 어레이내에 배치되어 있는 한쌍의 더미 워드선 중 어느 하나를 선택하면, 더미 워드선과 비트선 사이의 용량 결합에 의해 비트선 사이에 미소 전위차가 생성된다. 그리고, 그 미소 전위차를 센스 앰프로 증폭함으로써, 비트선에 스트레스 전압이 공급된다.

도 11에 도시하는 구성에서는 번인 제어 신호에 기초하여 로컬 이퀄라이저로부터 데이터 버스쌍에 미소 전위차가 출력되고, 그 미소 전위차가 모든 비트선쌍에 공급된다. 그리고, 그 미소 전위차를 센스 앰프로 증폭함으로써, 비트선에 스트레스 전압이 공급된다.

도 13에 도시하는 구성에서는 번인 제어 신호에 기초하여 워드선의 일괄 선택에 앞서, 센스 앰프와 비트선쌍 사이에 개재되는 한쌍의 비트선 분리 스위치 중 어느 하나만을 도통시키고, 이 상태에서 워드선을 일괄 선택하면, 센스 앰프의 출력 노드 사이에 미소 전위차가 생성된다. 그리고, 그 미소 전위차를 센스 앰프로 증폭함으로써, 비트선에 스트레스 전압이 공급된다.

도 9에 도시하는 스트레스 전압 설정 방법에서는 더미 워드선을 선택하고, 비트선쌍 사이에 미소 전위차가 생성되며, 계속해서 센스 앰프가 활성화되어 상기 미소 전위차가 증폭되고, 계속해서 모든 워드선이 선택되어 기억 셀 및 비트선쌍 사이에 스트레스 전압이 인가된다.

도 11에 도시하는 DRAM에 있어서의 스트레스 전압 설정 방법에서는 데이터 버스쌍에 미소 전위차가 생성되고, 계속해서 상기 데이터 버스쌍이 모든 비트선쌍에 접속되어 상기 미소 전위차가 그 비트선쌍에 공급되며, 계속해서 센스 앰프가 활성화되어 상기 미소 전위차가 증폭되고, 계속해서 모든 워드선이 선택되어 기억 셀 및 비트선쌍 사이에 스트레스 전압이 인가된다.

도 17에 도시하는 스트레스 전압 설정 방법에서는 비트선쌍과 센스 앰프 사 이에 개재되는 비트선 분리 스위치 중 어느 하나만이 도통되고, 계속해서 모든 워드선이 선택되어 비트선쌍에 미소 전위차가 생성되며, 계속해서 상기 비트선 분리 스위치가 모두 도통되고, 계속해서 센스 앰프가 활성화되어 상기 미소 전위차가 증폭되어 기억 셀 및 비트선쌍 사이에 스트레스 전압이 인가된다.

(실시예 1)

도 1 내지 도 10은 본 발명을 구체화한 DRAM의 실시예 1을 도시한다. 도 1에 도시한 바와 같이, 메모리 셀 어레이(1)내에는 복수의 워드선(WL0∼WLn) 및 복수의 비트선쌍(BLZ, BLX)이 배치되어 있다.

그리고, 도 2에 도시한 바와 같이, 각 워드선(WL0∼WLn) 중, 예를 들어 짝수번째의 워드선과 비트선(BLZ) 사이에 각각 기억 셀(MC)이 접속되는 동시에, 홀수번째의 워드선과 비트선(BLX) 사이에 각각 기억 셀(MC)이 접속되어 있다.

상기 워드선(WL0∼WLn)은 워드 디코더 및 드라이버(2)에 접속되고, 통상의 기록 동작 및 판독 동작시에는 그 워드 디코더 및 드라이버(2)에 입력되는 어드레스 신호(Add)에 기초하여 어느 하나의 워드선이 선택된다.

상기 메모리 셀 어레이(1)내에는 2개의 더미 워드선(DWL0, DWL1)이 배치되고, 예를 들어 더미 워드선(DWL0)과 비트선(BLZ) 사이에 더미 셀(DMC)이 접속되는 동시에, 더미 워드선(DWL1)과 비트선(BLX) 사이에 더미 셀(DMC)이 접속된다.

상기 더미 셀(DMC)은 도 2에 도시한 바와 같이, 더미 워드선(DWL0, DWL1)과, 비트선(BLZ, BLX) 사이에 접속되는 용량으로 구성되거나, 또는 도 3에 도시한 바와 같이, 상기 기억 셀(MC)과 같이 셀 트랜지스터(4)와 셀 용량(5)으로 구성되고, 그 셀 용량(5)을 기억 셀(MC)의 셀 용량의 1/2 정도로서 구성된다.

상기 더미 워드선(DWL0, DWL1)은 더미 워드 디코더 및 드라이버(3)에 접속되고, 통상의 기록 동작 및 판독 동작시에는 그 더미 워드 디코더 및 드라이버(3)에 입력되는 어드레스 신호(Add)에 기초하여, 예를 들어 짝수번째의 워드선이 선택될 때 더미 워드선(DWL1)이 선택되고, 홀수번째의 워드선이 선택될 때 더미 워드선(DWL0)이 선택된다.

이 더미 워드선(DWL0, DWL1)은 특허 공개 평성 제7-201199호 공보, 또는 특허 공개 평성 제6-84348호 공보에 개시되어 있는 바와 같이, 통상의 판독 동작시에 워드선(WL0∼WLn) 중 어느 하나가 선택될 때마다 어느 한쪽이 선택되고, 더미 워드선(DWL0, DWL1)과 비트선(BLZ, BLX) 사이의 용량 결합에 기초하여 셀 정보가 판독되는 비트선쌍의 전위차를 확대함으로써, 판독 동작의 안정화 및 리플래시 동작의 마진 확보를 도모하는 것이다.

상기 각각의 비트선쌍(BLZ, BLX) 사이에는 센스 앰프(6)가 접속되고, 그 센스 앰프(6)는 센스 앰프 제어 회로(7)로부터 출력되는 활성화 신호(PSA, NSA)에 기초하여 활성화되고, 비트선쌍(BLZ, BLX)의 전위차를 증폭한다.

상기 워드선(WLO∼WLn)의 선택 동작을 제어하는 워드 제어 회로(8)에는 외부에서 클럭 신호(CLK)가 입력되는 동시에, 번인 시험시에는 번인 제어 신호(BIZ)가 입력된다.

그리고, 워드 제어 회로(8)는 상기 워드 디코더 및 드라이버(2)에 클럭 신호(CLK1)를 출력함과 동시에, 더미 워드 제어 회로(9) 및 상기 센스 앰프 제어 회로(7)에 클럭 신호(CLK2)를 출력한다.

상기 워드 디코더 및 드라이버(2)에는 상기 번인 제어 신호(BIZ)도 입력된다. 그리고, 워드 디코더 및 드라이버(2)는 통상 동작시에는 어드레스 신호(Add)와 클럭 신호(CLK1)에 기초하여 워드선(WL0∼WLn) 중에서 하나씩의 워드선을 선택하고, 번인 시험시에는 번인 제어 신호(BIZ)의 입력에 기초하여 모든 워드선(WL0∼WLn)을 동시에 선택한다.

상기 더미 워드 제어 회로(9)에는 상기 클럭 신호(CLK2)와, 상기 번인 제어 신호(BIZ)와, 선택 신호(SEL)가 입력되고, 각각의 입력 신호에 기초하는 출력 신호(CLKD0, CLKD1)를 더미 워드 디코더 및 드라이버(3)에 출력한다.

다음에, 상기 각각의 주변 회로의 구체적 구성을 설명한다. 도면에 도시한 바와 같이, 상기 워드 제어 회로(8)는 외부로부터 입력되는 상기 클럭 신호(CLK)를 2 단의 인버터 회로(10a)를 통해 상기 클럭 신호(CLK2)로서 출력한다.

상기 클럭 신호(CLK)는 NAND 회로(11a)에 입력되고, 그 NAND 회로(11a)에는 번인 제어 신호(BIZ)가 인버터 회로(10b)를 통해 입력된다.

또한, 상기 클럭 신호(CLK)는 짝수단의 인버터 회로(10c)를 통해 NAND 회로(11b)에 입력되고, 그 NAND 회로(11b)에는 번인 제어 신호(BIZ)가 입력된다.

상기 NAND 회로(11c)의 출력 신호는 2 단의 인버터 회로(10d)를 통해 상기 클럭 신호(CLK1)로서 출력된다.

이러한 워드 제어 회로(8)에서는 통상의 기록 동작시 및 판독 동작시에는 L 레벨의 번인 제어 신호(BIZ)가 입력된다. 그렇게 하면, NAND 회로(11b)의 출력 신 호는 H 레벨로 고정되는 동시에, 인버터 회로(10b)의 출력 신호는 H 레벨이 되기 때문에, 클럭 신호(CLK)가 NAND 회로(11a, 11c) 및 인버터 회로(10d)를 통해 클럭 신호(CLK1)로서 출력된다.

또한, 클럭 신호(CLK)가 2 단의 인버터 회로(10a)를 통해 클럭 신호(CLK2)로서 출력된다. 따라서, 클럭 신호(CLK1)는 클럭 신호(CLK2)보다 지연된 신호가 된다.

번인 시험시에는 H 레벨의 번인 제어 신호(BIZ)가 입력된다. 그렇게 하면, NAND 회로(11a)의 출력 신호는 H 레벨로 고정되고, 클럭 신호(CLK)는 인버터 회로(10c), NAND 회로(11b, 11c) 및 인버터 회로(10d)를 통해 클럭 신호 (CLK1)로서 출력된다.

따라서, 번인 시험시에는 클럭 신호(CLK2)에 대한 클럭 신호(CLK1)의 지연 시간은 통상 동작시보다 커지도록 설정되어 있다.

상기 더미 워드 제어 회로(9)를 도 5에 도시한다. 상기 번인 제어 신호(BIZ)는 NAND 회로(11e, 11f)에 입력되고, 상기 선택 신호(SEI)가 NAND 회로(11e)에 입력되는 동시에, 인버터 회로(10e)를 통해 NAND 회로(11f)에 입력된다.

상기 NAND 회로(11e)의 출력 신호는 NAND 회로(11g)에 입력되고, 상기 NAND 회로(11f)의 출력 신호는 NAND 회로(11h)에 입력된다. 그리고, 상기 워드 제어 회로(8)로부터 출력되는 클럭 신호(CLK2)가 NAND 회로(11g, 11h)에 입력된다.

상기 NAND 회로(11g)의 출력 신호는 인버터 회로(10f)를 통해 출력 신호 (CLKD0)로서 출력되고, 상기 NAND 회로(11h)의 출력 신호는 인버터 회로(10g)를 통 해 출력 신호(CI, KD1)로서 출력된다.

이와 같이 구성된 더미 워드 제어 회로(9)에서는 통상 동작시에 L 레벨의 번인 제어 신호(BIZ)가 입력되면, NAND 회로(11e, 11f)의 출력 신호는 H 레벨에 고정되기 때문에, 출력 신호(CLKD0, CLKD1)는 클럭 신호(CLK2)의 반전에 수반하여 반전되는 동상(同相) 신호가 된다.

또한, 번인 시험시에 번인 제어 신호(BIZ)가 H 레벨이 되면, NAND 회로(11c, 11f)의 출력 신호는 선택 신호(SEL)에 기초하여 상보(相補) 신호가 된다. 그리고, 출력 신호(CLKD0, CLKD1)는 어느 한 쪽이 L 레벨에 고정되는 동시에, 다른 쪽이 클럭 신호(CLK2)와 동상 신호가 된다.

도 6에 더미 워드 디코더 및 드라이버(3)를 도시한다. 상기 더미 워드 제어 회로(9)의 출력 신호(CLKD0)는 NAND 회로(11i)에 입력되고, 더미 워드 제어 회로(9)의 출력 신호(CLKD1)는 NAND 회로(11j)에 입력된다.

또한, NAND 회로(11i)에는 어드레스 판정 신호(ac)가 입력되고, NAND 회로(11j)에는 어드레스 판정 신호(

)가 입력된다. 어드레스 판정 신호(ac,

)는 통상 동작시에는 상보 신호이고, 예를 들어 짝수번째의 워드선이 선택될 때 어드레스 판정 신호(ac)가 H 레벨이 되며, 홀수번째의 워드선이 선택될 때 어드레스 판정 신호(

)가 H 레벨이 된다.

또한, 번인 시험시에는 어드레스 판정 신호(ac,

)는 모두 H 레벨이 된다.

상기 NAND 회로(11i, 11j)의 출력 신호는 인버터 회로(10h, 10i)를 통해 상기 더미 워드선(DWL0, DWL1)을 선택하기 위한 더미 워드선 선택 신호(SDWL0, SDWL1)로서 출력된다.

이와 같이 구성된 더미 워드 디코더 및 드라이버(3)는, 통상 동작시에는 선택되는 워드선의 어드레스에 기초하고, 입력 신호(CLKD0. CLKD1)의 반전에 수반하여 더미 워드선 선택 신호(SDWL0, SDWL1) 중 어느 하나가 반전된다.

또한, 번인 시험시에는 입력 신호(CLKD0, CLKD1) 중 어느 하나의 반전에 수반하여, 더미 워드선 선택 신호(SDWL0, SDWL1) 중 어느 하나가 반전된다.

도 7은 센스 앰프 제어 회로(7)를 도시한다. 상기 워드 제어 회로(8)로부터 출력되는 클럭 신호(CLK2)는 지연 회로(12)에 입력되고, 그 지연 회로(12)는 클럭 신호(CLK2)를 소정 시간 지연시킨 센스 앰프 활성화 신호(SAE)를 출력한다.

P 채널 MOS 트랜지스터(Tr1) 및 N 채널 MOS 트랜지스터(Tr2∼Tr4)는 고 전위측 전원(PPS1)과 저 전위측 전원(PPS2) 사이에서 직렬로 접속되어 있다. 그리고, 트랜지스터(Tr1)의 게이트에는 상기 센스 앰프 활성화 신호(SAE)가 인버터 회로(11j)를 통해 입력되고, 트랜지스터(Tr4)의 게이트에는 센스 앰프 활성화 신호(SAE)가 입력된다.

또한, 상기 트랜지스터(Tr2, Tr3)의 게이트에는 이퀄라이즈 신호(EQ)가 입력된다.

그리고, 트랜지스터(Tr1, Tr2)의 드레인으로부터 상기 센스 앰프(6)의 고 전위측 전원(PSA)이 출력되고, 상기 트랜지스터(Tr4)의 드레인으로부터 저 전위측 전원(NSA)이 출력된다. 또한, 트랜지스터(Tr2, Tr3)의 접속점에서 프리차지 전압(EQPPS)이 출력된다.

상기 전원(PPS1, PPS2)에는 번인 시험시에는 통상 동작시보다 큰 전위차가 되는 전원 전압이 공급된다.

이와 같이 구성된 센스 앰프 제어 회로(7)에서는, 센스 앰프 활성화 신호(SAE)가 H 레벨이 되면, 트랜지스터(Tr1, Tr4)가 온된다. 이때 이퀄라이즈 신호(EQ)는 L 레벨로 유지된다.

그렇게 하면, 활성화 신호(PSA)로서 고 전위측 전원(PPS1)이 출력되고, 활성화 신호(NSA)로서 저 전위측 전원(PPS2)이 출력되며, 센스 앰프(6)가 활성화된다.

한편, 센스 앰프 활성화 신호(SAE)가 L 레벨이 되면, 트랜지스터(Tr1, Tr4)가 오프된다. 이 때, 이퀄라이즈 신호(EQ)는 H 레벨이 되어 트랜지스터(rr2, Tr3)가 온된다. 그렇게 하면, 프리차지 전압(EQPPS)으로서 전원(PPS1, PPS2)의 중간 레벨이 출력된다.

상기 지연 회로(12)의 지연 시간은 통상 동작시에 있어서 워드선이 선택된 뒤, 소정 시간 후에 센스 앰프(6)가 활성화되도록 설정되어 있다.

도 8은 워드 디코더 및 드라이버(2)를 나타낸다. 프리 디코더(13)에는 어드레스 신호(Add)가 입력되는 동시에, 번인 제어 신호(BIZ)가 입력된다. 상기 프리 디코더(13)로부터 출력되는 프리 디코드 신호는 메인 디코더(14)를 구성하는 복수의 NAND 회로에 입력되고, 각각의 NAND 회로에는 상기 워드 제어 회로(8)로부터 출력되는 클럭 신호(CLK1)가 입력된다.

상기 메인 디코더(14)를 구성하는 각각의 NAND 회로의 출력 신호는 드라이버(15)를 구성하는 인버터 회로를 통해 상기 워드선(WL0∼WLn)을 선택하기 위한 워드선 선택 신호(SWL0∼SWLn)로서 출력된다.

이와 같이 구성된 워드 디코더 및 드라이버(2)에서는, 통상 동작시에는 어드레스 신호(Add)가 입력되어 있는 상태에서 클럭 신호(CLK1)가 상승하면, 어드레스 신호(Add)에 기초하여 워드선 선택 신호(SWL0∼SWLn) 중 어느 하나를 H 레벨로 한다.

또한, 번인 시험시에 번인 제어 신호(BIZ)가 H 레벨이 되면 프리 디코더(13)로부터 출력되는 프리 디코드 신호는 전부 H 레벨이 되고, 클럭 신호(CLK1)의 상승에 기초하여 워드선 선택 신호(SWL0∼SWLn)가 전부 H 레벨이 되어, 모든 워드선(WL0∼WLn)이 선택되도록 되어 있다.

또, 번인 시험시에 워드 디코더 및 드라이버(2)에 입력되는 클럭 신호(CLK1)는 통상 동작시보다 지연되어 입력되고, 더미 워드선(DWL0, DWL1) 중 어느 하나가 선택되고, 계속해서 센스 앰프(6)가 활성화된 후에 모든 워드선(WL0∼WLn)이 일괄해서 선택되도록 되어 있다.

다음에, 상기한 바와 같이 구성된 DRAM의 동작을 설명한다.

도 9에 도시한 바와 같이, 번인 시험시에는 외부로부터 H 레벨의 번인 제어 신호(BIZ)가 입력된다. 이 상태에서, L 레벨의 선택 신호(SEL)가 입력되면, 클럭 신호(CLK2)에 기초하여 더미 워드선 선택 신호(SDWL0)가 H 레벨 및 L 레벨을 교대로 반복하는 상태가 되고, 더미 워드선 선택 신호(SDWL1)는 L 레벨로 고정된다.

그렇게 하면, 클록 신호(CLK2)의 상승에 기초하여 더미 워드선(DWL0)이 선택되고, 더미 워드선(DWL0)과 용량 결합되어 있는 비트선(BLZ)의 전위가 상승하여, 비트선(BLZ, BLX) 사이에 미소 전위차가 생성된다.

더미 워드선(DWL0)이 선택된 후, 센스 앰프 제어 회로(7)에 있어서 센스 앰프 활성화 신호(SAE)가 H 레벨이 되고 센스 앰프(6)가 활성화되어 비트선(BLZ, BLX)의 미소 전위차가 전원(PPS1, PPS2)의 레벨까지 확대된다.

계속해서, 워드 제어 회로(8)로부터 출력되는 클럭 신호(CLK1)에 기초하여 워드 디코더 및 드라이버(2)에 의해 워드선(WL0∼WLn)이 모두 선택된다. 이 상태에서는 워드선(WL0∼WLn)과 비트선(BLX) 사이 및 비트선(BLZ, BLX) 간에 스트레스 전압이 인가된다.

클럭 신호(CLK2)가 L 레벨로 하강하면, 더미 워드선(DWL0)의 선택이 종료하는 동시에, 센스 앰프(6)가 불활성화되고, 센스 앰프 제어 회로(7)의 동작에 의해 비트선(BLZ, BLX)이 전원(PPS1, PPS2)의 중간 레벨로 프리차지된다.

그리고, 선택 신호(SEL)가 L 레벨로 유지되어 있는 동안은 더미 워드선(DWL0)이 반복 선택되고, 상기 동작이 반복된다.

선택 신호(SEL)가 소정 시간 L 레벨로 유지된 후, 선택 신호(SEL)가 H 레벨로 전환되면, 클럭 신호(CLK2)에 기초하여 더미 워드선 선택 신호(SDWL1)가 H 레벨 및 L 레벨을 교대로 반복하는 상태가 되고, 더미 워드선 선택 신호(SDWL0)가 L 레벨로 고정된다.

그렇게 하면, 클럭 신호(CLK2)의 상승에 기초하여 더미 워드선(DWL1)이 선택되고, 더미 워드선(DWL1)과 용량 결합되어 있는 비트선(BLX)의 전위가 상승한다.

더미 워드선(DWL1)이 선택된 후, 센스 앰프 활성화 신호(SAE)가 H 레벨이 되 고, 센스 앰프(6)가 활성화되며, 비트선(BLX, BLZ)의 미소 전위차가 전원(PPS1, PPS2)의 레벨까지 확대된다.

다음에, 워드 제어 회로(8)로부터 출력되는 클럭 신호(CLK1)에 기초하여 워드 디코더 및 드라이버(2)에 의해 워드선(WL0∼WLn)이 모두 선택된다. 이 상태에서는 워드선(WL0∼WLn)과 비트선(BLZ) 사이 및 비트선(BLZ, BLX) 간에 스트레스 전압이 인가된다.

클럭 신호(CLK2)가 L 레벨로 하강하면, 더미 워드선(DWL1)의 선택이 종료되는 동시에, 센스 앰프(6)가 불활성화되고, 센스 앰프 제어 회로(7)의 동작에 의해 비트선(BLZ, BLX)이 전원(PPS1, PPS2)의 중간 레벨로 프리차지된다.

그리고, 선택 신호(SEL)가 H 레벨로 유지되어 있는 동안은 더미 워드선 (DWL1)이 반복 선택되고, 상기 동작이 반복된다.

또한, 도 10에 도시한 바와 같이, 통상의 판독 동작시에는 L 레벨의 번인 제어 신호(BIZ)가 입력된다. 그렇게 하면, 더미 워드 제어 회로(9)의 출력 신호(CLKD0, CLKD1)는 동상의 신호가 되고, 어드레스 판정 신호(ac,

)에 기초하여 더미 워드선(DWL0, DWL1) 중 어느 하나가 선택된다.

또한, 클럭 신호(CLK)와 어드레스 신호(Add)에 기초하여 상기 더미 워드선(DWL0, DWL1)의 선택과 거의 동시에 워드선(WL0∼WLn) 중 어느 하나가 선택된다.

그리고, 선택된 기억 셀(MC)에서 비트선(BLZ, BLX) 중 어느 하나에 셀 정보가 판독되는 동시에, 더미 셀의 결합 용량에 의해 비트선(BLZ, BLX)의 전위차가 확 대된다.

계속해서, 지연 회로(12)의 출력 신호(SAE)에 기초하여 센스 앰프(6)가 활성화되고, 비트선(BLZ. BLX)에 판독된 셀 정보가 증폭되어 출력된다

상기한 바와 같은 DRAM에서는 다음에 나타내는 작용 효과를 얻을 수 있다.

(1) 번인 제어 신호(BIZ)와 클럭 신호(CLK)를 공급하고, 번인 시험을 행하기 위한 스트레스 전압을 센스 앰프(6)에 공급함으로써, 번인 시험을 행할 수 있다.

(2) 번인 시험시에는 선택 신호(SEL)를 H 레벨로부터 L 레벨로 전환하고, 더미 워드선(DWL0, DWL1)의 선택을 전환함으로써, 쌍을 이루는 비트선(BLZ, BLX) 중 어느 하나를 고 전위측으로 할지를 임의로 선택할 수 있기 때문에, 번인 시험을 행함으로써, 신뢰성이 높은 적격 심사을 행할 수 있다.

(3) 각각의 비트선(BLZ, BLX) 근방에 스트레스 전압을 공급하기 위한 스위치 회로 및 그 스위치 회로를 제어하기 위한 신호 배선을 설치할 필요가 없기 때문에, 메모리 셀 어레이(1)의 회로 면적의 축소를 도모할 수 있다.

(4) 각각의 비트선쌍(BLZ, BLX)에 공급하는 스트레스 전압은 각각의 비트선쌍(BLZ, BLX) 사이에 배치되는 센스 앰프(6)로부터 공급할 수 있기 때문에, 각각의 비트선쌍(BLZ, BLX)에 안정된 스트레스 전압을 공급하고, 번인 시험의 신뢰성을 향상시킬 수 있다.

(5) 각각의 비트선쌍(BLZ, BLX)에 스트레스 전압을 공급하기 위해 컬럼 디코더의 입력 게이트를 증가시킬 필요가 없기 때문에, 컬럼 디코더의 회로 면적의 증대를 방지할 수 있다.

(6) 종래의 DRAM의 주변 회로에 비해 워드 제어 회로(8)에는 번인 제어 신호(BIZ)를 입력하기 위한 입력 게이트 및 클럭 신호(CLK1)를 지연시키기 위한 지연 신호(10c)를 설치할 필요가 있고, 더미 워드 제어 회로(9)에는 번인 제어 신호(BIZ) 및 선택 신호(SEL)의 입력 게이트가 필요해지지만, 그 회로 면적의 증대는 아주 미약하며, 칩 전체의 회로 면적을 확실하게 축소할 수 있다

또, 상기 실시예에서는 더미 워드선을 선택하고 비트선(BLZ, BLX)에 미소 전위차를 생성하였지만, 더미 워드선 이외의 워드선을 선택하고 그 워드선에 접속되어 있는 기억 셀의 셀 정보에 기초하여 비트선(BLZ, BLX)에 미소 전위차를 생성하도록 하여도 좋다.

(실시예 2)

도 11은 실시예 2를 도시한다. 이 실시예의 메모리 셀 어레이(1)는 상기 실시예 1와 마찬가지 구성이며, 더미 워드선의 유무는 이 실시예에 영향을 미치지 않기 때문에 그 설명을 생략한다.

또한, 통상 동작시에는 어드레스 신호에 기초하여 어느 하나의 워드선을 선택하고, 번인 시험시에는 번인 제어 신호(BIZ)에 기초하여 모든 워드선(WL0∼WLn)을 동시에 일괄해서 선택하도록 동작하는 워드 선택을 위한 주변 회로는 상기 실시예 1과 마찬가지이기 때문에 그 설명을 생략한다.

센스 앰프 제어 회로(7)는 실시예 1과 마찬가지의 구성이며, 입력되는 클럭 신호(CLK2)는 실시예 1의 워드 제어 회로(8)에서 생성되는 클럭 신호(CLK2)가 항상 입력되게 한다.

복수의 비트선쌍(BLZ, BLX)은 컬럼 디코더(16)의 출력 신호(CL)에 의해 개폐되는 스위치 회로(17)을 통해 로컬 데이터 버스(LDBZ, LDBX)에 각각 접속된다. 상기 로컬 데이터 버스(LDBZ, LDBX)는 복수의 쌍이 설치되고, 각각의 비트선쌍(BLZ, BLX)은 어느 하나의 로컬 데이터 버스(LDBZ, LDBX)에 접속된다. 또, 도 11에 있어서는 한쌍의 로컬 데이터 버스(LDBZ, LDBX)만 기재한다.

상기 컬럼 디코더(16)에는 어드레스 신호(Add) 및 번인 제어 신호(BIZ)가 입력된다. 이 컬럼 디코더(16)는 도 8에 도시하는 상기 실시예 1의 워드 디코더 및 드라이버(2)의 드라이버(15)를 생략한 구성에 상당한다.

그리고, 통상 동작시에는 어드레스 신호(Add)에 기초하여 어느 하나의 비트선쌍(BLZ, BLX)이 로컬 데이터 버스(LDBZ, LDBX)에 접속되고, 번인 시험시에는 H 레벨의 번인 제어 신호(BIZ)가 입력됨으로써, 모든 비트선쌍(BLZ, BLX)이 로컬 데이터 버스(LDBZ, LDBX)에 동시에 접속된다.

상기 로컬 데이터 버스(LDBZ, LDBX)에는 고 저항을 통해 전원(PPS3)이 공급되는 동시에, 로컬 이퀄라이저(18)의 출력 신호(LEQZ, LEQX)에 의해 개폐되는 스위치 회로(19)를 통해 전원(PPS4)에 접속되어 있다.

상기 전원(PPS4)은 전원(PPS3)보다 고 전위로서 설정되는 동시에, 통상의 판독 동작에 앞서, 로컬 데이터 버스(LDBZ, LDBX)를 프리차지하는 전위이다.

상기 로컬 이퀄라이저(18)에는 이퀄라이즈 신호(LDBEQ)와, 번인 제어 신호(BIZ)와, 선택 신호(SEL)가 입력된다. 이 로컬 이퀄라이저(18)는 도 5에 도시하는 상기 실시예 1의 더미 워드 제어 회로(9)의 클럭 신호(CLK2) 대신에 이퀄라이 즈 신호(LDBEQ)를 입력한 구성과 동등하다.

그리고, 통상 동작시에 있어서, L 레벨의 번인 제어 신호(BIZ)가 입력된 상태에서, H 레벨의 이퀄라이즈 신호(LDBEQ)가 입력되면, 출력 신호(LEQZ, LEQX)가 모두 H 레벨이 되어 스위치 회로(19)가 도통하고, 로컬 데이터 버스(LDBZ, LDBX)가 전원(PPS4) 레벨로 프리차지된다.

한편, 번인 시험시에 H 레벨의 번인 제어 신호(BIZ)가 입력되면, 출력 신호(LEQZ, LEQX) 중 어느 한 쪽이 H 레벨, 다른 쪽이 L 레벨이 되고, 스위치 회로(19)의 한 쪽만이 도통한다. 그리고, 어느 하나의 스위치 회로(19)를 도통시킬지는 선택 신호(SEL)를 H 레벨로 할지, L 레벨로 할지에 따라 선택 가능하다.

이와 같이 하여, 스위치 회로(19) 중 어느 하나가 도통하면, 로컬 데이터 버스(LDBZ, LDBX) 사이에는 전원(PPS4)와 동(同) 전원(PPS3)의 전위차에 거의 동등한 미소 전위차가 발생한다.

상기 로컬 데이터 버스(LDBZ, LDBX)는 로컬 디코더(20)의 출력 신호(LSW)에서 개폐되는 스위치 회로(21)를 통해 글로벌 데이터 버스(GDBZ, GDBX)에 접속된다.

상기 로컬 디코더(20)에는 어드레스 신호(Add) 및 번인 제어 신호(BIZ)가 입력되고, 통상 동작시에 입력된 어드레스 신호(Add)에 기초하여 로컬 데이터 버스(LDBZ, LDBX) 중 어느 하나의 쌍이 글로벌 데이터 버스(GDBZ, GDBX)에 접속된다.

또한, 번인시에 H 레벨의 번인 제어 신호(BIZ)가 입력되면, 스위치 회로(21)가 활성화되고, 로컬 데이터 버스(LDBZ, LDBX)와, 글로벌 데이터 버스(CDBZ, CDBX) 가 접속된다.

상기 글로벌 데이터 버스(GDBZ, GDBX)는 글로벌 이퀄라이저(22)의 출력 신호(GEQZ, GEQX)에 기초하여 개폐되는 스위치 회로(23)를 통해 전원 (PPS6)에 접속되는 동시에, 고 저항을 통해 전원(PPS5)에 접속된다.

상기 글로벌 이퀄라이저(22)에는 이퀄라이즈 신호(GDBEQ) 및 번인 제어 신호(BIZ)가 입력된다. 이 글로벌 이퀄라이저(22)는 도 5에 도시하는 상기 실시예 1의 더미 워드 제어 회로(9)의 클럭 신호(CLK2) 대신에 이퀄라이즈 신호(GDBEQ)를 입력하고, 선택 신호(SEL)에 기초하는 NAND 회로(11e, 11f)의 입력 신호를 H 레벨로 고정한 구성과 동등하다.

그리고, 통상 동작시에, 예를 들어 이퀄라이즈 신호(GDBEQ)가 H 레벨이 되면, 출력 신호(CEQZ, GEQX)가 모두 H 레벨이 되고, 글로벌 데이터 버스(CDBZ, GDBX)가 전원(PPS6) 레벨로 프리차지된다.

번인 시험시에, 번인 제어 신호(BIZ)가 H 레벨이 되면, 출력 신호(GEQZ, GEQX)가 함께 L 레벨이 되어 스위치 회로(23)가 불활성화되고, 글로벌 데이터 버스(GDBZ, GDBX)로의 전원(PPS6) 공급이 차단된다

상기 글로벌 데이터 버스(GDBZ, GDBX)에는 라이트 앰프(24b) 및 리드 앰프(24a)가 접속된다.

다음에, 상기한 바와 같이 구성된 DRAM의 동작을 설명한다.

번인 시험시에는, H 레벨의 번인 제어 신호(BIZ)에 기초하여 로컬 이퀄라이저(18)에 의해 로컬 데이터 버스(LDBZ, LDBX) 사이에는 전원(PPS4)과 동 전원(PPS3)의 전위차에 거의 동등한 미소 전위차가 생성된다.

이 때, 글로벌 이퀄라이저(22)에 의해 스위치 회로(23)가 불활성화되기 때문에, 로컬 데이터 버스(LDBZ, LDBX)에 대한 글러벌 데이터 버스(CDBZ, GDBX)의 간섭이 방지된다.

또한, 컬럼 디코더(16)에 의해 모든 비트선쌍(BLZ, BLX)이 선택되고, 로컬 데이터 버스(LDBZ, LDBX)에 접속된다. 그렇게 하면, 로컬 데이터 버스(LDBZ, LDBX)의 미소 전위차가 각각의 비트선쌍(BLZ, BLX)에 공급된다.

그리고, 이 상태에서 센스 앰프(6)가 활성화되는 동시에, 모든 워드선(WL0∼WLn)이 동시에 일괄해서 선택되어 번인 시험이 행해진다. 또한, 선택 신호(SEL)에 의해 비트선(BLZ. BLX) 중 어느 일측을 고 전위측으로 할지도 선택 가능하다.

통상의 판독 동작시에는 어드레스 신호(Add)에 기초하여 특정한 컬럼이 선택되고, 워드선으로 선택된 기억 셀(MC)로부터 비트선쌍(BLZ, BLX)에 판독된 셀 정보가 센스 앰프(6)에 의해 증폭되며, 로컬 데이터 버스(LDBZ, LDBX) 및 글로벌 데이터 버스(GDBZ, GDBX)를 통해 리드 앰프(24a)로 입력된다. 그리고, 리드 앰프(24a)에 의해 증폭된 판독 데이터가 외부로 출력된다.

통상의 기록 동작시에는 외부로부터 입력되는 기록 데이터가 라이트 앰프(24)로부터 글로벌 데이터 버스(GDBZ, GDBX) 및 로컬 데이터 버스(LDBZ, LDBX)를 통해 어드레스 신호(Add)에 의해 선택된 컬럼의 비트선쌍(BLZ, BLX)으로 입력된다.

그리고, 비트선쌍(BLZ, BLX)으로 입력된 기록 데이터는 센스 앰프(6)에 의해 증폭되고, 워드선에 의해 선택된 기억 셀(MC)에 기록된다.

이 실시예의 DRAM에서는 다음에 나타내는 작용 효과를 얻을 수 있다.

(2) 번인 시험시에는 선택 신호(SEL)를 H 레벨로부터 L 레벨로 전환함으로써, 쌍을 이루는 비트선(BLZ, BLX) 중 어느 하나를 고 전위측으로 할지를 임의로 선택할 수 있기 때문에, 번인 시험을 행함으로써 신뢰성이 높은 적격 심사을 행할 수 있다.

(4) 각각의 비트선쌍(BLZ, BLX)에 공급하는 스트레스 전압은 각각의 비트선쌍(BLZ, BLX) 사이에 배치되는 센스 앰프(6)로부터 공급할 수 있기 때문에, 각각의 비트선쌍(BLZ, BLX)에 안정된 스트레스 전압을 공급하여, 번인 시험의 신뢰성을 향상시킬 수 있다.

(5) 각각의 비트선쌍(BLZ, BLX)에 스트레스 전압을 공급하기 위해 컬럼(16)의 입력 게이트를 증가시킬 필요가 있지만, 컬럼 디코더(16)의 회로 면적의 증대는 메모리 셀 어레이(1)의 회로 면적의 축소 효과에 비해 충분히 작다. 따라서, 칩 전체의 회로 면적을 축소할 수 있다.

(실시예 3)

도 12는 실시예 3을 도시한다. 이 실시예는 번인 시험시에 로컬 데이터 버스(LDBZ, LDBX)에 소정의 전위차를 생성하는 동작을 로컬 이퀄라이저 대신에 글로벌 이퀄라이저로 행하도록 한 것이다.

컬럼 디코더(16)는 상기 실시예 2와 마찬가지의 구성이다. 로컬 이퀄라이저(25)는 상기 실시예 2의 글로벌 이퀄라이저(22)와 마찬가지의 구성이며, 이퀄라이즈 신호(LDBEQ)와 번인 제어 신호(BIZ)가 입력된다

그리고, 통상 동작시에는 이퀄라이즈 신호(LDBEQ)에 기초하여 로컬 데이터 버스(LDBZ, LDBX)를 프리차지하는 기능과, 번인 시험시에는 H 레벨의 번인 제어 신호(BIZ)에 기초하여 스위치 회로(19)를 불활성화하고, 로컬 데이터 버스(LDBZ, LDBX)로의 전원(PPS4)의 공급을 차단하는 기능을 구비한다.

로컬 디코더(26)는 어드레스 신호(Add)에 기초하여 복수의 쌍의 로컬 데이터 버스(LDBZ, LDBX) 중에서 어느 하나를 선택하여 글로벌 데이터 버스(GDBZ, CDBX)에 접속하는 기능과, 번인 제어 신호(BIZ)의 입력에 기초하여 모든 로컬 데이터 버스(LDBZ, LDBX)를 선택하여, 글로벌 데이터 버스(GDBZ, GDBX)에 접속하는 기능을 구비한다.

글로벌 이퀄라이저(27)는 상기 실시예 2의 로컬 이퀄라이저(18)와 마찬가지의 구성이고, 이퀄라이즈 신호(GBDEQ)에 기초하여 글로벌 데이터 버스(GDBZ, GDBX)를 전원(PPS6)에 프리차지하는 기능과, 번인 제어 신호(BIZ) 및 선택 신호(SEL)에 기초하여 글로벌 데이터 버스(GDBZ, GDBX) 중 어느 한 쪽을 전원 (PPS6) 레벨로 하 고, 다른 쪽을 전원(PPS5) 레벨로 하는 기능을 구비한다.

이러한 구성에 의해, 번인 시험시에는 H 레벨의 번인 제어 신호(BIZ)에 기초하여 글로벌 이퀄라이저(27)에 의해 글로벌 데이터 버스(GDBZ, GDBX) 사이에는 전원(PPS6)과 동 전원(PPS5)의 전위차에 거의 동등한 미소 전위차가 생성된다.

또한, 로컬 디코더(26)에 의해 모든 로컬 데이터 버스(LDBZ, LDBX)가 선택되어 글로벌 데이터 버스(GDBZ, GDBX)에 접속되고, 컬럼 디코더(16)에 의해 모든 비트선쌍(BLZ, BLX)이 선택된 로컬 데이터 버스(LDBZ, LDBX)에 접속된다.

그렇게 하면, 글로벌 데이터 버스(GDBZ, GDBX)의 미소 전위차가 각각의 비트선쌍(BLZ, BLX)에 공급된다. 그리고, 이 상태에서 센스 앰프(6)가 활성화되는 동시에, 모든 워드선(WL0∼WLn)이 동시에 일괄하여 선택되어 번인 시험이 행해진다. 또한, 선택 신호(SEL)에 의해 비트선(BLZ, BLX) 중 어느 일측을 고 전위측으로 할지도 선택 가능하다.

통상의 기록 동작 및 판독 동작은 상기 실시예 2와 마찬가지로 행해진다.

이 실시예에서는 실시예 2와 마찬가지의 작용 효과를 얻을 수 있는 동시에, 로컬 이퀄라이저(25)보다 수가 적은 글로벌 이퀄라이저(27)에 번인 제어 신호(BIZ) 및 선택 신호(SEL)의 입력 게이트를 설치하면 좋기 때문에, 실시예 2에 비해 주변 회로의 회로 면적을 더욱 축소할 수 있다.

(실시예 4)

도 13 내지 도 17은 실시예 4를 도시한다. 이 실시예는 도 13에 도시한 바와 같이, 비트선(BLZ, BLX)과 센스 앰프(6) 사이에 비트선 분리 스위치(31a, 31b)를 개재시킨 DRAM을 나타내는 것으로, 상세하게는 예를 들어 일본 특허 공개 평성 제11-232871호 공보에 개시되어 있다.

상기 DRAM의 판독 동작의 개략을 설명하면, 예를 들어 워드선(WL0)이 선택될 때에는 비트선 분리 스위치(31a)만이 도통하고, 셀 정보가 비트선(BLZ)으로부터 센스 앰프(6)로 입력되며, 그 상태에서 센스 앰프(6)가 활성화된다.

그리고, 셀 정보에 기초하여 센스 앰프(6)의 출력 노드(BLZSA, BLXSA)의 전위차가 증폭되고, 그 셀 정보가 컬럼 게이트(32a, 32b)를 통해 데이터 버스(DBZ, DBX)에 출력된다.

계속해서, 비트선 분리 스위치(31b)가 도통되고, 비트선(BLZ, BLX)이 상보 레벨이 되며, 센스 앰프(6)가 불활성 상태로 된 후에, 이퀄라이즈 신호(ΦBR)에 의해 이퀄라이즈 스위치(37)가 활성화되고, 비트선(BLZ, BLX)이 동일 레벨, 즉 센스 앰프(6)에 공급되는 전원(PSA, NSA)의 중간 레벨로 리셋된다.

이 실시예는 비트선 분리 스위치(31a, 31b)를 활성화시키는 제어 신호(ΦBT1, ΦBT2)의 타이밍을 제어함으로써, 번인 시험시에 센스 앰프(6)로부터 비트선(BLZ, BLX)으로 임의의 스트레스 전압을 공급 가능하게 하는 것이다.

도 14 및 도 15는 상기 비트선 분리 스위치(31a, 31b)의 동작을 제어하는 제1 제어 회로 및 제2 제어 회로를 도시한다.

도 14에 도시하는 제1 제어 회로에 있어서, 리셋 신호(POR)는 NOR 회로(33a)에 입력되고, 그 NOR 회로(33a)의 출력 신호는 NOR 회로(33b)에 입력되며, 그 NOR 회로(33b)의 출력 신호는 NOR 회로(33a)에 입력된다.

이 리셋 신호(POR)는 전원 투입시에 소정 시간에 한하여 H 레벨이 되는 신호이다. 따라서, NOR 회로(33a, 33b)는 전원 투입시에는 NOR 회로(33a)의 출력 단자인 노드(N4)를 L 레벨로 리셋하는 동시에, NOR 회로(33b)의 출력 단자인 노드(N3)를 H 레벨로 리셋하는 래치 회로로서 동작한다.

번인 제어 신호(BIZ)는 NOR 회로(33c)에 입력되고, 그 NOR 회로(33c)의 출력 신호는 NAND 회로(34a)에 입력된다. 또, 상기 NAND 회로(34a)의 출력 신호는 상기 NOR 회로(33c)에 입력된다.

상기 NAND 회로(34a)의 출력 단자인 노드(N1)는 N 채널 MOS 트랜지스터(Trn)를 통해 전원(Vss)에 접속되고, 그 트랜지스터의 게이트에는 상기 리셋 신호(POR)가 입력된다.

따라서, 전원 투입시에는 노드(N1)는 L 레벨로 리셋된다. 또한, H 레벨의 번인 제어 신호(BIZ)가 입력되면, 상기 NOR 회로(33c) 및 NAND 회로(34a)는 노드(N1)를 H 레벨로 래치한다.

클럭 신호(CLK)는 지연 회로(35a)를 통해 NAND 회로(34b)에 입력된다. 또한, 지연 회로(35a)의 출력 신호(노드 N2)는 지연 회로(35b)를 통해 상기 NAND 회로(34a)에 입력된다.

상기 지연 회로(35a)는 입력 신호를 소정 시간동안 지연시킨 동상 신호를 출력하고, 상기 지연 회로(35b)는 입력 신호를 소정 시간동안 지연시키며, 또한 반전시킨 역상(逆相) 신호를 출력한다.

센스 앰프 활성화 신호(SAE)는 지연 회로(35c)를 통해 상기 NOR 회로(33b)에 입력된다. 상기 지연 회로(35c)는 입력 신호를 소정 시간동안 지연시킨 동상 신호를 출력한다.

그리고, 상기 노드(N1, N2, N3)가 NAND 회로(34b)에 입력되고, 그 NAND 회로(34b)로부터 클럭 신호(CLK3)가 출력된다.

상기한 바와 같이 구성된 제1 제어 회로에서는, 전원 투입시에는 노드(N1)가 L 레벨이 되고, 노드(N2)는 부정이 되며, 노드(N3)는 H 레벨이 되기 때문에, 클럭 신호(CLK3)는 H 레벨이 된다.

통상 동작시에는, L 레벨의 번인 제어 신호(BIZ)가 입력되고, NOR 회로(33c)의 출력 신호는 H 레벨이 된다. 이 상태에서, 클럭 신호(CLK)가 H 레벨로 상승하면, 지연 회로(35a)에 의해 노드(N2)가 소정 시간 후에 H 레벨이 된다.

또한, 노드(N2)의 상승으로부터 소정 시간 후에, 지연 회로(35b)의 출력 신호가 하강하고, 노드(N1)가 H 레벨로 상승한다.

그렇게 하면, 도 16에 도시한 바와 같이, 클럭 신호(CLK)의 상승으로부터 소정 시간 후, 즉 클럭 신호(CLK)의 상승에 기초하여 워드선(WL)이 선택된 후에 클럭 신호(CLK3)가 하강한다.

계속해서, 센스 앰프 활성화 신호(SAE)가 H 레벨로 상승하면, 지연 회로(35c)의 출력 신호가 소정 시간 후에 H 레벨이 되고, 노드(N3)가 L 레벨이 된다. 그렇게 하면, 클럭 신호(CLK3)는 H 레벨로 복귀한다.

따라서, 도 16에 도시한 바와 같이, 센스 앰프 활성화 신호(SAE)가 H 레벨로 상승하여 센스 앰프(6)가 활성화되고, 동(同) 센스 앰프(6)의 출력 노드(BLZSA, BLXSA)의 전위차가 확대된 후, 클럭 신호(CLK3)가 H 레벨로 복귀하도록 되어 있다.

도 15는 제2 제어 회로를 도시한다. 어드레스 판정 신호(ac)는 워드선을 선택하는 어드레스 신호에 기초하여 H 레벨 또는 L 레벨이 되는 신호로, 비트선(BLZ)에 접속되는 기억 셀(MC)이 선택될 때 L 레벨이 되고, 비트선(BLX)에 접속되는 기억 셀(MC)이 선택될 때 H 레벨이 된다.

그리고, 어드레스 판정 신호(ac)는 인버터 회로(36a) 및 전송 게이트(37a)를 통해 NOR 회로(33d)에 입력되는 동시에, 전송 게이트(37b)를 통해 NOR 회로(33e)에 입력된다.

상기 전송 게이트(37a, 37b)의 P 채널측 게이트에는 번인 제어 신호(BIZ)가 입력되고, N 채널측 게이트에는 번인 제어 신호(BIZ)가 인버터 회로(36b)를 통해 입력되고 있다.

따라서, 번인 제어 신호(BIZ)가 H 레벨이 되면, 전송 게이트(37a, 37b)는 비도통이 되고, 번인 제어 신호(BIZ)가 L 레벨이 되면, 전송 게이트(37a, 37b)는 도통한다. 또한, 상기 클럭 신호(CLK3)는 상기 NOR 회로(33d, 33e)에 입력된다.

스위치 선택 신호(BTSW)는 전송 게이트(37c)를 통해 NAND 회로(34c)에 입력되는 동시에, 인버터 회로(36c) 및 전송 게이트(37d)를 통해 NAND 회로(34d)에 입력된다.

상기 전송 게이트(37c, 37d)의 N 채널측 게이트에는 번인 제어 신호(BIZ)가 입력되고, P 채널측 게이트에는 번인 제어 신호(BIZ)가 인버터 회로(36b)를 통해 입력되고 있다.

따라서, 번인 제어 신호(BIZ)가 H 레벨이 되면 전송 게이트(37a, 37b)는 도통하고, 번인 제어 신호(BIZ)가 L 레벨이 되면 전송 게이트(37a, 37b)는 비도통이 된다.

상기 전송 게이트(37a, 37b)의 출력 단자인 노드(N5, N6)는 각각 N 채널 MOS 트랜지스터(Trn)를 통해 전원(Vss)에 접속되고, 그 게이트에는 번인 제어 신호(BIZ)가 입력된다.

따라서, 번인 제어 신호(BIZ)가 H 레벨이 되면, 노드(N5, N6)는 L 레벨에 고정된다.

상기 전송 게이트(37c, 37d)의 출력 단자인 노드(N7, N8)는 각각 P 채널 MOS 트랜지스터(Trp)를 통해 전원(VDD)에 접속되고, 그 게이트에는 번인 제어 신호(BIZ)가 입력된다.

따라서, 번인 제어 신호(BIZ)가 L 레벨이 되면, 노드(N5, N6)는 H 레벨로 고정된다.

상기 NOR 회로(33d)의 출력 신호는 상기 NAND 회로(34c)에 입력되고, 상기 NOR 회로(33e)의 출력 신호는 NAND 회로(34d)에 입력된다. 그리고, NAND 회로(34c, 34d)로부터 상기 제어 신호(ΦBT1, ΦBT2)가 출력된다.

상기한 바와 같이 구성된 제2 제어 회로에서는, 통상 동작시에는 L 레벨의 번인 제어 신호(BIZ)가 입력되고, 전송 게이트(37a, 37b)가 도통하는 동시에, 전송 게이트(37c, 37d)가 비도통이 된다. 또한, 트랜지스터(Trp)가 온되고, 노드(N7, N8)는 H 레벨로 고정된다.

이 상태에서는, 클럭 신호(CLK3)가 H 레벨일 때, NOR 회로(33d, 33c)의 출력 신호는 모두 L 레벨이 되고, 제어 신호(ΦBT1, ΦBT2)는 모두 H 레벨이 된다.

또한, 클럭 신호(CLK3)가 L 레벨이 되면, 어드레스 판정 신호(ac)에 기초하여 제어 신호(ΦBT1, ΦBT2)의 한 쪽이 H 레벨, 다른 쪽이 L 레벨이 된다.

번인 시험에는 H 레벨의 번인 제어 신호(BIZ)가 입력되고, 전송 게이트(37c, 37d)가 도통하는 동시에, 전송 게이트(37a, 37b)가 비도통이 된다. 또한, 트랜지스터(Trn)가 온되고, 노드(N5, N6)는 L 레벨로 고정된다.

또한, 클럭 신호(CLK3)가 L 레벨이 되면, 스위치 선택 신호(BTSW)에 기초하여 제어 신호(ΦBT1, ΦBT2)의 한 쪽이 H레벨, 다른 쪽이 L 레벨이 된다.

다음에, 상기한 바와 같이 구성된 DARM에 있어서의 번인 동작을 도 17에 따라 설명한다.

전원 투입 후, H 레벨의 번인 제어 신호(BIZ)를 입력하고, 번인 동작을 개시하면, 제어 신호(ΦBT1, ΦBT2)는 모두 H 레벨이 되고, 비트선 분리 스위치(31a, 31b)는 모두 도통하며, 또한 이퀄라이즈 신호(ΦBR)에 의해 이퀄라이즈 스위치(33)가 활성화되어 비트선(BLZ, BLX)이 중간 전위로 프리차지된다.

이 상태에서, 클럭 신호(CLK)가 H 레벨로 상승하면, 지연 회로(35a)에 의해 설정된 지연 시간 후에 클럭 신호(CLK3)가 L 레벨로 하강한다. 그렇게 하면, 예를 들어 L 레벨의 스위치 선택 신호(BTSW)가 입력되고 있으면, 제어 신호(ΦBT1)는 H 레벨로 유지되고, 제어 신호(ΦBT2)가 L 레벨로 하강한다. 이 결과, 비트선 분리 스위치(31a)는 도통 상태로 유지되고, 비트선 분리 스위치(31b)는 비도통이 된다.

계속해서, 모든 워드선(WL)이 선택되고, 비트선(BLZ, BLX)에 접속되어 있는 복수의 기억 셀(MC)로부터 셀 정보가 판독된다. 이 때, 모든 기억 셀(MC)에는 아직 기록 동작이 행해지지 않고, 그 셀 용량에는 충전 전하가 축적되어 있지 않기 때문에, 비트선(BLZ, BLX)의 전위는 중간 레벨로부터 모두 저하하지만, 비트선(BLZ)만이 센스 앰프(6)에 접속되어 있기 때문에, 센스 앰프(6)의 출력 노드(BLZSA)의 전위만이 저하하고, 센스 앰프(6)의 출력 노드(BLZSA, BLXSA) 사이에 미소 전위차가 발생한다.

계속해서, 모든 워드선을 비선택 상태로 한 후, 센스 앰프 활성화 신호(SAE)가 H 레벨로 상승하고, 센스 앰프(6)에 번인 시험을 위한 스트레스 전압이 전원(PSA, NSA)으로서 공급되면, 센스 앰프(6)의 출력 노드(BLZSA)와 더불어 비트선(BLZ)이 전원(NSA) 레벨까지 저하하고, 출력 노드(BLXSA)가 전원(PSA) 레벨까지 인상된다.

계속해서, 클럭 신호(CLK3)의 상승에 기초하여 제어 신호(ΦBT2)가 H 레벨로 복귀하고, 비트선 분리 스위치(31b)가 도통하여 비트선(BLX)이 전원(PSA) 레벨까지 인상되면, 비트선(BLZ, BLX)에 스트레스 전압이 인가된다.

또한, H 레벨의 스위치 선택 신호(BTSW)가 입력되어 있는 상태에서 클럭 신호(CLK)가 H 레벨로 상승하면, 클럭 신호(CLK3)의 하강에 기초하여 제어 신호(ΦBT1)가 L 레벨이 되는 동시에, 동 제어 신호(ΦBT2)가 H 레벨이 되어, 비트 선(BLZ, BLX)의 전위를 역전시킨 스트레스 전압이 인가된다.

한편, L 레벨의 번인 제어 신호(BIZ)가 입력되는 통상의 판독 동작을 도 16에 따라서 설명한다. 도 16은 비트선(BLZ)에 접속된 기억 셀로부터「0」의 셀 정보를 판독하는 경우를 도시하지만, 이하의 설명은 일반적인 판독 동작을 설명한다.

클럭 신호(CLK)의 상승으로부터 소정 시간 후에, 어느 하나의 워드선(WL)이 선택되고, 비트선(BLZ, BLX) 중 어느 하나에 셀 정보가 판독되며, 계속해서 지연 회로(35a, 35b)의 동작에 기초하여 클럭 신호(CLK3)가 하강한다.

그리고, 어드레스 판정 신호(ac)에 기초하여 제어 신호(ΦBT1, ΦBT2) 중 어느 하나가 L 레벨이 되고, 셀 정보가 판독되어 있는 비트선만이 비트선 분리 스위치를 통해 센스 앰프(6)에 접속된다.

계속해서, 센스 앰프 활성화 신호(SAE)가 H 레벨로 상승하고, 판독된 셀 정보가 증폭되며, 클럭 신호(CLK3)의 상승에 기초하여 제어 신호(ΦBT1, ΦBT2)가 모두 H 레벨로 복귀하고, 비트선(BLZ, BLX)의 전위차가 확대되는 동시에, 판독된 셀 정보가 데이터 버스(DBZ, DBX)에 출력된다.

계속해서, 센스 앰프(6)가 불활성화되는 동시에, 비트선(BLZ, BLX)이 중간 전위로 리셋된다. 그리고, 이러한 동작의 반복에 의해 판독 동작이 행해진다.

상기한 바와 같이 구성된 DRAM에서는 다음에 도시하는 작용 효과를 얻을 수 있다

(l) 번인 제어 신호(BIZ)와 클럭 신호(CLK)를 공급하고, 번인 시험을 행하기 위한 스트레스 전압을 센스 앰프(6)에 공급함으로써, 번인 시험을 행할 수 있다.

(2) 번인 시험시에는 스위치 선택 신호(TSW)를 H 레벨 혹은 L 레벨로 전환함으로써, 쌍을 이루는 비트선(BLZ, BLX) 중 어느 하나를 고 전위측으로 할지를 임의로 선택할 수 있기 때문에, 번인 시험을 행함으로써 신뢰성이 높은 적격 심사을 행할 수 있다.

(4) 각각의 비트선쌍(BLZ, BLX)에 공급하는 스트레스 전압은 각각의 비트선쌍(BLZ, BLX) 사이에 배치되는 센스 앰프(6)로부터 공급할 수 있기 때문에, 각각의 비트선쌍(BLZ, BLX)에 안정된 스트레스 전압을 공급하여 번인 시험의 신뢰성을 향상시킬 수 있다.

(5) 비트선 분리 스위치(31a, 31b)의 동작 타이밍을 제어하기 위한 제어 회로에, 번인 제어 신호(BIZ), 스위치 선택 신호(BTSW) 등을 입력하기 위한 입력 게이트를 증가시킬 필요가 있지만, 그 입력 게이트의 증대에 의한 제어 회로의 면적 증대는 메모리 셀 어레이의 회로 면적의 축소 효과에 비해 충분히 작다. 따라서, 칩 전체의 회로 면적을 축소할 수 있다.

(실시예 5)

도 18은 실시예 5를 도시한다. 이 실시예는 비트선(BLX)이 비트선 분리 스위치(31b)를 통해 센스 앰프(6)의 출력 노드(BLZSA)에 접속되어 있다. 그리고, 메모리 셀 어레이내의 그 밖의 구성은 상기 실시예 4와 마찬가지이다.

이 경우에도 도 14 및 도 15에 나타나는 제어 회로의 동작에 기초하여 실시예 4와 마찬가지의 번인 시험을 행할 수 있지만, 비트선(BLZ, BLX)에 판독되는 셀 정보는 모두 센스 앰프(6)의 출력 노드(BLZSA)에 입력되기 때문에, 번인 시험에 앞서, 비트선(BLZ)에 접속되는 기억 셀(MC)과, 비트선(BLX)에 접속되는 기억 셀(MC)에는 사전에 상이한 셀 정보를 기록함으로써, 스위치 선택 신호(BTSW)에 의해 비트선(BLZ, BLX) 중 어느 하나를 고 전위측으로서 스트레스 전압을 인가할지를 선택할 수 있다.

상기 각각의 실시예로부터 파악할 수 있는 상기 청구항 이외의 기술 사상을 이하에 진술한다.

(1) 청구항 제2항에 있어서, 상기 더미 워드 제어 회로는 선택 신호의 입력에 기초하여 선택하는 더미 워드선을 전환함으로써, 상기 비트선쌍 사이의 미소 전위차의 방향을 선택 가능하게 하였다.

(2) 청구항 제5항 내지 청구항 제6항 중 어느 한 항에 있어서, 상기 전위 생성 회로는 선택 신호에 기초하여 상기 데이터 버스쌍에 공급하는 미소 전위차의 방향을 선택 가능하게 하였다.

(3) 청구항 제7항에 있어서, 상기 스위치 제어 회로는 스위치 선택 신호에 기초하여 한쌍의 비트선 분리 스위치 중 어느 하나를 도통시킬지를 선택하여, 상기 비트선쌍 사이의 미소 전위차의 방향을 선택 가능하게 하였다.

(4) 청구항 제2항에 있어서, 상기 더미 셀은 더미 워드선과 비트선 사이에 개재되는 용량으로서, 상기 용량은 기억 셀을 구성하는 셀 용량보다 소용량으로 하 였다.

(5) 청구항 제2항에 있어서, 상기 더미 셀은 더미 워드선과 비트선 사이에 개재되는 셀 트랜지스터 및 셀 용량으로서, 상기 셀 용량은 기억 셀을 구성하는 셀 용량보다 소용량으로 하였다.

(6) 청구항 제6항에 있어서, 상기 전위 생성 회로는 번인 제어 신호에 기초하여 쌍을 이루는 로컬 데이터 버스의 한 쪽에 프리차지 전압을 공급하는 로컬 이퀄라이저로 구성하였다.

(7) 청구항 제6항에 있어서, 상기 전위 생성 회로는 번인 제어 신호에 기초하여 쌍을 이루는 글로벌 데이터 버스의 한 쪽에 프리차지 전압을 공급하는 글로벌 이퀄라이저로 구성하였다.

이상 상기한 바와 같이, 본 발명은 초기 불량을 확실하게 스크리닝할 수 있는 번인 시험 기능을 구비하면서, 회로 면적의 증대를 방지할 수 있는 반도체 기억 장치를 제공할 수 있다.

Claims

복수의 워드선과, 복수의 비트선과, 상기 복수의 워드선 및 복수의 비트선의 교차부에 설치된 기억 셀과, 상기 비트선의 전위를 증폭하는 센스 앰프와, 외부로부터 입력되는 번인 제어 신호에 기초하여 상기 워드선 및 상기 비트선에 스트레스 전압을 공급하여 번인 시험을 행하는 번인 시험 제어 회로를 구비한 반도체 기억 장치로서,

상기 번인 시험 제어 회로는, 상기 번인 제어 신호에 기초하여 상기 워드선의 선택에 앞서 상기 비트선과 교차하는 더미 워드선을 선택함으로써 상기 비트선에 미소 전위를 생성하는 미소 전위 설정 회로를 가지며, 상기 센스 앰프는 상기 미소 전위를 증폭하여 상기 비트선에 스트레스 전압을 공급하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 미소 전위차 설정 회로는, 상기 비트선에 교차하는 더미 워드선과, 상기 더미 워드선과 상기 비트선 사이에 접속되어 있는 더미 셀과, 번인 제어 신호에 기초하여 상기 워드선의 선택에 앞서 상기 더미 워드선을 선택함으로써 상기 비트선에 더미 셀에 기초하는 미소 전위를 생성하는 더미 워드 제어 회로로 구성한 것을 특징으로 하는 것인 반도체 기억 장치.
제1항 또는 제2항에 있어서, 상기 워드선의 선택 동작을 행하는 프리 디코더 는 상기 번인 제어 신호의 입력에 기초하여 모든 워드선을 일괄해서 선택하는 것을 특징으로 하는 것인 반도체 기억 장치.
복수의 워드선과, 복수의 비트선과, 상기 복수의 워드선 및 복수의 비트선의 교차부에 설치된 기억 셀과, 상기 비트선의 전위차를 증폭하는 센스 앰프와, 상기 복수의 비트선에 대해 컬럼 게이트를 통해 공통으로 접속된 데이터 버스와, 외부로부터 입력되는 번인 제어 신호에 기초하여 상기 워드선 및 상기 비트선에 스트레스 전압을 공급하여 번인 시험을 행하는 번인 시험 제어 회로를 구비한 반도체 기억 장치로서,

상기 번인 시험 제어 회로는,

상기 번인 제어 신호에 기초하여 상기 데이터 버스에 미소 전위차를 출력하는 전위 생성 회로와;

상기 번인 제어 신호에 기초하여 상기 데이터 버스를 상기 복수의 비트선에 접속하도록 상기 컬럼 게이트를 제어하는 컬럼 디코더를 갖고;

상기 센스 앰프는 상기 미소 전위차를 증폭하여 상기 비트선에 스트레스 전압을 공급하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 데이터 버스는, 복수의 로컬 데이터 버스와, 상기 복수의 로컬 데이터 버스가 공통으로 결합하는 글로벌 데이터 버스로 구성되고, 상기 전위 생성 회로는 상기 로컬 데이터 버스에 접속되어 있는 것을 특징으로 하는 것인 반도체 기억 장치.
제4항에 있어서, 상기 데이터 버스는 복수의 로컬 데이터 버스와, 상기 복수의 로컬 데이터 버스가 공통으로 결합하는 글로벌 데이터 버스로 구성되고, 상기 전위 생성 회로는 상기 글로벌 데이터 버스에 접속되어 있는 것을 특징으로 하는 것인 반도체 기억 장치.
복수의 워드선과, 복수의 비트선과, 상기 복수의 워드선 및 복수의 비트선의 교차부에 설치된 기억 셀과, 상기 복수의 비트선의 전위차를 증폭하는 복수의 센스 앰프와, 상기 복수의 센스 앰프와 복수의 비트선 사이에 개재된 복수의 비트선 분리 스위치와, 외부로부터 입력되는 번인 제어 신호에 기초하여 상기 워드선 및 상기 비트선에 스트레스 전압을 공급하여 번인 시험을 행하는 번인 시험 제어 회로를 구비한 반도체 기억 장치로서,

상기 번인 시험 제어 회로는 상기 번인 제어 신호에 기초하여 상기 복수의 센스 앰프의 입력 노드쌍에 전위차가 발생하도록 상기 비트선 분리 스위치를 도통시킨 상태에서, 상기 워드선의 선택에 기초하여 상기 비트선에 미소 전위를 생성하는 스위치 제어 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
더미 워드선을 선택하여 비트선에 미소 전위를 생성하고, 계속해서 센스 앰프를 활성화하여 상기 미소 전위를 증폭하며, 계속해서 모든 워드선을 선택하여 기 억 셀 및 비트선에 스트레스 전압을 인가하는 것을 특징으로 하는 스트레스 전압설정 방법.
데이터 버스에 미소 전위를 생성하고, 계속해서 상기 데이터 버스를 복수의 비트선에 접속하여 상기 미소 전위를 상기 비트선에 공급하며, 계속해서 센스 앰프를 활성화하여 상기 미소 전위를 증폭하고, 계속해서 모든 워드선을 선택하여 기억 셀 및 비트선에 스트레스 전압을 인가하는 것을 특징으로 하는 스트레스 전압 설정 방법.
복수의 비트선과 복수의 센스 앰프 사이에 개재된 복수의 비트선 분리 스위치를 상기 복수의 센스 앰프의 입력 노드쌍에 전위차가 발생하도록 도통시키고, 계속해서 모든 워드선을 선택하여 비트선에 미소 전위를 생성하며, 계속해서 센스 앰프를 활성화하여 상기 미소 전위를 증폭하고, 계속해서 상기 비트선 분리 스위치를 전부 도통시켜 기억 셀 및 비트선에 스트레스 전압을 인가하는 것을 특징으로 하는 스트레스 전압 설정 방법.