JP3106947B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
装置に関し、特に誤り訂正符号回路を内蔵した不揮発性
半導体記憶装置に関する。
rammable Read Only Memory
(以下PROMと略す)とは書き込み可能な読み出し専
用メモリの事であり、その動作モードは大きく分けて、
通常動作モードであるメモリセルの情報を読み出す“読
み出しモード(リードモード)”、読み出し専用メモリ
として使用する前に読み出すデータを書き込んでおく為
の“書き込みモード(ライトモード)”、書き込みが十
分に行われたかを確認する為の“書き込み確認モード
(ベリファイモード)”などがある。
には、そのデータ自身を蓄える為のメモリセルを必要と
するが、誤り訂正符号回路(Error Correc
ting Code回路、以下ECC回路と略す)を内
蔵したPROMがデータ1語を記録する為には、そのデ
ータ自身をメインデータとして、そのデータから演算で
作られるデータをパリティデータとしてそれぞれを蓄え
る為のメモリセルを必要とする。
ルに不良が発生するとその読み出しデータは破壊されて
しまうが、ECC回路を内蔵したPROMのメインデー
タ及びパリティデータ及びパリティデータを蓄えたメモ
リセルに不良が発生しても、その不良率がある一定値以
下であればECC回路が誤り訂正処理を行う為に読み出
しデータが破壊されることが無い。そのためECC回路
をPROMに内蔵することにより次のような効果が生ま
れる。第1にPROMの製造段階でメモリセルに不良が
発生してもECC回路がエラー補正して正しい書き込み
/読み出しができる為、製造時の歩留まりが向上すると
いうこと。第2にPROMへのデータ書き込み時におい
て、一部のメモリセルに対して書き込みが失敗してもE
CC回路がエラー補正して正しいデータを出力するの
で、書き込み不良の発生率が小さくなるということ。そ
して第3にはメモリセルに書き込まれたデータがその後
不良になってもECC回路がエラー補正して正しいデー
タを出力するので、装置自身の信頼性が向上することで
ある。
相反する項目である為、複数の効果に対してそれぞれ最
高の効果を期待することは出来ない。ここで第3の効果
である装置の信頼性向上の為にECC回路の効果を最大
限に発揮するには、第1及び第2の効果を得る為のEC
C回路を使用しないことが必要である。つまり製造段階
およびデータ書き込み段階の両方でメインデータ及びパ
リティデータのメモリセルに不良が発生していないこと
が必要である。
例をブロック図で示した図3を参照すると、メインデー
タ用PROMセル1は出力信号であるメインデータAを
誤り検出回路3,誤り訂正回路4及びデータセレクタ9
に出力する。パリティデータ用PROMセル2は出力信
号であるパリティデータBを誤り検出回路3とデータセ
レクタ9に出力する。誤り検出回路3は出力信号である
誤り検出信号Fを誤り訂正回路4に出力する。誤り訂正
回路4は出力信号であるデータCをデータセレクタ9に
出力する。データセレクタ9には外部からデータセレク
タ制御信号Jもまた入力される。
6に出力し、出力回路6は最終的な出力信号Eを出力す
る。
3は入力したメインデータAとパリティデータBとを比
較して誤りが存在するかを判断し、誤りがあれば論理レ
ベルのハイレベル(以下、Hレベルと称す)の、誤りが
なければロウレベル(以下、“L”レベルと称す)の誤
り検出信号Fを誤り訂正回路4へ出力する。誤り訂正回
路4は、入力したインデータAに対して誤り検出信号F
が“H”レベルであればデータの訂正をし、“L”レベ
ルであれば変更を加えずにデータCとして出力する。ま
た複数入力されたデータA,BおよびCから特定のもの
を選択して出力するデータセレクタ9は、通常の読み出
しではデータCを選択するように設定してあるので出力
IはデータCと同等なものとなり、このデータCが出力
回路6から外部に出力される。
は、ROMセル1および2からデータセレクタ9に直接
入力されているので、セレクタ制御信号Jを所定値に設
定することで、メインデータAやパリティデータBを出
力回路6から出力させることができる。つまり装置の外
からメインデータAとパリティデータBを読み出すこと
ができるので、製造段階やデータ書き込み段階でメイン
データ及びバリティデータのメモリセルに不良が発生し
ていないかを確認することができる。
をブロック図で示した図4を参照すると、図3の例との
相異点は図3におけるデータセレクタ9が削除され、誤
り訂正回路4の出力信号であるデータCがデータセレク
タを介さず、直接に出力回路6に出力されている点と、
メインデータAとパリティデータBが専用の出力回路1
0に出力されている点である。この例でもメインデータ
およびパリティデータが装置の外から常に読み出せるの
で、メモリセルの不良の有無を確認することができる。
データがメモリセルに書き込まれた後で、そのデータに
不良が発生した場合の対策としてECC回路を設けて、
メモリの信頼性向上をを図るときは、メインデータとパ
リティデータの期待値を準備する必要がある。
の期待値は書き込むデータ自身であるから別に期待値を
用意する必要はない。しかし、パリティセルに書き込ま
れているパリティデータは書き込むデータから自動的に
内部演算されたデータであるから、パリティセルチェッ
クのためのパリティデータの期待値は別途用意する必要
がある。
ではなくメインデータやパリティデータの不良の有無の
確認をするには図3のデータセレクタや図4の専用出力
回路のようなものが必要となるので、装置に対して通常
のPROMと同じ制御をするだけではパリティデータの
検証ができない。つまり前述した目的を達成するには通
常のPROM用のPROMライターを使用できない。
のECC回路を内蔵したPROMにおいては、データが
メモリセルに書き込まれた後で、そのデータに不良が発
生した場合の対策としてECC回路を設けてメモリの信
頼性向上を図るとき、製造段階やデータ書き込み段階で
はメインデータ及びパリティデータのメモリセルに不良
が発生していないことを確認する必要がある。したがっ
て、もしメインデータ及びパリティデータのメモリセル
に不良が発生していないことをあらかじめ確認しなかっ
た場合は、装置の信頼性の向上が望めないという問題が
ある。
モリセルに不良が発生していないことを確認するとき、
メインデータだけでなくパリティデータの検証も必要と
なるのでそのための作業が増えるという問題と、本来必
要のないパリティデータの期待値を用意する必要がある
という問題と、通常のPROM対応の制御ではメインデ
ータとパリティデータの確認ができないので通常のPR
OM用のPROMライターを使用できなくなるという問
題とがある。
記憶装置の特徴は、誤り訂正符号回路を有する不揮発性
半導体記憶装置において、前記不揮発性半導体記憶装置
が書き込み確認をするベリファイモードであることを検
出するためのベリファイモード検出回路と、読み出され
たデータに誤りが存在するかを検出するための誤り検出
回路と、前記読み出されたデータの誤りを訂正するため
の誤り訂正回路と、入力されたデータをそのまま出力す
るかまたはそのデータとは異なるデータを発生する異デ
ータ発生回路とを有し、前記誤り検出回路が前記読み出
されたデータから誤りを検出し、かつ前記ベリファイモ
ード検出回路が前記ベリファイモードであることを検出
したときに、書き込まれているべきデータとは異なるデ
ータが前記異データ発生回路から出力されることにあ
る。
検出され、かつ前記ベリファイモードであることが検出
されたとき、前記誤り訂正回路により前記の誤りが訂正
されたデータが、前記異データ発生回路から発生されて
出力される。
とは異なるデータを出力するための手段として、前記誤
り訂正回路の出力信号および前記異データ発生回路の出
力データのうちの一方を前記ベリファイモード検出回路
の出力に応答して選択するデータセレクタを備え、この
データセレクタは、前記誤り検出回路が誤りを検出しか
つ前記ベリファイモード検出回路でベリファイモードで
あることが検出されたときのみ前記異データ発生回路の
出力データを選択し、それ以外の読み出しモードでは前
記誤り訂正回路の出力を選択し出力することができる。
れたデータの反転データを出力する。
明する。図1は本発明の第1の実施の形態で、ECC回
路を内蔵したPROMの構成図である。メインデータ用
PROMセル1はその出力信号であるメインデータAを
誤り検出回路3及び誤り訂正回路4に出力する。パリテ
ィデータ用PROMセル2は、その出力信号であるパリ
ティデータBを誤り検出回路3に出力する。誤り検出回
路3はその出力信号である誤り検出信号Fを誤り訂正回
路4と2入力AND回路8に入力する。この2入力AN
D回路8にはベリファイモード検出回路7の出力Gも入
力される。誤り訂正回路4は出力信号であるデータCお
よび2入力AND回路8の出力信号Hを異データ発生回
路5に出力する。異データ発生回路5は出力信号Dを出
力回路6に出力し、出力回路6は最終的な出力Eを出力
する。
ィデータBを比較して誤りが存在するかを判断し、誤り
があれば“H”レベルの、誤りがなければ“L”レベル
の誤り検出信号Fを出力する。誤り訂正回路4はメイン
データAに対して誤り検出信号Fが“H”レベルであれ
ばデータの訂正をし、“L”レベルであれば変更を加え
ずにデータCとして出力する。
えばUVPROMの書き込み電源を通常動作電圧より高
電圧に設定した時に、読み出しを行なうとHレベルを出
力するように動作するので、出力信号Gをベリファイモ
ード時には“H”レベルにし、それ以外のときは“L”
レベルにすることによって、誤り検出信号Fと出力信号
Gを入力に持つ2入力AND回路8は、メインデータA
またはパリティデータBのいずれかに誤りがあり、かつ
ベリファイモードであるときのみ2入力AND回路8の
出力信号Hが“H”レベルとなり、異データ発生回路5
に対してデータDをデータCとは異なるデータとして出
力するように要求する。
回路からなり、2入力AND回路8の出力信号Hが
“L”レベルであればデータCと同等のデータをデータ
Dとして出力し、“H”レベルであればデータCの反転
したデータをデータDとして出力して、この信号Dが出
力回路6から出力信号Eとして外部に出力される。
ァイモード以外では常に“L”レベルなので、読み出し
モード時には異データ発生回路5は入力したデータを素
通りさせるだけのものとなる。製造段階やデータ書き込
みで不良が発生すると、書き込みの確認であるベリファ
イを実行したときメインデータAまたはパリティデータ
B内に不良が存在する為誤り検出信号Fが“H”レベル
となるので、2入力AND回路8の出力信号Hも“H”
レベルになる。
とは異なる、すなわちデータCの反転データをデータD
として出力する為、最終的な出力信号Eは書き込んだデ
ータとは異なるデータが出力されることになる。このデ
ータEを書き込んだデータと比較することにより書き込
みに失敗したことがわかる。
PROMの構成図を示した図2を参照すると、メインデ
ータ用PROMセル1は出力信号のメインデータAを誤
り検出回路3及び誤り訂正回路4に出力する。パリティ
データ用PROMセル2は出力信号のパリティデータB
を誤り検出回路3に出力する。誤り検出回路3は出力信
号の誤り検出信号Fを誤り訂正回路4および異データ発
生回路5に出力する。誤り訂正回路4は出力信号のデー
タCを異データ発生回路5およびデータセレクタ9に出
力する。異データ発生回路5も出力信号のデータDをデ
ータセレクタ9に出力する。さらに、ベリファイモード
検出回路7も出力信号Gをデータセレクタ9に出力す
る。データセレクタ9は出力信号のデータIを出力回路
6を介し最終的な出力Eとして出力する。
ティデータBを比較して誤りが存在するかを判断して、
誤りがあれば“H”レベルの、誤りがなければ“L”レ
ベルの誤り検出信号Fを出力する。誤り訂正回路4はメ
インデータAに対して誤り検出信号Fが“H”レベルで
あればデータを訂正してデータCとして出力し、“L”
レベルであれば変更を加えずにデータAをデータCとし
て出力する。誤り検出信号Fは異データ発生回路5にも
入力されているので検出信号Fが“H”であれば誤りを
訂正されたデータCは訂正されたデータとは異なるデー
タDがデータセレクタ9へ入力される。
Gはベリファイモード時には“H”レベル、それ以外の
ときは“L”レベルとなり、その信号Gはデータセレク
タ9に入力されているので、データセレクタ9は読み出
しモード時にはデータCを、ベリファイモード時にはデ
ータDを選択して出力する。
に誤り訂正回路4の出力のデータCを選択しデータIと
して出力するので、最終的な出力EはデータAに誤りが
無ければそのままデータAが、誤りがあれば誤り訂正さ
れたデータCである。図1の例の場合と同じく最終的な
出力EがデータCと異なるデータを出力するのは、誤り
検出回路3が誤りを検出し、そしてベリファイモードで
あったときのみであるので、この実施例においてもベリ
ファイのみでメインデータAとパリティデータBの不良
の有無がわかる。
イ時に正しいデータを読み出すことが出来ればメインデ
ータA及びパリティデータB内には不良が存在しないと
いうことになるので、パリティデータBの期待値を用意
する手間も、パリティデータ検証の為の作業の増加も無
くなる。またベリファイをするだけでメインデータA及
びパリティデータB内の不良の有無がわかるので、通常
のPROM用のPROMライターを使用しながら、デー
タがメモリセルに書き込まれた後に起るデータの不良発
生に対応して設けられるECC回路により信頼性向上を
図るという目的をはたすことができるようになる。
路を有するPROMにおいて、このPROMがベリファ
イモードであることを検出する回路と読み出されたデー
タに誤りが存在するかを検出する回路と読み出されたデ
ータの誤りを訂正する回路と入力されたデータとは異な
るデータを発生する回路とを有し、誤り検出回路が読み
出されたデータから誤りを検出し、かつベリファイモー
ド検出回路がベリファイモードであることを検出したと
きに、書き込まれているべきデータとは異なるデータが
データ発生回路から発生されることにより、パリティデ
ータの期待値を用意する手間やパリティデータ検証の為
の作業の増加も無く、通常のPROM用のPROMライ
ターを使用しながら、データがメモリセルに書き込まれ
た後に起るデータの不良発生に対応して設けられるEC
C回路により信頼性向上を図ることができる。
内蔵のPROMの構成図である。
内蔵のPROMの構成図である。
構成図である。
示す構成図である。
Claims (4)
- 【請求項1】 誤り訂正符号回路を有する不揮発性半導
体記憶装置において、前記不揮発性半導体記憶装置が書
き込み確認をするベリファイモードであることを検出す
るためのベリファイモード検出回路と、読み出されたデ
ータに誤りが存在するかを検出するための誤り検出回路
と、前記読み出されたデータの誤りを訂正するための誤
り訂正回路と、入力されたデータをそのまま出力するか
またはそのデータとは異なるデータを発生する異データ
発生回路とを有し、前記誤り検出回路が前記読み出され
たデータから誤りを検出し、かつ前記ベリファイモード
検出回路が前記ベリファイモードであることを検出した
ときに、書き込まれているべきデータとは異なるデータ
が前記異データ発生回路から出力されることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項2】 前記読み出されたデータから誤りが検出
され、かつ前記ベリファイモードであることが検出され
たとき、前記誤り訂正回路により前記の誤りが訂正され
たデータが、前記異データ発生回路から発生されて出力
されることを特徴とする請求項1記載の不揮発性半導体
記憶装置。 - 【請求項3】 前記書き込まれているべきデータとは異
なるデータを出力するための手段として、前記誤り訂正
回路の出力信号および前記異データ発生回路の出力デー
タのうちの一方を前記ベリファイモード検出回路の出力
に応答して選択するデータセレクタを備え、このデータ
セレクタは、前記誤り検出回路が誤りを検出しかつ前記
ベリファイモード検出回路でベリファイモードであるこ
とが検出されたときのみ前記異データ発生回路の出力デ
ータを選択し、それ以外の読み出しモードでは前記誤り
訂正回路の出力を選択し出力する請求項1記載の不揮発
性半導体記憶装置。 - 【請求項4】 前記異データ発生回路が前記訂正された
データの反転データを出力する請求項2または3記載の
不揮発性半導体記憶装置。
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Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100487632B1 (ko) * | 1997-10-11 | 2005-07-28 | 주식회사 하이닉스반도체 | 디램의다중고장검사방법 |
US20030120858A1 (en) * | 2000-09-15 | 2003-06-26 | Matrix Semiconductor, Inc. | Memory devices and methods for use therewith |
US6591394B2 (en) | 2000-12-22 | 2003-07-08 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method for storing data bits and ECC bits therein |
US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
US7237082B1 (en) * | 2004-06-08 | 2007-06-26 | Sun Microsystems, Inc. | Spatially distributed parity protection |
US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
US8874958B2 (en) * | 2010-11-09 | 2014-10-28 | International Business Machines Corporation | Error detection in a mirrored data storage system |
CN102298112B (zh) * | 2011-05-05 | 2016-06-01 | 中兴通讯股份有限公司 | 一种可编程逻辑器件的测试方法及*** |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61134988A (ja) * | 1984-12-04 | 1986-06-23 | Toshiba Corp | 半導体メモリにおける誤り検出訂正機能制御系 |
US4726021A (en) * | 1985-04-17 | 1988-02-16 | Hitachi, Ltd. | Semiconductor memory having error correcting means |
EP0218830B1 (en) * | 1985-09-09 | 1992-04-29 | Hitachi, Ltd. | A memory test apparatus |
US4710934A (en) * | 1985-11-08 | 1987-12-01 | Texas Instruments Incorporated | Random access memory with error correction capability |
JP2527935B2 (ja) * | 1986-05-19 | 1996-08-28 | 株式会社 アドバンテスト | 半導体メモリ試験装置 |
US4872168A (en) * | 1986-10-02 | 1989-10-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated circuit with memory self-test |
US4761783A (en) * | 1986-10-17 | 1988-08-02 | Christensen Harold F | Apparatus and method for reporting occurrences of errors in signals stored in a data processor |
JP2613411B2 (ja) * | 1987-12-29 | 1997-05-28 | 株式会社アドバンテスト | メモリ試験装置 |
JPH01184700A (ja) * | 1988-01-11 | 1989-07-24 | Advantest Corp | メモリ試験装置 |
JP2821278B2 (ja) * | 1991-04-15 | 1998-11-05 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
JP2745252B2 (ja) * | 1991-06-24 | 1998-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
US5455517A (en) * | 1992-06-09 | 1995-10-03 | International Business Machines Corporation | Data output impedance control |
JPH06275098A (ja) * | 1993-03-24 | 1994-09-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2801495B2 (ja) * | 1993-04-07 | 1998-09-21 | シャープ株式会社 | 光記録再生装置 |
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