JPH01286060A

JPH01286060A - 記憶装置におけるｅｃｃエラー処理方式

Info

Publication number: JPH01286060A
Application number: JP63116655A
Authority: JP
Inventors: Takashi Ihi; 孝井比; Tokuji Furuto; 古戸　徳二
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1989-11-17
Anticipated expiration: 2011-06-05
Also published as: JP2503249B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕ＥＣＣ回路をそなえた記憶装置におけるＥＣＣエラー検
出時の処理方式に関し。

多ビット・エラーが発生したとき、可能な限りエラー発
生箇所を局限できるようにして、故障修理等の復旧処理
の効率化と迅速化とを図ることを目的とし。

５ＥＣ−ＤＥＤ−ＳｂＥＤコードを用いたＥＣＣ回路を
そなえた記録装置において、１ビット・エラーもしくは
多ビット・エラーが発生したそのエラー・アドレス、１
ビット・エラーの位置、シンドロームを含むエラー情報
を、エラー発生ごとに複数回分格納するエラー情報格納
部を設け、多ビット・エラー発生時に、エラー情報格納
部に格納されているエラー情報を用いて、多ビット・エ
ラーに近接して発生した１ピント・エラーの有無を検出
し、１ビット・エラーが有るときそのエラー・アドレス
と前記多ビット・エラーのエラー・アドレスとを比較し
１両エラー・アドレスが一致したとき、前記多ビット・
エラーのシンドロームと１ビット・エラーの位置とに基
づいて、多ビット・エラーを生じたブロックを判定する
構成をもつ。

〔産業上の利用分野〕

本発明は、ＥＣＣ回路をそなえた記憶装置におけるＥＣ
Ｃエラー検出時の処理方式に関するものであり、特に多
ピント・エラーが検出された場合のエラー位置の特定お
よびエラー位置メモリの置き換えを行う処理方式に関す
る。

〔発明の背景〕

複数ビットで構成されるＲＡＭを複数個用いて１ワード
を構成した記憶装置では、１つのＲＡＭが故障すると多
ビット・エラーとなってしまう。

しかし従来のＥＣＣ回路では、多ビット・エラー発生時
に、これらの複数個のＲＡＭの中のどのＲＡＭが故障し
たかを判定することができない。

また、これらのエラーが検出された場合、エラーの原因
がＲＡＭなのか、あるいはＲＡＭ以外の周辺回路の故障
によるものかを区別することも。

従来は不可能であった。

ところで、エラーが１ビット・エラーの場合にはＥＣＣ
回路で救済できるために修復はさほど急を要しないが、
多ビット・エラーの場合にはシステム・ダウンとなるた
めに至急、修復する必要がある。

一般にＲＡＭはアレーカード上に搭載されており、ＲＡ
Ｍの故障と判断できるから、アレーカードのみを交換す
ればよく、比較的短い時間でシステムを復旧できる。し
かし故障がアレーカードでなかった場合には、記憶装置
そのものを交換する必要があるために、長い時間システ
ムを停止しなければならない。

たとえば、故障原因がアレーカードと判断した場合、シ
ステムを１回止めてアレーを交換するが。

これでも直らない場合には、再度システムを止めて、今
度は記憶装置全体を入れ換えなければならなくなる。ま
たこの逆に、アレーカードのみを交換すればよいものを
、装置を交換したりすることもある。このようなことに
なる原因は、交換単位１　　　　　　　　　　毎での故
障位置の切り分けができないためである。

この結果、顧客に多大な迷惑をかけてしまうことになる
。

このため、特に多ビット・エラーが発生した場合には、
正確なエラーが発生した場合には、正確なエラー発生位
置を迅速に把握して故障修理に対応しなければ、システ
ム・ダウンの時間を不要に長くしてしまう。

また近年の記憶装置は、その処理能率を向上させるため
に、小さな記憶単位を多数用い、各記憶単位が並列動作
可能なようにインターリーブ構成されている。ここで各
記憶単位は、ＢＡＮＫあるいはＷＡＹと呼ばれている。

１つのＢＡＮＫの中では、ワード方向に多数のＲＡＭを
用いてひとつの列を作り、増設方向にもいくつかのＲＡ
Ｍを用いて９．いくつかの列を作る。

このようにしてＩＷＡＹ当たりの記憶容量を大き　′く
しで、全体的に高速動作が可能でかつ、大容量の記憶装
置が構成される。

このような記憶装置では、多数のＲＡＭを使用するため
ＥＣＣ回路が必要である。またＲＡＭが複数ビットで構
成されていることから特殊なコードを使用したＥＣＣ回
路にしなければならない。

ここで使用されるＥＣＣコードは、複数ビットで構成さ
れるＲＡＭに対応しているものであり、どのＲＡＭ１個
が故障して１ないし複数ビット誤りが生じたとしても、
絶対に誤訂正しないようなコードが使用されている。こ
れが５ＥＣ−ＤＥＤ−ＳｂＥＤコードと呼ばれるコード
であり、１ビット・エラーを修正し、ｂビット・エラー
を検出する機能をそなえているものである。

第７図は、ｂ＝４の場合の１ビット・エラー修正４ビッ
ト・エラー検出可能な５ＥＣ−ＤＥＤ−３４ＥＤコード
の一例である。コードそのものは一般的なものであり、
いくつもの種類のコードが考案されていて、すでに公知
な技術となっているので、詳細な説明は省（。

このコードは、１個のＲＡＭが４ピントで構成されるＲ
ＡＭを使用した記憶装置のＥＣＣ回路に使用されるコー
ドであり、１個のＲＡＭが故障して、２Ｌ°ツト・エラ
ーないし４ビット・エラーを発生しても、誤って他のピ
ントを訂正したりすることのないように作られている。

コードは４列ずつが１組になって、この組が１個のＲＡ
Ｍに対応している。ここの例ではＲＡＭ００ないしＲＡ
Ｍ１７で示す１８個のＲＡＭを使って、１ワード、７２
ビツトのデータを構成している。

１個のＲＡＭが故障して１ビツトが誤ると、１ビット・
エラーが発生するが、この時のシンドローム（エラーパ
ターン）は全部で７２列あるパターンのうち、ただ１つ
の列のパターンが得られるようにＥＣＣ回路が構成され
ている。これによって訂正が可能となる。ところが、２
〜４ビツトのエラーになるとシンドロームが混じり合っ
て、いずれの列とも一致しない。しかし、エラーがあっ
たことのみは識別できる。

本発明は、このようなＥＣＣコードを用いてエラー修正
および検出を行うＥＣＣ回路をそなえた記憶装置におけ
るＥＣＣエラー処理性能の向上を図るものである。

〔従来の技術〕

記憶装置に使用されているＥＣＣ回路によってエラーが
検出されると、シンドローム（エラーパターン）と、こ
の時のエラーを生じたアドレスとで構成されるエラー情
報が得られる。

１ビット・エラー発生時は、このシンドロームを解析す
ることにより、エラー・ピントの位置が判り、このため
１ワードが複数のアレーカードにまたがって構成されて
いた場合でも、どのアレーカードが故障しているかが決
定できる。またこれらのエラー情報は、ｌ事象もしくは
、複数事象分について装置内に保存されているのが普通
である。

従って、１ビット・エラーがシステムが運用中に発生し
ていても、従来は直ぐに修理することをせず、このシス
テムが定期保守時期になるまで待って、装置内に保存さ
れているエラー情報を使用し、アレーカードあるいは装
置を交換するなどの修理を行っていた。

１ビット・エラー時の場合はこれでもよいが。

システム運用中に多ビット・エラーが発生した場合には
筒車ではなく、まず故障した物を交換するために、それ
がアレーカードか、アレーカードを制御するための回路
（以下ＭＡＣと称する）かの切り分けをしなければなら
ない。

この場合、複数ビットで構成されるＲＡＭが故障すると
１ビツトないし複数ビットのエラーとなるので、これら
のエラーが過去に発生していなかったかどうかを、装置
内に保存されている先のエラー情報を参照して調べてみ
る。そして、同じアドレスのＲＡＭの位置にエラーが発
生していた場合には、アレーカードを疑い、他方、エラ
ー・アドレスが不一致の場合には、装置側を疑って交換
の対象としていた。

しかし、ＷＡＹアドレス等が異なる場合は９ＭＡＣ側を
疑うことにさほど大きな過ちは無いが。

−敗している場合においてアレーカードが悪いと決める
のは危険である。

これは、そのＷＡＹにのみ関するＭＡＣ側の回路の故障
等が考えられるからである。したがって。

この種の故障があった場合には、アレーカードを交換し
て復旧させると２回以上システム・ダウンが発生するこ
とになる。

〔発明が解決しようとする課題〕

前述したように、従来の記憶装置におけるＥＣＣ処理方
式では、システム運用中に多ビット・エラーが発生した
場合、故障部品を交換するために。

故障原因がアレーカード側かＭＡＣ側かを過去のエラー
発生情報より判断して切り分け、被疑部品を交換してい
た。そのため仮にアレーカードが悪いとしてこれを交換
した後に、また同じ障害が発生した場合には、今度はＭ
ＡＣ側を交換しなければならなくなり、結局２度ものシ
ステム・ダウンを起してしまうことがあった。

また、エラーが発生した時点では被疑部品の特定に確証
が得られず５また重要なシステムであって再度のダウン
に耐えられないものの場合には。

両方の部品を一度に交換してしまうしかなかった。

これは交換時間がロスとなるばかりでなく、保守部品の
単位を大きくしておかなければならないという問題があ
った。

また、交換した部品は工場等に持ち帰り、故障調査およ
び修理が行われるが、原因がアレーカードと判明してい
ても、多ビット・エラーの場合には、このアレーカード
上に搭載されている複数個のＲＡＭの内のどれが故障を
起しているかは判らず、しかもこの情報はどこにも残さ
れていないため、過去の故障情報を利用して総合的に故
障箇所を判断することができなかった。

また最悪のケースとして、ＭＡＣとアレーカードの両方
の部品が交換された場合、更に時間がかかるということ
があった。つまり１片方のみに原因があるにもかかわら
ず１両方の被疑部品を調査しなければならなかったから
である。

従って、１ビツト、多ビット・エラーがそれぞれ発生し
ている中で、これらのエラー・アドレスを見て、多ビッ
ト・エラーの障害原因が記憶装置内の制御回路（ＭＡＣ
）側なのか、アレーカード内のＲＡＭ側なのかを即座に
判断して、必並最小限の部品の交換、および必要最小限
の時間でシステムを復旧できることが望ましい。また、
故障原因がアレーカードにある場合、故障しているＲＡ
Ｍブロックを指示する情報が残り、後の故障修理の助け
となることが望ましい。さらに交替メモリを具備してい
る記憶装置においては、このＲＡＭブロックをそっくり
交替メモリと交替させて１部品の交換無しに、つまりシ
ステムの電源を切断することなく即座にシステムを復旧
させることができることが望ましい。

本発明は、多ビット・エラーが発生したとき。

可能な限りエラー発生箇所を局限できるようにして、故
障修理等の復旧処理の効率化と迅速化とを図ることを目
的とする。

〔課題を解決するための手段〕

本発明は、以下の事実を考慮に入れることによって９課
題の解決を図るものである。

一般的に１部品の故障というものは、単一故障が多く、
同時に２個以上の部品が故障する確率は低いこと、従っ
て複数ビットを有している１個の部品が故障した場合、
この部品に関係するピントのみにエラーが発生し、他の
ブロックに対応するＲＡＭは故障しないと考えることが
できる。

・更にこれらのエラーとなっているビットを含む１ワー
ドの“ｌ”、“Ｏ′のデータは、ランダム値に近いこと
、このために、この故障部品に関係するピント部分には
、データにより１ビツト、もしくは多ビット・エラーが
発生すること。

・計算機システムは、高速に大容量のデータを書込み、
読出しを常に行っているから、−旦、エラーが出ると、
エラーが連続的に発生しやすいこと。

・５ＥＣ−ＤＥＤ−ＳｂＥＤコードを用いたＥＣＣ回路
は、多ビット・エラー発生時に、エラー・ブロックの位
置にほぼ固有のシンドロームを出力するので、これから
エラー・ブロック位置を推定できること。

・故障部品（ブロック）では、１ビット・エラーと多ビ
ット・エラーが高い相関で発生すると考えられるので、
エラー情報間で相関をとり、多ビット・エラーと１ビッ
ト・エラーが同じアドレスで発生しているとき、１ビッ
ト・エラーのエラー・ビット位置が多ビット・エラーで
推定されたエラー・ブロックに含まれていれば、そのエ
ラー・ブロックは高い確率で故障と判定できること。

第１図に９本発明の原理的構成を例示的方法で示す。

図において。

１は、メモリであり、適当なブロック構成をとっている
、たとえばアレーカード上のＲＡＭチップ１個を１ブロ
ツクとしたり、または制御回路側にある書込み、読出し
データレジスタを数ビットずつ１個のＬＳＩ等で構成し
ている場合、このＬＳＩ等のチップ１個を１ブロツクと
する。

２は、ＥＣＣ回路であり、５ＥＣ−ＤＥＤ−ＳｂＥＤコ
ードによるＥＣＣチエツクを行い、シンドローム（エラ
ーパターン）を生成する。

３は、エラー解析部であり、シンドロームに基づいて、
１ピント・エラーか多ビット・エラーかの判定、１ビッ
ト・エラーの場合のエラー・ビット位置の決定および修
正、などを行う。

４は、エラー情報記憶部であり、エラー解析部３による
エラー解析結果と、シンドローム、エラー・アドレスな
どからなるエラー情報が、エラー発生ごとに複数（Ｎと
する）回数分格納される。

５は、エラー・ブロック判定部であり、エラー解析部３
が多ビット・エラーを検出したとき、エラー情報記憶部
４のエラー情報に基づいて、可能な場合にエラー・ブロ
ックを特定する。

具体的には、多ビット・エラーに近接してｌビット・エ
ラーが発生しているかどうかを調べ、１ビット・エラー
が発生していたとき９両方のエラー・アドレスが−敗し
、かつ１ピント・エラーの位置が、多ピント・エラーの
シンドロームから推定されたブロックの位置に一激する
かどうかを調べ、全て一致するとき、そのブロックを故
障と判定する。

故障と判定されたブロックの位置は記録され。

故障修理の際利用可能にする。また交替メモリが用意さ
れている場合、故障ブロックと自動的に交替させる。

〔作　用〕

はじめに２本発明において、５ＥＣ−ＤＥＤ−ＳｂＥＤ
コードにより多ビット・エラー発生時のエラー・ブロッ
クを推定する方法について述べる。

第７図に示す５ＥＣ−ＤＥＤ−３４ＥＤコードの例で説
明すると、１ビット・エラーが発生した場合には１図示
されている７２列のコードのいずれか１つがシンドロー
ム・パターンとして生成されることになり、そのエラー
・ビットの位置が特定できる。しかし、２ないし４ビツ
トの多ビット・エラーが発生した場合には、生成される
シンドローム・パターンが７２列のコードのいずれとも
一致せず、エラーが発生したことは判ってもエラー・ブ
ロックの位置は特定できない。

しかし、各ブロックに対応するＲＡＭのうちの１個が故
障して多ビット・エラーが発生したときのシンドローム
を計算してみると、第２図に例示されるように、故障し
たブロックの位置ごとにシンドローム・パターンに微妙
な差異が生ずる。

たとえば、１つのブロックのうち、４ビット全部が誤っ
た時のシンドロームは、第２図に示されている各ブロッ
クにおいて左端の１列に示すように１＆ＩＩＬか存在せ
ず、このシンドロームのパターンは、他のブロックで４
ビット全部が誤った時のそれとは異っている。

同様にして１つのＲＡＭ中において、任意の３ピントが
誤った場合には、　４Ｃ３の組み合せに応じて４通りの
シンドローム・パターンができる。

これらのパターンの場合は、他のブロック内の任意の３
ビツトが誤った時、たまたま同じパターンを生じるケー
スも若干存在する。第２図において。

各ブロックに右端の４列が、任意の３ピントを誤った時
のシンドローム・パターンを示している。

同様にして１つのＲＡＭ中において、任意の２ビツトが
誤った場合には、　４Ｃ３の組合せに応じて６通りのシ
ンドローム・パターンができる。これらのパターンにつ
いては、他のブロック内の任意の２ビツトが誤った時に
、たまたま同じパターンになるケースも若干存在する。

このため本発明では多ビット・エラーの場合に。

故障したブロックを１つに絞れないことがあるので、そ
のシンドロームからいくつかのブロック位置をまず候補
として推定する。

そして多ビット・エラーに前後して１ビット・エラーが
同じアドレスで重ねて発生しているときには、１ビット
・エラー位置が多ビット・エラーにおける先の推定ブロ
ック位置のうちの１つに含まれる場合に限り、その推定
ブロック位置を多ビット・エラーの発生位置として特定
する。

なおここでの１ビット・エラーは、あるブロック内にお
いて複数ビットが誤り、他のビットが誤訂正を受けた結
果のものではない、これは、ここで使用しているＥＣＣ
コードによって保証されている。従って故障が１つのＲ
ＡＭにしか発生していない場合に１ビット・エラーが発
生したなら。

このエラーの発生原因は、このＲＡＭの故障によるもの
しかないといえる。

一般的な５ＥＣ−ＤＥＤのみのＥＣＣコードを使用した
場合には、ブロック・エラーが発生したときに他のビッ
トを誤訂正する確率が高いので。

本発明では５ＥＣ−ＤＥＤ−ＳｂＥＤコードを使用する
ことを前提としている。

第１図に示された本発明の構成では、エラー・プロンク
判定部５が、多ビット・エラーの故障部品特定処理を行
う０図中のフローはそのアルゴリズムを示したもので、
ハードウェア回路あるいはソフトウェア手段によって実
現される。

以下、Ｎ単にフローの各ステップ■ないし■を説明する
。なお、エラー情報記憶部４には、エラー解析部３によ
って生成された最近のエラー情報が、複数回分格納され
ているものとする。

■：多ビット・エラーを検出する。

■：■で多ピント・エラーが検出されたとき、その近く
で１ビット・エラーが生じているかどうかを調べる。

■：■で１ビット・エラーが尋食出されたならそのアド
レスと、多ピント・エラーのアドレスとを比較し、一致
しているかどうかを判定する。

■：■でアドレスが一致した場合、１ビット・エラーの
エラー・ビット位置が多ビット・エラーの推定エラー・
ブロックに含まれるかどうかを調べる。

■：■で１ビット・エラーのエラー・ビット位置を含む
推定エラー・ブロックが検出されたとき。

その推定エラー・ブロックを故障部品と判定し。

記録する。

■：■でアドレス不一致および■で該当する推定エラー
・ブロックが存在しなかった場合には、推定エラー・ブ
ロック以外の部品の故障と判定する。

〔実施例〕

第３図に２本発明の実施例による記憶値Ｗ（ＭＳＵ）の
構成を示す０図において。

ＩＯは、記憶装置（ＭＳＵ）。

１１．２２はチエツク・ビット発生器（ＣＧ）。

１２ないし１６，２０．２１．２５はレジスタ。

１７．１８．２４はデコーダ（ＤＥＣ）。

１９は、複数のＲＡＭからなるインターリーブ構成のメ
モリ。

２３は、排他的ＯＲ回路。

２６は、エラー情報記憶回路。

２７は、エラー・ブロック判定回路。

２日は、排他的ＯＲ回路で構成された訂正回路である。

簡単に動作を説明する。書き込みアクセスの場合１図示
されていない記憶制御袋Ｗ（ＭＣＵ）からデータ（ＷＤ
）とアドレス（Ａ　Ｄ　Ｄ）が与　えられると、データ
（ＷＤ）は、レジスタ１２にセットされるとともに、チ
エツク・ビット発生器（ＣＧ）１１に人力され、チエツ
ク・ビット（ＥＣＣビット）が生成されて、レジスタ１
３にセントされる。またアドレス（Ａ　Ｄ　Ｄ）は、バ
ンク・アドレス、ＲＡＭ内アドレス、チップ・アドレス
に分離されて、それぞれレジスタ１４゜１５．１６にセ
ントされる。

バンク、アドレスおよびチップ・アドレスは。

それぞれデコーダ１７．１８により、バンク・セレクト
信号およびチップ・セレクト信号に変換され、ＲＡＭ内
アドレスとともに、メモリ１９に与えられる。

そしてこれらのアドレスによって選択されたメモリ１９
の番地に、データ（ＷＤ）およびそのチエツク・ビット
が書き込まれる。

一方、読み出しアクセスの場合には、与えられたアドレ
スにより選択されたメモリの番地からデータとチエツク
・ビットが読み出され、それぞれレジスタ２０．２１に
セットされる。

レジスタ２０のデータは、チエツク・ビット発生器（Ｃ
Ｇ）２２へ入力されて、チエツク・ビットが生成される
。この生成されたチエツク・ビットと、レジスタ２１の
チエツク・ビットとは、それぞれ排他的ＯＲ回路２３へ
入力され、レジスタ２０のデータにエラーがある場合、
それに応じたシンドロームが生成される。正常データの
場合のシンドロームのパターンは、　ａｌｌ″０”であ
る。

シンドロームは、デコーダ（ＤＥＣ）２４で。

修正用データとして、１ビット・エラーのエラー・ビッ
ト位置１．修正可エラー／修正不能エラーなどの各情報
に変換される。

修正用データは、１ビット・エラーのときにのみ発生さ
れ、訂正回路２８に入力されて、レジスタ２０からのデ
ータのエラー・ピントを修正する。

１ビット・エラーあるいは多ビット・エラーがある場合
、デコーダ２４から出力される各情報と。

そ゛のときのアドレスおよびシンドロームが、エラー情
報記憶回路２６に書き込まれる。

エラー・ブロック判定回路２７は、エラー情報記憶回路
２Ｇ中に、多ピット・エラーのエラー情報を検出すると
、近傍にある１ビット・エラーのエラー情報との間の相
関を調べ、一定の条件のもとてエラー・ブロック位置を
判定する。

第４図および第５図に９．エラー情報記憶回路２６およ
びエラー・ブロック判定回路２７の詳細な実施例構成を
示す。

エラー情報記憶回路２６は、第４図上部に示される３段
４行のシフトレジスタ群で構成されている。シフトレジ
スタの段数は３段に限られるものではなく、多い程多（
のエラー情報を格納でき。

エラー情報間の相関を多くとることができる０段は５Ｔ
ＡＧＥ−０，５ＴＡＧＥ−１，５ＴＡＧＥ−２で表わさ
れ１行は、Ｓ、Ｃ３，Ｅ、ＣＥで表わされる。これらの
シフトレジスタ群には、以下に述べる種々のエラー情報
が入力されるが、同じエラー情報が重複入力されないよ
うにする。

８行、Ｃ８行は多ビット・エラー用で、８行のシフトレ
ジスタには、８ビツトのシンドローム５ＹＮＤが入力さ
れ、Ｃ８行のシンドロームレジスタには、多ビット・エ
ラーすなわちデータ・ブロック・エラー（ＤＢＥ）が発
生したときのバンク・アドレスおよびバンク内チップ・
セレクト（Ｃ３）アドレス等からなるエラー・アドレス
ＤＢＥ−ＡＤが入力される。

Ｅ行、ＣＥ行は１ビット・エラー用で、Ｅ行のシフトレ
ジスタには、７ビツトからなる１ビット・エラーのピン
ト位置データＥ−ＢＩＴが入力され、ＣＥ行のシフトレ
ジスタには、１ピント・エラー（Ｓ　Ｂ　Ｅ）が発生し
たときのエラー・アドレス５ＢＥ−ＡＤが入力される。

Ｓ、Ｃ５，Ｅ、ＣＥの各行のシフトレジスタでは、デー
タが入力されるごとに以前のデータが右シフトされる。

その結果の各段５ＴＡＧＥ−０゜１．２から出力される
信号は、それぞれ次のように表わされる。

Ｓ−０，３−１，３−２Ｃ３−０，Ｃ３−１，Ｃ５−２Ｅ−０，８−１，Ｅ−２ＣＥ−０，ＣＥ−１，ＣＢ−２これらの信号は、第４図の下部に示されているエラー・
ブロック判定回路２７の３つの点線ブロックからなるア
ドレス比較部２７ａ、２７ｂ。

２７ｃに選択的に入力される。

アドレス比較部２７ａは、、ＣＥ−０に一致するＣ３−
０．Ｃ３−１，Ｃ３−２を比較器ＣＭＰ−００、ＣＭＰ
−０１，ＣＭＰ−０２でそれぞれ検出し、エラー・アド
レスの一致が得られた段のＳ信号（ＳＹＮＤ）、Ｅ信号
（Ｅ−Ｂ　ＩＴ）、ＣＥ倍信号ＳＢＥ−ＡＤ）を、５Ｏ
ＵＴ−０，ＥＯＵＴ−０，ＣＡＤＤ−０として出力する
。なお先行する段の比較で一致が得られたとき、後段の
比較は禁止され、情報の重なり合いが防止される。

アドレス比較部２７ｂ、２７Ｃは、２７ａと同様な構成
をもち、それぞれＧＥ−１，ＣＢ−２に一致する０３−
０．Ｃ３−１，Ｃ３−２を検出して、一致する段のＳ、
Ｅ、ＣＥの各信号を、Ｓ。

ＵＴ−１，ＥＯＵＴ−１，ＣＡＤＤ−１，および５ＯＵ
Ｔ−２，ＥＯＵＴ−２，ＣＡＤＤ−２として出力する。

これらの信号は、全部で３組出力されるが、同時には各
組が選択されないように制御されている。

各アドレス比較部２７ａ、２７ｂ、２７ｃには。

いずれかの段でエラー・アドレスの一致が得られたとき
を検出するＯＲ回路０Ｒ−１ｓＴ、０Ｒ−２ＮＤ、０Ｒ
−３ＲＤが設けられており（ＯＲ−２ＮＤ、０Ｒ−３Ｒ
Ｄは図示省略）、ソれぞれから一致検出信号ＭＡＴＣＨ
ＩＳＴ、ＭＡＴＣＨ２ＮＤ、ＭＡＴＣＨ３ＲＤが出力さ
れる。

０Ｒ−Ｉ　ＳＴは、定数１０”入力により常時出力可能
にされ、０Ｒ−２ＮＤは、ＭＡＴＣＨＩｓＴが“１″の
とき（−敗検出）出力を禁止され、０Ｒ−３ＲＤは、Ｍ
ＡＴＣＨＩＳＴかＭＡＴＣＨ２ＮＤが“１″のとき出力
を禁止される。したがって、ＭＡＴＣＨＩＳＴ、ＭＡＴ
ＣＨ２ＮＤ。

ＭＡＴＣＨ３ＲＤは、この配列順に優先順位をもつ択一
的信号である。

各アドレス比較部２７ａ、２７ｂ、２７ｃから出力され
る５ＯＵＴ、ＥＯＵＴ、ＣＡＤＤ（７）各信号は、エラ
ー・ブロック判定回路２７の残りの部分を構成する第５
図の回路における入力側のＡＮＤ回路において、ＭＡＴ
ＣＨＩＳＴ、ＭＡＴＣＨ２ＮＤ、ＭＡＴＣＨ３ＲＤによ
って選択され、それぞれシンドローム・デコーダ５ＹＮ
Ｄ−ＤＥＣ，エラー・ビット位置、デコーダＥ−ＢＩＴ
−ＤＥＣ，エラー・アドレス・レジスタＥＡＤに入力さ
れる。

５ＹＮＤ−ＤＥＣは、シンドローム５ＹＮＤをデコード
し、ブロック・エラー信号ＥＢＬ−３ＥＬを出力する。

ここでＥＢＬ−３ＥＬ信号は。

１８個のブロックのうちの１つを示す信号であり。

１〜敗本がオンとなる。これが候補。

一方、Ｅ−ＢＩＴ−ＤＥＣは１選択されたＥ−ＢＩＴを
デコードして、１ビット・エラーの位置をブロック単位
で示すビット・エラー信号ＥＢＴ−３ＥＬを出力し、１
ビット・エラーがあれば。

必ずいずれかの１つのブロックに対応する線がオンとな
るようにする。

各１８本のＥＢＬ−３ＥＬ信号とＥＢＴ−３ＥＬ信号と
は、ＡＮＤ回路で論理積をとられ、オン同士が一致した
ビットに対応するエラー・ブロック・レジスタＥＢＬの
ピット位置をオンにセントする。エラー・ブロック・レ
ジスタＥＢＬは、ブロック数に対応するビット数をもっ
ている。

このようにして、多ビット・エラーのエラー・ブロック
と１ビット・エラーのエラー・ブロックとが一致したと
き、対応するエラー・アドレスが。

エラー・アドレス・レジスタＥＡＤに格納される。

ここでアドレス長は、８ビツトあるものとされる。

これにより、エラー・ブロック・レジスタＥＢＬとエラ
ー・アドレス・レジスタＥＡＤとを見ることにより、多
ビット・エラーを生じたかどうか。

また多ビット・エラーを生じたとき、そのブロックのア
ドレスと位置とを知ることができ、具体的にはアレーカ
ード上の故障したＲＡＭを特定することができる。また
これらのレジスタＥＢＬ、ＥＡＤに何も情報がセットさ
れていないエラーの場合には、ＲＡＭの単一故障による
多ビット・エラー以外のエラーとして、たとえばＭＡＣ
部を疑うことができる。

これらのエラー・ブロック・レジスタＥＢＬ。

エラー・アドレス・レジスタＥＡＤの情報を用いること
により、故障したメモリのブロック（たとえばＲＡＭ）
を交替メモリとして予め用意したメモリのブロック（Ｒ
ＡＭ）と交替させることができる。第６図にその１実施
例を示す。

なお第６図では９図を簡単にするため、バンクを１つだ
け示しである。またアドレスの奥行（増設方向）として
ＲＡＭチップが４つ使われており、これを選択するため
に２ビツトのチップセレクトアドレスがある。図中のＡ
ＬＴ−ＲＥＧＡＤＤレジスタには、エラー・アドレス中
の２ビツトのチップ・セレクト・アドレスと交替指示が
セットされ、ＡＬＴ−ＲＥＧ　　ＤＡＴＡレジスタには
、エラー・ブロックの位置を示す５ピントの情報が格納
される。これによって１８ブロツク中の１ブロツクを選
択する交替メモリＡＬＴ−ＭＥＭは、ブロックサイズの
４ビツトのデータを格納する大きさをもつ。

書き込みデータＷＤは７２ピントあり、セレクタ５ＥＬ
−０を介して書き込みレジスタＷＤ−ＲＥＧに格納され
る。

メモリＭＥＭを格納する各ＲＡＭが正常の場合には、書
き込みレジスタＷＤ−ＲＥＧの出力は。

並列にメモリＭＥＭに入力され、アドレスＡＤＤによっ
て選択された番地に書き込まれる。またメモリＭＥＭか
ら読み出された７２ビツトの読み出しデータＲＤは、セ
レクタ５ＥＬ−２を介して読み出しレジスタＲＤ−ＲＥ
Ｇに格納され、ＥＣＣ処理されて出力される。

ＥＣＣ処理で多ビット・エラーが検出されると。

ＡＬＴ−ＲＥＧ　　ＤＡＴＡレジスタに前述したエラー
・ブロックの位置情報がセットされ、ＡＬＴ−ＲＥＧ　
　ＡＤＤレジスタにエラー・アドレス２ビツトがセット
される。また交替指示ビットもオンにされる。

書き込み時には、ＡＬＴ−ＲＥＧ　　ＤＡＴＡレジスタ
のエラー・ブロック位置情報によりセレクタ５ＥＬ−１
を醸■韮し、８亥当するエラー・ブロックの４ビットデ
ータＡＬＴ−ＷＤを選択して、交替メモリＡＬＴ−ＭＥ
Ｍに送る。一方、比較器ＣＯＭＰは、入力されたアドレ
スＡＤＤと、ＡＬＴ−ＲＥＧ　　ＡＤＤレジスタのエラ
ー・アドレスとを比較し、一致したとき、交替メモリＡ
ＬＴ−ＭＥＭに対して、ライト・イネーブル信号ＷＥを
出力する。

セレクタ５ＥＬ−２は、ＡＬＴ−ＲＥＧ　　ＤＡＴＡレ
ジスタに含まれるエラー・ブロックの位置情報により７
２ビツト中の対応の４ビツトが選択され、ＡＬＴ−ＲＥ
Ｇ　　ＡＤＤレジスタに含まれる交替指示ビットとによ
り制御され、メモリＭＥＭから読み出されるエラー・ブ
ロック・データを。

交替メモリＡＬＴ−ＭＥＭから読み出したブロック・デ
ータで書き換え、読み出しレジスタＲＤ−ＲＥＧに格納
する。

なお、交替メモリＡＬＴ−ＭＥＭを使用した直後は、交
替メモリＡＬＴ−ＭＥＭ中のデータは確定していないの
で、クリアが必要となる。この作業は、ｓｖｐソフトに
よる命令等で、ＣＰＵを使用して記憶装置に書き込み命
令を発行することによりなされる。

多ビット・エラーが発生したとき仮に装置がシステムダ
ウンするものとすれば、記憶装置内部のメモリの内容を
保証する必要がない、したがって。

システムダウンを確認した後は交替メモリを起動して交
替させてしまい、交替したＲＡＭ部分に該当するアドレ
ス領域をＣＰＵからクリアすることが可能である。この
後、簡単なメモリ・テストを施した後、エラーが発生し
ない場合には、システムに対し再ＩＰＬを起動して、復
旧させることができる。

本実施例では、アレーカード上のＲＡＭ１個をエラー・
ブロック１個と定義し、それに基づくシンドローム・パ
ターンに対応するデコーダを準備してお（ことにより、
ＭＡＣ等の制御回路の故障の場合の被疑箇所の推定も可
能となる。

〔発明の効果〕

本発明は、１ビツト、多ビット・エラーがそれぞれ発生
している中で、これらのエラー・アドレスを見て、多ビ
ット・エラーの障害原因が記憶装置内の制御回路（ＭＡ
Ｃ）側なのか、アレーカード内のＲＡＭ側なのかを即座
に判断して、必要最小限の部品の交換、および必要最小
限の時間でシステムを復旧させることがで、きる。

また、故障原因がアレーカードにある場合、故障してい
るＲＡＭブロックを指示する情報を残し。

後の故障修理を容易にする。

また、交替メモリを具備している記憶装置においては、
このＲＡＭブロックをそり（り交替メモリと交替させて
２部品の交換無し、つまりシステムの電源を切断するこ
となく即座にシステムを復旧させることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の詳細
な説明するための多ビット・エラーのシンドロームの説
明図、第３図は本発明の１実施例による記憶装置の構成
図、第４図および第５図はそれぞれ本発明の１実施例に
よる詳細回路図、第６図は交替メモリをもつ本発明の１
実施例の回路図、第７図は５ＥＣ−ＤＥＤ−３４ＥＤコ
ードの説明図である。第１図中。ｌ：メモリ２　：　ＥＣＣ回路３：エラー解析部４：エラー情報記憶部５：エラー・ブロック判定部

Claims

【特許請求の範囲】１）ＳＥＣ−ＤＥＤ−ＳｂＥＤコードを用いたＥＣＣ回
路（２）をそなえた記憶装置において、１ビット・エラ
ーもしくは多ビット・エラーが発生したそのエラー・ア
ドレス、１ビット・エラーの位置、シンドロームを含む
エラー情報を、エラー発生ごとに複数回分格納するエラ
ー情報記憶部（４）を設け、多ビット・エラー発生時に、エラー情報記憶部（４）に
格納されているエラー情報を用いて、多ビット・エラー
に近接して発生した１ビット・エラーの有無を検出し、
１ビット・エラーが有るときそのエラー・アドレスと前
記多ビット・エラーのエラー・アドレスとを比較し、両
エラー・アドレスが一致したとき、前記多ビット・エラ
ーのシンドロームと１ビット・エラーの位置とに基づい
て、多ビット・エラーを生じたブロックを判定すること
を特徴とする記憶装置におけるＥＣＣエラー処理方式。２）請求項１において、交替用メモリを設け、エラーと
判定されたブロックを交替用メモリで置き換えることを
特徴とする記憶装置におけるＥＣＣエラー処理方式。