JP2745252B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、誤り訂正回路を有する半導体記憶装置に関す
る。
し、特に、誤り訂正回路を有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】半導体記憶装置には、メモリセルアレイ
からのデータ読出時に、読出されたデータに誤りがあっ
た場合それを訂正する誤り訂正回路（ＥｒｒｏｒＣｏｒ
ｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ：以下、ＥＣＣと略
す）が内蔵されたものがある。
からのデータ読出時に、読出されたデータに誤りがあっ
た場合それを訂正する誤り訂正回路（ＥｒｒｏｒＣｏｒ
ｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ：以下、ＥＣＣと略
す）が内蔵されたものがある。
【０００３】一般に、任意のビット長のデータに誤りが
あるか否かは、このデータにパリティビットと呼ばれる
１ビットのデータを付加することによって検出できる。
このような検出方法はパリティチェックと呼ばれる。パ
リティチェックによれば、誤りを検出されるべきデータ
とパリティビットのデータのうち、データ“１”のビッ
トの数が偶数（または奇数）となるように、パリティビ
ットのデータが設定される。したがって、データ“１”
のビットの数を調べれば１ビットの誤りの有無を検出す
ることができる。
あるか否かは、このデータにパリティビットと呼ばれる
１ビットのデータを付加することによって検出できる。
このような検出方法はパリティチェックと呼ばれる。パ
リティチェックによれば、誤りを検出されるべきデータ
とパリティビットのデータのうち、データ“１”のビッ
トの数が偶数（または奇数）となるように、パリティビ
ットのデータが設定される。したがって、データ“１”
のビットの数を調べれば１ビットの誤りの有無を検出す
ることができる。
【０００４】しかしながら、パリティチェックによれ
ば、どのビットに誤りがあるかを検出することはできな
いので、誤りを訂正することができない。そこで、誤り
を検出し、かつこれを訂正するためには、誤りを検出さ
れるべきデータに、複数ビットのデータが付加される。
この複数ビットのデータは、誤りの検出および訂正のた
めの冗長ビットであり、チェックビットと呼ばれる。以
下、チェックビットのデータをパリティデータと呼ぶ。
チェックビットが付加されたデータは、誤り訂正コード
と呼ばれる。
ば、どのビットに誤りがあるかを検出することはできな
いので、誤りを訂正することができない。そこで、誤り
を検出し、かつこれを訂正するためには、誤りを検出さ
れるべきデータに、複数ビットのデータが付加される。
この複数ビットのデータは、誤りの検出および訂正のた
めの冗長ビットであり、チェックビットと呼ばれる。以
下、チェックビットのデータをパリティデータと呼ぶ。
チェックビットが付加されたデータは、誤り訂正コード
と呼ばれる。
【０００５】一般に、３２ビットのデータに発生した１
ビットの誤りを訂正するには、６ビットのパリティデー
タを付加する必要があり、８ビットのデータに発生した
１ビットの誤りを訂正するには４ビットのパリティデー
タが必要である。
ビットの誤りを訂正するには、６ビットのパリティデー
タを付加する必要があり、８ビットのデータに発生した
１ビットの誤りを訂正するには４ビットのパリティデー
タが必要である。
【０００６】ＥＣＣは、読出されたデータと、これに対
応するパリティデータとに、所定の演算を施すことによ
って、前記読出されたデータの誤りを訂正し、訂正後の
データを最終的な読出データとして出力する。
応するパリティデータとに、所定の演算を施すことによ
って、前記読出されたデータの誤りを訂正し、訂正後の
データを最終的な読出データとして出力する。
【０００７】このようなＥＣＣは、その製造工程中に予
めデータが書込まれ、製造後はデータの読出のみが可能
な、いわゆるマスクＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍ
ｏｒｙ）に現在多く適用されている。最近では、ＥＣＣ
は、ＥＥＰＲＯＭ（Ｅｒｅｃｔｏｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲＯ
Ｍ）などの、製造後にデータを書換えることが可能な記
憶装置にも適用することが提案されている。
めデータが書込まれ、製造後はデータの読出のみが可能
な、いわゆるマスクＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍ
ｏｒｙ）に現在多く適用されている。最近では、ＥＣＣ
は、ＥＥＰＲＯＭ（Ｅｒｅｃｔｏｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲＯ
Ｍ）などの、製造後にデータを書換えることが可能な記
憶装置にも適用することが提案されている。
【０００８】図１０は、ＥＣＣを有する従来のマスクＲ
ＯＭの全体構成の一例を示す概略ブロック図である。次
に、図１０を参照しながら、ＥＣＣを有する従来のマス
クＲＯＭの構成について説明する。
ＯＭの全体構成の一例を示す概略ブロック図である。次
に、図１０を参照しながら、ＥＣＣを有する従来のマス
クＲＯＭの構成について説明する。
【０００９】このマスクＲＯＭは、外部に読出されるべ
き本来のデータが記憶されたメモリセルアレイ（以下、
正規メモリセルアレイと呼ぶ）１と、メモリセルアレイ
１から読出されたデータの誤りを訂正するためのパリテ
ィデータが記憶されたメモリセルアレイ（以下、パリテ
ィメモリセルアレイと呼ぶ）とを含む。
き本来のデータが記憶されたメモリセルアレイ（以下、
正規メモリセルアレイと呼ぶ）１と、メモリセルアレイ
１から読出されたデータの誤りを訂正するためのパリテ
ィデータが記憶されたメモリセルアレイ（以下、パリテ
ィメモリセルアレイと呼ぶ）とを含む。
【００１０】メモリセルアレイ１は、３２ビットのデー
タに対応して３２個のブロックＤＢ０〜ＤＢ３１を含
む。同様に、パリティメモリセルアレイ２は、６ビット
のパリティデータに対応して、６つのブロックＤＰ０〜
ＤＰ５を含む。
タに対応して３２個のブロックＤＢ０〜ＤＢ３１を含
む。同様に、パリティメモリセルアレイ２は、６ビット
のパリティデータに対応して、６つのブロックＤＰ０〜
ＤＰ５を含む。
【００１１】複数のワード線ＷＬがメモリセルアレイ１
およびパリティメモリセルアレイ２に共通に設けられ
る。複数のビット線ＢＬが、３８個のブロックＤＢ０〜
ＤＢ３１，ＤＰ０〜ＤＰ５の各々に設けられる。
およびパリティメモリセルアレイ２に共通に設けられ
る。複数のビット線ＢＬが、３８個のブロックＤＢ０〜
ＤＢ３１，ＤＰ０〜ＤＰ５の各々に設けられる。
【００１２】これらのワード線ＷＬはＸデコーダ３に接
続され、これらのビット線ＢＬはＹゲート７に接続され
る。
続され、これらのビット線ＢＬはＹゲート７に接続され
る。
【００１３】アドレスバッファ５は、アドレス入力端子
Ａ０〜Ａｎに外部から供給されたアドレス信号を波形整
形および増幅して、Ｘデコーダ３およびＹデコーダ４に
与える。
Ａ０〜Ａｎに外部から供給されたアドレス信号を波形整
形および増幅して、Ｘデコーダ３およびＹデコーダ４に
与える。
【００１４】Ｘデコーダ３は、アドレスバッファ５から
のアドレス信号をデコーダして、前記複数のワード線Ｗ
Ｌのうち、このアドレス信号に対応する１本のみを活性
化する。
のアドレス信号をデコーダして、前記複数のワード線Ｗ
Ｌのうち、このアドレス信号に対応する１本のみを活性
化する。
【００１５】Ｙデコーダ４は、アドレスバッファ５から
のアドレス信号をデコードして、Ｙゲート７を制御す
る。
のアドレス信号をデコードして、Ｙゲート７を制御す
る。
【００１６】具体的には、Ｙゲート７は、３２個の正規
メモリセルアレイブロックＤＢ０〜ＤＢ３１に対応して
３２個のブロックＹＧＤ０〜ＹＧＤ３１と、６つのパリ
ティメモリセルアレイブロックＤＰ０〜ＤＰ５に対応す
る６つのブロックＹＧＰ０〜ＹＧＰ５に分割される。Ｙ
ゲート７内の３２個のブロックＹＧＤ０〜ＹＧＤ３１の
各々は、Ｙデコーダ４のデコード出力に応答して、対応
する正規メモリセルアレイブロックのビット線ＢＬのう
ちの１本のみをセンスアンプ群８に電気的に接続する。
同様に、Ｙゲート７内の残りの６つのブロックＹＧＰ０
〜ＹＧＰ５の各々は、Ｙデコーダ４のデコード出力に応
答して、対応するパリティメモリセルアレイブロックの
ビット線ＢＬのうちの１本のみをセンスアンプ群８に電
気的に接続する。
メモリセルアレイブロックＤＢ０〜ＤＢ３１に対応して
３２個のブロックＹＧＤ０〜ＹＧＤ３１と、６つのパリ
ティメモリセルアレイブロックＤＰ０〜ＤＰ５に対応す
る６つのブロックＹＧＰ０〜ＹＧＰ５に分割される。Ｙ
ゲート７内の３２個のブロックＹＧＤ０〜ＹＧＤ３１の
各々は、Ｙデコーダ４のデコード出力に応答して、対応
する正規メモリセルアレイブロックのビット線ＢＬのう
ちの１本のみをセンスアンプ群８に電気的に接続する。
同様に、Ｙゲート７内の残りの６つのブロックＹＧＰ０
〜ＹＧＰ５の各々は、Ｙデコーダ４のデコード出力に応
答して、対応するパリティメモリセルアレイブロックの
ビット線ＢＬのうちの１本のみをセンスアンプ群８に電
気的に接続する。
【００１７】センスアンプ群８は、３２個のＹゲートブ
ロックＹＧＤ０〜ＹＧＤ３１と、６つのＹゲートブロッ
クＹＧＰ０〜ＹＧＰ５とにそれぞれ対応して、３２個の
センスアンプＳＡＤ０〜ＳＡＤ３１と、６つのセンスア
ンプＳＡＰ０〜ＳＡＰ５とを含む。これら合計３８個の
センスアンプＳＡＤ０〜ＳＡＤ３１，ＳＡＰ０〜ＳＡＰ
５は、各々、対応するＹゲートブロックによって電気的
に接続された１本のビット線ＢＬ上の信号を感知・増幅
してＥＣＣ９に与える。
ロックＹＧＤ０〜ＹＧＤ３１と、６つのＹゲートブロッ
クＹＧＰ０〜ＹＧＰ５とにそれぞれ対応して、３２個の
センスアンプＳＡＤ０〜ＳＡＤ３１と、６つのセンスア
ンプＳＡＰ０〜ＳＡＰ５とを含む。これら合計３８個の
センスアンプＳＡＤ０〜ＳＡＤ３１，ＳＡＰ０〜ＳＡＰ
５は、各々、対応するＹゲートブロックによって電気的
に接続された１本のビット線ＢＬ上の信号を感知・増幅
してＥＣＣ９に与える。
【００１８】正規メモリセルアレイブロックＤＢ０〜Ｄ
Ｂ３１の各々と、パリティメモリセルアレイブロックＤ
Ｐ０〜ＤＰ５の各々とは、いずれも、複数の行および複
数の列のマトリックス状に配列されたメモリセルＭＣを
含む。同一行に配列されたメモリセルＭＣは同じワード
線ＷＬに接続され、同一行に配列されたメモリセルＭＣ
は同一のビット線ＢＬに接続される。
Ｂ３１の各々と、パリティメモリセルアレイブロックＤ
Ｐ０〜ＤＰ５の各々とは、いずれも、複数の行および複
数の列のマトリックス状に配列されたメモリセルＭＣを
含む。同一行に配列されたメモリセルＭＣは同じワード
線ＷＬに接続され、同一行に配列されたメモリセルＭＣ
は同一のビット線ＢＬに接続される。
【００１９】一本のワード線ＷＬが活性化されると、こ
のワード線ＷＬに接続される各メモリセルＭＣの記憶デ
ータに応じた信号が、そのメモリセルＭＣに接続された
ビット線ＢＬに現われる。したがって、各正規メモリセ
ルアレイブロックＤＢ０〜ＤＢ３１および各パリティメ
モリセルアレイブロックＤＰ０〜ＤＰ５にそれぞれ含ま
れるメモリセル列の数をＮ列とすると、Ｙゲート７に
は、同じワード線ＷＬに接続される（３８×Ｎ）個のメ
モリセルＭＣの記憶データが同時に与えられる。
のワード線ＷＬに接続される各メモリセルＭＣの記憶デ
ータに応じた信号が、そのメモリセルＭＣに接続された
ビット線ＢＬに現われる。したがって、各正規メモリセ
ルアレイブロックＤＢ０〜ＤＢ３１および各パリティメ
モリセルアレイブロックＤＰ０〜ＤＰ５にそれぞれ含ま
れるメモリセル列の数をＮ列とすると、Ｙゲート７に
は、同じワード線ＷＬに接続される（３８×Ｎ）個のメ
モリセルＭＣの記憶データが同時に与えられる。
【００２０】しかし、正規メモリセルアレイ１に対応し
て設けられた各ＹゲートブロックＹＧＤ０〜ＹＧＤ３１
は対応する正規メモリセルアレイブロック内の１本のビ
ット線ＢＬのみを対応するセンスアンプに電気的に接続
し、パリティメモリセルアレイ２に対応して設けられた
各ＹゲートブロックＹＧＰ０〜ＹＧＰ５は対応するパリ
ティメモリセルアレイブロック内の１本のビット線ＢＬ
のみを対応するセンスアンプに接続する。したがって、
センスアンプ群８は、メモリセルアレイブロックＤＰ０
からＹゲートブロックＹＧＤ０に与えられたＮ個のデー
タ信号のうちの１つ，メモリセルアレイブロックＧＤ１
からＹゲートブロックＹＧＤ１に与えられたＮ個のデー
タ信号のうちの１つ，…，メモリセルアレイブロックＤ
Ｂ３１からＹゲートブロックＹＧＤ３１に与えられたＮ
個のデータ信号のうちの１つ，パリティメモリセルアレ
イブロックＤＰ０からＹゲートブロックＹＧＰ０に与え
られたＮ個のデータ信号のうちの１つ，…，およびパリ
ティメモリセルアレイブロックＤＰ５からＹゲートブロ
ックＹＧＰ５に与えられたＮ個のデータ信号のうちの１
つをそれぞれ増幅して、ＥＣＣ９への入力信号ｄ０，ｄ
１，…，ｄ３１，Ｐ０，…，Ｐ５とする。
て設けられた各ＹゲートブロックＹＧＤ０〜ＹＧＤ３１
は対応する正規メモリセルアレイブロック内の１本のビ
ット線ＢＬのみを対応するセンスアンプに電気的に接続
し、パリティメモリセルアレイ２に対応して設けられた
各ＹゲートブロックＹＧＰ０〜ＹＧＰ５は対応するパリ
ティメモリセルアレイブロック内の１本のビット線ＢＬ
のみを対応するセンスアンプに接続する。したがって、
センスアンプ群８は、メモリセルアレイブロックＤＰ０
からＹゲートブロックＹＧＤ０に与えられたＮ個のデー
タ信号のうちの１つ，メモリセルアレイブロックＧＤ１
からＹゲートブロックＹＧＤ１に与えられたＮ個のデー
タ信号のうちの１つ，…，メモリセルアレイブロックＤ
Ｂ３１からＹゲートブロックＹＧＤ３１に与えられたＮ
個のデータ信号のうちの１つ，パリティメモリセルアレ
イブロックＤＰ０からＹゲートブロックＹＧＰ０に与え
られたＮ個のデータ信号のうちの１つ，…，およびパリ
ティメモリセルアレイブロックＤＰ５からＹゲートブロ
ックＹＧＰ５に与えられたＮ個のデータ信号のうちの１
つをそれぞれ増幅して、ＥＣＣ９への入力信号ｄ０，ｄ
１，…，ｄ３１，Ｐ０，…，Ｐ５とする。
【００２１】このようにして、各正規メモリセルアレイ
ブロックＤＢ０〜ＤＢ３１および各パリティメモリセル
アレイブロックＤＰ０〜ＤＰ５からそれぞれ、同じワー
ド線ＷＬに接続される１つのメモリセルＭＣの記憶デー
タがＥＣＣ９に読出される。
ブロックＤＢ０〜ＤＢ３１および各パリティメモリセル
アレイブロックＤＰ０〜ＤＰ５からそれぞれ、同じワー
ド線ＷＬに接続される１つのメモリセルＭＣの記憶デー
タがＥＣＣ９に読出される。
【００２２】そこで、正規メモリセルアレイ１およびパ
リティメモリセルアレイ２から同時にＥＣＣ９に読出さ
れるべき３８ビットのデータｄ０〜ｄ３１，Ｐ０〜Ｐ５
に発生した１ビットの誤りの検出および訂正が、ＥＣＣ
９の演算動作によって実現されるような、所定のパリテ
ィデータが、パリティメモリセルアレイ２に製造時に予
め書込まれている。もちろんパリティメモリセルアレイ
２に書込まれるべきパリティデータは、メモリセルアレ
イ１の記憶データに応じて決定される。
リティメモリセルアレイ２から同時にＥＣＣ９に読出さ
れるべき３８ビットのデータｄ０〜ｄ３１，Ｐ０〜Ｐ５
に発生した１ビットの誤りの検出および訂正が、ＥＣＣ
９の演算動作によって実現されるような、所定のパリテ
ィデータが、パリティメモリセルアレイ２に製造時に予
め書込まれている。もちろんパリティメモリセルアレイ
２に書込まれるべきパリティデータは、メモリセルアレ
イ１の記憶データに応じて決定される。
【００２３】メモリセルアレイ１には、外部に読出され
るべきデータが製造時に予め書込まれている。しかしな
がら、種々の原因により、メモリセルアレイ１から読出
されたデータは必ずしも本来読出されるべき正しいデー
タでない場合がある。このような場合に、メモリセルア
レイ１から読出されたデータがＥＣＣ９の動作によって
正しいデータに訂正される。
るべきデータが製造時に予め書込まれている。しかしな
がら、種々の原因により、メモリセルアレイ１から読出
されたデータは必ずしも本来読出されるべき正しいデー
タでない場合がある。このような場合に、メモリセルア
レイ１から読出されたデータがＥＣＣ９の動作によって
正しいデータに訂正される。
【００２４】したがって、ＥＣＣ９には、本来外部に読
出されるべき３２ビットのデータｄ０〜ｄ３１と、この
３２ビットのデータに発生した１ビットの誤りを訂正す
るのに必要な６ビットのパリティデータＰ０〜Ｐ５とが
同時に与えられる。ＥＣＣ９は、この３２ビットのデー
タｄ０〜ｄ３１と、この６ビットのパリティデータＰ０
〜Ｐ５とに所定の演算を施して、読出された３２ビット
のデータをｄ０〜ｄ３１のうちのいずれか１つのビット
に誤りがあった場合にはこれを訂正して、誤りがない場
合にはそのまま、出力バッファ１０に与える。
出されるべき３２ビットのデータｄ０〜ｄ３１と、この
３２ビットのデータに発生した１ビットの誤りを訂正す
るのに必要な６ビットのパリティデータＰ０〜Ｐ５とが
同時に与えられる。ＥＣＣ９は、この３２ビットのデー
タｄ０〜ｄ３１と、この６ビットのパリティデータＰ０
〜Ｐ５とに所定の演算を施して、読出された３２ビット
のデータをｄ０〜ｄ３１のうちのいずれか１つのビット
に誤りがあった場合にはこれを訂正して、誤りがない場
合にはそのまま、出力バッファ１０に与える。
【００２５】本例では、ＥＣＣ１１は、誤りを訂正され
た３２ビットのデータｄ０〜ｄ３１のうち、下位１６ビ
ットのデータｄ０〜ｄ１５と、上位１６ビットのデータ
ｄ１６〜ｄ３１とのうちのいずれか一方を選択的に出力
バッファ１０に与える。
た３２ビットのデータｄ０〜ｄ３１のうち、下位１６ビ
ットのデータｄ０〜ｄ１５と、上位１６ビットのデータ
ｄ１６〜ｄ３１とのうちのいずれか一方を選択的に出力
バッファ１０に与える。
【００２６】出力バッファ１０は、ＥＣＣ９の出力信
号、すなわち、訂正後の１６ビットのデータｄ０〜ｄ１
５（またはｄ１６〜ｄ３１）を、増幅してデータ出力端
子ＤＴ０〜ＤＴ１５に供給する。
号、すなわち、訂正後の１６ビットのデータｄ０〜ｄ１
５（またはｄ１６〜ｄ３１）を、増幅してデータ出力端
子ＤＴ０〜ＤＴ１５に供給する。
【００２７】出力バッファ１０は、ＥＣＣ９の出力する
１６ビットのデータに対応して１６個のバッファ回路Ｏ
ＵＴ０〜ＯＵＴ１５を含む。これら１６個のバッファ回
路ＰＵＴ０〜ＯＵＴ１５がそれぞれ１６個のデータ出力
端子ＤＴ０〜ＤＴ１５に接続される。
１６ビットのデータに対応して１６個のバッファ回路Ｏ
ＵＴ０〜ＯＵＴ１５を含む。これら１６個のバッファ回
路ＰＵＴ０〜ＯＵＴ１５がそれぞれ１６個のデータ出力
端子ＤＴ０〜ＤＴ１５に接続される。
【００２８】制御回路６は、制御信号入力端子ＣＴＬに
外部から供給される制御信号に応答して、アドレスバッ
ファ５，出力バッファ１０等の動作を制御する。
外部から供給される制御信号に応答して、アドレスバッ
ファ５，出力バッファ１０等の動作を制御する。
【００２９】図１１は、図１０におけるＥＣＣ９の内部
構成を示す概略ブロック図である。まず、ＥＣＣ９の構
成の説明に先立って、ＥＣＣ９における演算の手順およ
び誤り訂正の原理について、図２０を参照しながら簡単
に説明する。誤り訂正の原理および回路による実現方法
の詳細は、たとえば「インターフェース」，１９８４年
８月号，ｐｐ．２３６〜２５０に述べられている。
構成を示す概略ブロック図である。まず、ＥＣＣ９の構
成の説明に先立って、ＥＣＣ９における演算の手順およ
び誤り訂正の原理について、図２０を参照しながら簡単
に説明する。誤り訂正の原理および回路による実現方法
の詳細は、たとえば「インターフェース」，１９８４年
８月号，ｐｐ．２３６〜２５０に述べられている。
【００３０】図２０は、ＥＣＣにおける誤り訂正の手順
を示す図である。１ビットの誤りを検出および訂正させ
るべきｍビットの誤り訂正コードｙを下記の行列で表わ
す。
を示す図である。１ビットの誤りを検出および訂正させ
るべきｍビットの誤り訂正コードｙを下記の行列で表わ
す。
【００３１】 ｙ＝（ｙ０ ｙ１…ｙ（ｍ−１）） …（１） 上記式（１）において、ｙ０，ｙ１，…，ｙ（ｍ−１）
は、それぞれ、誤り訂正コードの、最下位ビット，第２
位ビット，…最上位ビットの論理値を表わす。
は、それぞれ、誤り訂正コードの、最下位ビット，第２
位ビット，…最上位ビットの論理値を表わす。
【００３２】同様に、どのビットにも誤りのない誤り訂
正コード、すなわちｍビットのデータの期待値ｘを下記
の行列で表わす。
正コード、すなわちｍビットのデータの期待値ｘを下記
の行列で表わす。
【００３３】 ｘ＝（ｘ０ ｘ１…ｘ（ｍ−１）） …（２） 上記式（２）において、ｘ０，ｘ１，…，ｘ（ｍ−１）
はそれぞれ、誤り訂正コードの、最下位ビット，第２位
ビット，…最上位ビットがそれぞれ本来とるべき論理値
を表わす。
はそれぞれ、誤り訂正コードの、最下位ビット，第２位
ビット，…最上位ビットがそれぞれ本来とるべき論理値
を表わす。
【００３４】ここで、誤り訂正コードのそれぞれのビッ
トの論理値ｙ０〜ｙ（ｍ−１）がその期待値ｘ０〜ｘ
（ｍ−１）からどれだけずれているかを次式の行列ｅ
（以下、エラー行列と呼ぶ）で表わすと、ｙ＝ｘ＋ｅが
成立つ。
トの論理値ｙ０〜ｙ（ｍ−１）がその期待値ｘ０〜ｘ
（ｍ−１）からどれだけずれているかを次式の行列ｅ
（以下、エラー行列と呼ぶ）で表わすと、ｙ＝ｘ＋ｅが
成立つ。
【００３５】 ｅ＝（ｅ０ ｅ１…ｅ（ｍ−１）） …（３） 上記式（３）において、ｅ０，ｅ１，…，ｅ（ｍ−１）
はそれぞれ、誤り訂正コードの最下位ビットｙ０，第２
位ビットｙ１，…最上位ビットｙ（ｍ−１）がその期待
値ｘ０，ｘ１，…ｘ（ｍ−１）からどれだけずれている
かを示す論理値を表わす。この論理値が０のとき期待値
からのずれはなく、この論理値が１のとき期待値とのず
れがあるとみなされる。以下のすべての式において、＋
を○で囲んだ記号および、×はそれぞれ、２を法とする
加算および乗算を表わす。
はそれぞれ、誤り訂正コードの最下位ビットｙ０，第２
位ビットｙ１，…最上位ビットｙ（ｍ−１）がその期待
値ｘ０，ｘ１，…ｘ（ｍ−１）からどれだけずれている
かを示す論理値を表わす。この論理値が０のとき期待値
からのずれはなく、この論理値が１のとき期待値とのず
れがあるとみなされる。以下のすべての式において、＋
を○で囲んだ記号および、×はそれぞれ、２を法とする
加算および乗算を表わす。
【００３６】ｙ＝ｘ＋ｅの関係より、誤り訂正コードの
任意のビットの論理値ｘｊとその期待値ｅｊとの関係は
次式で表わされる。（ｊ＝０，１，…（ｍ−１））
任意のビットの論理値ｘｊとその期待値ｅｊとの関係は
次式で表わされる。（ｊ＝０，１，…（ｍ−１））
【００３７】
【数１】
【００３８】図２０は、２を法とする加算を示す真理値
表である。図２２からわかるように、２を法とする加算
によれば、加える値Ｂが０であればその加算結果は加え
られる値Ａと一致する。しかし、加える値Ｂが１であれ
ば、加算結果は加えられる値Ａと逆の論理値となる。
表である。図２２からわかるように、２を法とする加算
によれば、加える値Ｂが０であればその加算結果は加え
られる値Ａと一致する。しかし、加える値Ｂが１であれ
ば、加算結果は加えられる値Ａと逆の論理値となる。
【００３９】したがって、ｅ０〜ｅ（ｍ−１）の論理値
がわかれば、誤り訂正コードの各ビットの期待値ｘ０〜
ｘ（ｍ−１）を知ることができる。
がわかれば、誤り訂正コードの各ビットの期待値ｘ０〜
ｘ（ｍ−１）を知ることができる。
【００４０】一方、誤り訂正コードｘのいずれかのビッ
トに誤りがあるか否かは、ハミング行列と呼ばれる、
１，０のみを要素とする行列を用いて調べることができ
る。ハミング行列Ｈは次式のような関係を満たす行列で
ある。
トに誤りがあるか否かは、ハミング行列と呼ばれる、
１，０のみを要素とする行列を用いて調べることができ
る。ハミング行列Ｈは次式のような関係を満たす行列で
ある。
【００４１】 Ｈ・ｘ＝０ …（５） したがって、訂正される前の誤り訂正コードｙの各ビッ
トの論理値ｙ０〜ｙ（ｍ−１）がその期待値ｘ０〜ｘ
（ｍ−１）と一致していれば、Ｈ・ｘ＝０が成立つが、
誤り訂正コードｙのいずれかのビットの論理値がその期
待値と異なると、Ｈ・ｙ≠０となる。ここで、ハミング
行列Ｈと訂正前の誤り訂正コードを表わす行列ｙとの積
Ｈ・ｙはシンドローム行列Ｓと呼ばれる。
トの論理値ｙ０〜ｙ（ｍ−１）がその期待値ｘ０〜ｘ
（ｍ−１）と一致していれば、Ｈ・ｘ＝０が成立つが、
誤り訂正コードｙのいずれかのビットの論理値がその期
待値と異なると、Ｈ・ｙ≠０となる。ここで、ハミング
行列Ｈと訂正前の誤り訂正コードを表わす行列ｙとの積
Ｈ・ｙはシンドローム行列Ｓと呼ばれる。
【００４２】シンドローム行列Ｓは、誤り訂正コードｙ
のうちのいずれのビットの論理値が期待値と異なってい
るのかを示す。
のうちのいずれのビットの論理値が期待値と異なってい
るのかを示す。
【００４３】ここで、訂正前の誤り訂正コードを表わす
行列ｙと、期待値行列ｘと、エラー行列ｅとの間に成立
つ関係によって、シンドローム行列Ｓはパリティ検査行
列Ｈの転置行列ＨT を用いて次式によって求められる。
行列ｙと、期待値行列ｘと、エラー行列ｅとの間に成立
つ関係によって、シンドローム行列Ｓはパリティ検査行
列Ｈの転置行列ＨT を用いて次式によって求められる。
【００４４】 ｅ＝ＨT ・Ｓ …（７） 上記式（４）からわかるように、誤り訂正コードｙの任
意のビットの論理値ｙｊがその期待値ｘｊと同じであれ
ば、このビットの論理値ｙｊは訂正される必要はなく、
逆に、任意のビットの論理値ｙｊがその期待値ｘｊと異
なれば、このビットの論理値ｙｊは反転される必要があ
る。つまり、式（７）によってエラー行列ｅが得られれ
ば、次式のような演算によって誤り訂正コードの任意の
ビットの正しい論理値ｘｊを得ることができる。
意のビットの論理値ｙｊがその期待値ｘｊと同じであれ
ば、このビットの論理値ｙｊは訂正される必要はなく、
逆に、任意のビットの論理値ｙｊがその期待値ｘｊと異
なれば、このビットの論理値ｙｊは反転される必要があ
る。つまり、式（７）によってエラー行列ｅが得られれ
ば、次式のような演算によって誤り訂正コードの任意の
ビットの正しい論理値ｘｊを得ることができる。
【００４５】
【数２】
【００４６】このように、所定のハミング行列行列Ｈを
用いることにより、任意のビット長の誤り訂正コードに
発生した１ビットの誤りを訂正することができる。
用いることにより、任意のビット長の誤り訂正コードに
発生した１ビットの誤りを訂正することができる。
【００４７】誤り訂正コードが、ｍ1 ビット長の、誤り
を訂正されるべき本来のデータと、ｍ2 ビット長のパリ
ティデータとを含む場合、ハミング行列Ｈは、たとえば
図２２で示されるような、ｍ2 行ｍ1 列の行列である。
図２２には、ハミング行列の一般的な形が示される。
を訂正されるべき本来のデータと、ｍ2 ビット長のパリ
ティデータとを含む場合、ハミング行列Ｈは、たとえば
図２２で示されるような、ｍ2 行ｍ1 列の行列である。
図２２には、ハミング行列の一般的な形が示される。
【００４８】３２ビットのデータに発生する１ビットの
誤りを検出および訂正するには、この３２ビットのデー
タに６ビットのパリティデータを付加する必要がある。
次に、３２ビットのデータに発生した１ビットの誤りを
訂正するための具体的な演算手順について説明する。
誤りを検出および訂正するには、この３２ビットのデー
タに６ビットのパリティデータを付加する必要がある。
次に、３２ビットのデータに発生した１ビットの誤りを
訂正するための具体的な演算手順について説明する。
【００４９】まず、これら３２ビットのデータとＤ０〜
Ｄ３１と６ビットのパリティデータＰ０〜Ｐ５とによっ
て構成される誤り訂正コードを次式で示される行列ＤＰ
で表わす。
Ｄ３１と６ビットのパリティデータＰ０〜Ｐ５とによっ
て構成される誤り訂正コードを次式で示される行列ＤＰ
で表わす。
【００５０】 ＤＰ＝（ｄ０ ｄ１…ｄ３１ Ｐ０ Ｐ１…Ｐ５） この誤り訂正コードの各ビットｄ０〜ｄ３１，Ｐ０〜Ｐ
５が本来とるべき論理値に応じて、６行×３８列のハミ
ング行列Ｈが決定される。以下の説明では、ハミング行
列Ｈにおける、ｉ行目のｊ列目の要素をｈ（ｉ，ｊ）と
表わす。今、ハミング行列Ｈを一般的に次式で表わす
（ｉ＝０，１，２…５：ｊ＝０，１，２…３７）。
５が本来とるべき論理値に応じて、６行×３８列のハミ
ング行列Ｈが決定される。以下の説明では、ハミング行
列Ｈにおける、ｉ行目のｊ列目の要素をｈ（ｉ，ｊ）と
表わす。今、ハミング行列Ｈを一般的に次式で表わす
（ｉ＝０，１，２…５：ｊ＝０，１，２…３７）。
【００５１】
【数３】
【００５２】誤り訂正コードに対応する行列ＤＰとハミ
ング行列Ｈとに基づき次式のような演算によって、シン
ドローム行列Ｓの要素Ｓ０〜Ｓ５が算出される。
ング行列Ｈとに基づき次式のような演算によって、シン
ドローム行列Ｓの要素Ｓ０〜Ｓ５が算出される。
【００５３】
【数４】
【００５４】式（９）からわかるように、シンドローム
行列Ｓの任意の要素Ｓｉは、ハミング行列Ｈのｉ行目の
要素ｈ（ｉ，０）〜ｈ（ｉ，３７）と誤り訂正コードの
それぞれのビットの論理値ｄ０〜ｄ３１，Ｐ０〜Ｐ５と
に基づく次式のような演算によって算出される。
行列Ｓの任意の要素Ｓｉは、ハミング行列Ｈのｉ行目の
要素ｈ（ｉ，０）〜ｈ（ｉ，３７）と誤り訂正コードの
それぞれのビットの論理値ｄ０〜ｄ３１，Ｐ０〜Ｐ５と
に基づく次式のような演算によって算出される。
【００５５】
【数５】
【００５６】図２１は、２を法とする乗算を示す真理値
表である。図２１からわかるように、２を法とする乗算
によれば、掛ける数Ｂが０であれば掛けられる数Ａにか
かわらず乗算結果（Ａ×Ｂ）は０となり、掛ける数Ｂが
１であれば、乗算結果（Ａ×Ｂ）は掛けられる数Ａと同
じ論理値となる。
表である。図２１からわかるように、２を法とする乗算
によれば、掛ける数Ｂが０であれば掛けられる数Ａにか
かわらず乗算結果（Ａ×Ｂ）は０となり、掛ける数Ｂが
１であれば、乗算結果（Ａ×Ｂ）は掛けられる数Ａと同
じ論理値となる。
【００５７】それゆえ、シンドローム行列Ｓのｉ番目の
要素Ｓｉは、ハミング行列Ｈのｉ番目の行の要素ｈ
（ｉ，０）〜ｈ（ｉ，３７）のうち１である要素とそれ
ぞれ２を法として掛け合わされるべき、誤り訂正コード
のデータをすべて、２を法として加算することによって
得られる。
要素Ｓｉは、ハミング行列Ｈのｉ番目の行の要素ｈ
（ｉ，０）〜ｈ（ｉ，３７）のうち１である要素とそれ
ぞれ２を法として掛け合わされるべき、誤り訂正コード
のデータをすべて、２を法として加算することによって
得られる。
【００５８】次に、ハミング行列Ｈの転置行列ＨT と算
出されたシンドローム行列の要素Ｓ０〜Ｓ５とに基づく
次式のような演算によって、エラー行列ｅの要素ｅ０〜
ｅ３７が算出される。
出されたシンドローム行列の要素Ｓ０〜Ｓ５とに基づく
次式のような演算によって、エラー行列ｅの要素ｅ０〜
ｅ３７が算出される。
【００５９】
【数６】
【００６０】式（１０）からわかるように、エラー行列
ｅの任意の要素ｅｊは次式で表わされる。
ｅの任意の要素ｅｊは次式で表わされる。
【００６１】
【数７】
【００６２】つまり、エラー行列ｅのｊ番目の要素ｅｊ
は、ハミング行列Ｈのｊ列目の要素ｈ（０，ｊ）〜ｈ
（５，ｊ）のうち、１であるものと掛け合わされるべ
き、シンドローム行列Ｓの要素と、前記ｊ列目の要素の
うち０であるものと掛け合わされるべき、シンドローム
行列Ｓの要素のそれぞれの逆の論理値とに対して、２を
法とする乗算を行なうことによって得られる。
は、ハミング行列Ｈのｊ列目の要素ｈ（０，ｊ）〜ｈ
（５，ｊ）のうち、１であるものと掛け合わされるべ
き、シンドローム行列Ｓの要素と、前記ｊ列目の要素の
うち０であるものと掛け合わされるべき、シンドローム
行列Ｓの要素のそれぞれの逆の論理値とに対して、２を
法とする乗算を行なうことによって得られる。
【００６３】最後に、誤り訂正コードのそれぞれのビッ
トのデータｄ０〜ｄ３１，Ｐ０〜Ｐ５と、算出されたエ
ラーベクトルｅの要素ｅ０〜ｅ３１とに基づく次式で示
されるような演算を行なうことによって、正しい誤り訂
正コードＤＰの要素Ｄ０〜Ｄ３１が算出される。
トのデータｄ０〜ｄ３１，Ｐ０〜Ｐ５と、算出されたエ
ラーベクトルｅの要素ｅ０〜ｅ３１とに基づく次式で示
されるような演算を行なうことによって、正しい誤り訂
正コードＤＰの要素Ｄ０〜Ｄ３１が算出される。
【００６４】
【数８】
【００６５】算出された要素Ｄ０〜Ｄ３１がそれぞれ、
外部に読出されるべきデータのそれぞれのビットの期待
値である。
外部に読出されるべきデータのそれぞれのビットの期待
値である。
【００６６】図１０のＥＣＣ９はこのような手順で外部
に出力されるべき３２ビットのデータに発生した１ビッ
トの誤りを検出および訂正する。以下、ＥＣＣ９の回路
構成について図１１を参照して説明する。論理回路にお
いて、ハイレベルの電位およびローレベルの電位はそれ
ぞれ、論理値１および０に対応する。
に出力されるべき３２ビットのデータに発生した１ビッ
トの誤りを検出および訂正する。以下、ＥＣＣ９の回路
構成について図１１を参照して説明する。論理回路にお
いて、ハイレベルの電位およびローレベルの電位はそれ
ぞれ、論理値１および０に対応する。
【００６７】シンドローム信号発生器９０は、図１０の
正規メモリセルアレイ１およびパリティメモリセルアレ
イ２からそれぞれ読出された３２ビットのデータｄ０〜
ｄ３１および６ビットのパリティデータＰ０〜Ｐ５に対
して所定のハミング行列Ｈに基づく演算を行なって、前
述のシンドローム行列Ｓに対応する６ビットのシンドロ
ーム信号Ｓ０〜Ｓ５およびその反転信号を発生する。
正規メモリセルアレイ１およびパリティメモリセルアレ
イ２からそれぞれ読出された３２ビットのデータｄ０〜
ｄ３１および６ビットのパリティデータＰ０〜Ｐ５に対
して所定のハミング行列Ｈに基づく演算を行なって、前
述のシンドローム行列Ｓに対応する６ビットのシンドロ
ーム信号Ｓ０〜Ｓ５およびその反転信号を発生する。
【００６８】具体的には、任意のシンドローム信号Ｓｊ
はシンドローム信号発生器９０において、上記式（９）
で表わされる演算と等価な演算が論理回路によって実行
されることにより得られる。
はシンドローム信号発生器９０において、上記式（９）
で表わされる演算と等価な演算が論理回路によって実行
されることにより得られる。
【００６９】訂正信号発生器９１は、シンドローム信号
発生器９０により発生された６ビットのシンドローム信
号Ｓ０〜Ｓ５およびその反転信号の合計１２ビットの信
号に前記所定のハミング行列に基づく演算を行なうこと
によって、前述のエラー行列ｅの要素ｅ０〜ｅ３１に対
応する３２ビットの訂正信号ｅ０〜ｅ３１を発生する。
発生器９０により発生された６ビットのシンドローム信
号Ｓ０〜Ｓ５およびその反転信号の合計１２ビットの信
号に前記所定のハミング行列に基づく演算を行なうこと
によって、前述のエラー行列ｅの要素ｅ０〜ｅ３１に対
応する３２ビットの訂正信号ｅ０〜ｅ３１を発生する。
【００７０】具体的には、任意の訂正信号ｅｊは、訂正
信号発生器９１において、上記式（１０）で表わされる
演算と等価な演算が論理回路によって実行されることに
よって得られる。
信号発生器９１において、上記式（１０）で表わされる
演算と等価な演算が論理回路によって実行されることに
よって得られる。
【００７１】図１２は、３２ビットのデータに生じた１
ビットの誤りを検出および訂正するために用いられる従
来のハミング行列の一例である。シンドローム信号発生
器９０および訂正信号発生器９１は、このハミング行列
Ｈに従って構成される。
ビットの誤りを検出および訂正するために用いられる従
来のハミング行列の一例である。シンドローム信号発生
器９０および訂正信号発生器９１は、このハミング行列
Ｈに従って構成される。
【００７２】シンドローム信号を得るための演算におい
て、誤り訂正コードのそれぞれのビットのデータは、ハ
ミング行列Ｈの各行のそれぞれの要素に対応する（式
（９）参照）。
て、誤り訂正コードのそれぞれのビットのデータは、ハ
ミング行列Ｈの各行のそれぞれの要素に対応する（式
（９）参照）。
【００７３】訂正信号を得るための演算において、訂正
信号のそれぞれは、ハミング行列Ｈのそれぞれの列に対
応し、シンドローム信号のそれぞれのビットのデータ
は、ハミング行列Ｈにおける各列のそれぞれの要素に対
応する（式（１０）参照）。
信号のそれぞれは、ハミング行列Ｈのそれぞれの列に対
応し、シンドローム信号のそれぞれのビットのデータ
は、ハミング行列Ｈにおける各列のそれぞれの要素に対
応する（式（１０）参照）。
【００７４】ハミング行列Ｈとして図１２に示されるも
のが用いられる場合、たとえばシンドローム信号Ｓ０
は、ハミング行列Ｈの１行目の要素のうち、１である１
６個の要素にそれぞれ対応する１６個のデータｄ０１〜
ｄ１７，ｄ２５〜ｄ３１，Ｐ０をすべて、２を法として
加算することによって算出される。同様に、シンドロー
ム信号Ｓ１は、ハミング行列Ｈの２行目の要素のうち１
である１６個の要素にそれぞれ対応する１６個のデータ
をｄ１１〜ｄ２５，Ｐ１をすべて、２を法として加算す
ることによって得られる。以下同様に、シンドローム信
号Ｓ２〜Ｓ５がそれぞれ、ハミング行列Ｈの３行目〜６
行目の１である要素にそれぞれ対応する１６個のデータ
をすべて、２を法として加算することにより得られる。
のが用いられる場合、たとえばシンドローム信号Ｓ０
は、ハミング行列Ｈの１行目の要素のうち、１である１
６個の要素にそれぞれ対応する１６個のデータｄ０１〜
ｄ１７，ｄ２５〜ｄ３１，Ｐ０をすべて、２を法として
加算することによって算出される。同様に、シンドロー
ム信号Ｓ１は、ハミング行列Ｈの２行目の要素のうち１
である１６個の要素にそれぞれ対応する１６個のデータ
をｄ１１〜ｄ２５，Ｐ１をすべて、２を法として加算す
ることによって得られる。以下同様に、シンドローム信
号Ｓ２〜Ｓ５がそれぞれ、ハミング行列Ｈの３行目〜６
行目の１である要素にそれぞれ対応する１６個のデータ
をすべて、２を法として加算することにより得られる。
【００７５】すなわち、たとえばシンドローム信号Ｓ０
は、次式で示される演算によって得られる。
は、次式で示される演算によって得られる。
【００７６】
【数９】
【００７７】２を法とする加算は、論理演算における排
他的論理和と等価である。したがって、シンドローム信
号Ｓ０は、１６個のデータｄ１０〜ｄ１７，ｄ２５〜ｄ
３１，Ｐ０すべての排他的論理和をとることによって得
られる。
他的論理和と等価である。したがって、シンドローム信
号Ｓ０は、１６個のデータｄ１０〜ｄ１７，ｄ２５〜ｄ
３１，Ｐ０すべての排他的論理和をとることによって得
られる。
【００７８】同様に、他の５つのシンドローム信号Ｓ１
〜Ｓ５は各々、ハミング行列Ｈの対応する行の要素のう
ち１である要素にそれぞれ対応する１６個のデータの排
他的論理和をとることによって得られる。
〜Ｓ５は各々、ハミング行列Ｈの対応する行の要素のう
ち１である要素にそれぞれ対応する１６個のデータの排
他的論理和をとることによって得られる。
【００７９】そこで、シンドローム信号発生器９０は、
複数のＥＸ−ＯＲゲートを含む。図１３は、図１２のハ
ミング行列Ｈが用いられる場合のシンドローム信号発生
器９０の構成の一例を示す回路図である。
複数のＥＸ−ＯＲゲートを含む。図１３は、図１２のハ
ミング行列Ｈが用いられる場合のシンドローム信号発生
器９０の構成の一例を示す回路図である。
【００８０】図１３を参照して、シンドローム信号発生
器９０は、６個のシンドローム信号Ｓ０〜Ｓ５をそれぞ
れ発生する６個の回路ブロック９０−１〜９０−６を含
む。
器９０は、６個のシンドローム信号Ｓ０〜Ｓ５をそれぞ
れ発生する６個の回路ブロック９０−１〜９０−６を含
む。
【００８１】各回路ブロック９０−１〜９０−６は、８
個の２入力ＥＸ−ＯＲゲート９００ａと、これら８個の
ＥＸ−ＯＲゲート９００ａのうちの２つのＥＸ−ＯＲゲ
ートの出力を入力として受ける４つの２入力ＥＸ−ＯＲ
ゲート９００ｂと、これら４つのＥＸ−ＯＲゲート９０
０ｂのうちの２つのＥＸ−ＯＲゲートの出力を入力とし
て受ける２つの２入力ＥＸ−ＯＲゲート９００ｃと、こ
れら２つのＥＸ−ＯＲゲート９００ｃの出力を入力とし
て受ける２入力ＥＸ−ＯＲゲート９００ｄとを含む。
個の２入力ＥＸ−ＯＲゲート９００ａと、これら８個の
ＥＸ−ＯＲゲート９００ａのうちの２つのＥＸ−ＯＲゲ
ートの出力を入力として受ける４つの２入力ＥＸ−ＯＲ
ゲート９００ｂと、これら４つのＥＸ−ＯＲゲート９０
０ｂのうちの２つのＥＸ−ＯＲゲートの出力を入力とし
て受ける２つの２入力ＥＸ−ＯＲゲート９００ｃと、こ
れら２つのＥＸ−ＯＲゲート９００ｃの出力を入力とし
て受ける２入力ＥＸ−ＯＲゲート９００ｄとを含む。
【００８２】６個の回路ブロック９０−１〜９０−６に
はそれぞれ、３８個のデータｄ０〜ｄ３１，Ｐ０〜Ｐ５
のうち、シンドローム信号Ｓ０〜Ｓ５を算出するために
必要な１６個のデータが入力される。図１４は、各回路
ブロック９０−１〜９０−６への１６個の入力信号Ｉ１
〜Ｉ１６を表形式で示す図である。
はそれぞれ、３８個のデータｄ０〜ｄ３１，Ｐ０〜Ｐ５
のうち、シンドローム信号Ｓ０〜Ｓ５を算出するために
必要な１６個のデータが入力される。図１４は、各回路
ブロック９０−１〜９０−６への１６個の入力信号Ｉ１
〜Ｉ１６を表形式で示す図である。
【００８３】図１４に示されるように、回路ブロック９
０−１への入力信号Ｉ１〜Ｉ１６，回路ブロック９０−
２への入力信号Ｉ１−Ｉ１６，…，回路ブロック９０−
６への入力信号Ｉ１−Ｉ１６はそれぞれ、図１２のハミ
ング行列の１行目の要素のうのち１である要素に対応す
る１６個のデータ，ハミング行列Ｈの２行目の要素のう
ち１である要素にそれぞれ対応する１６個のデータ，
…，ハミング行列Ｈの６行目の要素のうち１である要素
にそれぞれ対応する１６個のデータである。したがっ
て、これら６個の回路ブロック９０−１〜９０−６内の
ＥＸ−ＯＲゲート９００ｄの出力信号は、それぞれ、６
個のシンドローム信号Ｓ０〜Ｓ５となる。
０−１への入力信号Ｉ１〜Ｉ１６，回路ブロック９０−
２への入力信号Ｉ１−Ｉ１６，…，回路ブロック９０−
６への入力信号Ｉ１−Ｉ１６はそれぞれ、図１２のハミ
ング行列の１行目の要素のうのち１である要素に対応す
る１６個のデータ，ハミング行列Ｈの２行目の要素のう
ち１である要素にそれぞれ対応する１６個のデータ，
…，ハミング行列Ｈの６行目の要素のうち１である要素
にそれぞれ対応する１６個のデータである。したがっ
て、これら６個の回路ブロック９０−１〜９０−６内の
ＥＸ−ＯＲゲート９００ｄの出力信号は、それぞれ、６
個のシンドローム信号Ｓ０〜Ｓ５となる。
【００８４】各回路ブロック９０−１〜９０−６は、さ
らに、ＥＸ−ＯＲゲート９４０の出力を反転するインバ
ータ９００ｅを含む。したがって、６個の回路ブロック
９０−１〜９０−６内のインバータ９００ｅからはそれ
ぞれ、６個のシンドローム信号Ｓ０〜Ｓ５の反転信号が
出力される。
らに、ＥＸ−ＯＲゲート９４０の出力を反転するインバ
ータ９００ｅを含む。したがって、６個の回路ブロック
９０−１〜９０−６内のインバータ９００ｅからはそれ
ぞれ、６個のシンドローム信号Ｓ０〜Ｓ５の反転信号が
出力される。
【００８５】一方、訂正信号ｅ０〜ｅ３１の各々は、ハ
ミング行列Ｈの対応する列の要素のうち、１である要素
に対応するシンドローム信号と、０である要素に対応す
るシンドローム信号の反転信号とをすべて、２を法とし
て乗算することによって得られる。
ミング行列Ｈの対応する列の要素のうち、１である要素
に対応するシンドローム信号と、０である要素に対応す
るシンドローム信号の反転信号とをすべて、２を法とし
て乗算することによって得られる。
【００８６】ハミング行列Ｈとして図１２に示されるも
のが用いられる場合、たとえば訂正信号ｅ０は、ハミン
グ行列Ｈの１列目の要素のうち、１である要素にそれぞ
れ対応する２つのシンドローム信号Ｓ４およびＳ５と、
０である要素にそれぞれ対応する４つのシンドローム信
号信号Ｓ０〜Ｓ４の反転信号とをすべて、２を法として
乗算することによって得られる。すなわち、訂正信号ｅ
０は次式のような演算によって算出される。
のが用いられる場合、たとえば訂正信号ｅ０は、ハミン
グ行列Ｈの１列目の要素のうち、１である要素にそれぞ
れ対応する２つのシンドローム信号Ｓ４およびＳ５と、
０である要素にそれぞれ対応する４つのシンドローム信
号信号Ｓ０〜Ｓ４の反転信号とをすべて、２を法として
乗算することによって得られる。すなわち、訂正信号ｅ
０は次式のような演算によって算出される。
【００８７】 ｅ０＝／Ｓ０×／Ｓ１×／Ｓ２×／Ｓ３×Ｓ４×Ｓ５ 上記式において、／Ｓ０〜／Ｓ３はそれぞれ、シンドロ
ーム信号Ｓ０〜Ｓ３の反転信号を表わす。
ーム信号Ｓ０〜Ｓ３の反転信号を表わす。
【００８８】２を法とする乗算は、論理演算における論
理積と等価である。したがって、３２個の訂正信号ｅ０
〜ｅ３１の各々は、ハミング行列Ｈの対応する列の要素
のうち、１である要素に対応するシンドローム信号と、
０である要素に対応するシンドローム信号の反転信号と
の合計６個の信号の論理積をとることによって得られ
る。
理積と等価である。したがって、３２個の訂正信号ｅ０
〜ｅ３１の各々は、ハミング行列Ｈの対応する列の要素
のうち、１である要素に対応するシンドローム信号と、
０である要素に対応するシンドローム信号の反転信号と
の合計６個の信号の論理積をとることによって得られ
る。
【００８９】そこで、訂正信号発生器９１は、それぞれ
がＡＮＤゲートと等価な動作を行なう３２個の回路ブロ
ックを含む。
がＡＮＤゲートと等価な動作を行なう３２個の回路ブロ
ックを含む。
【００９０】図１５は、図１２のハミング行列が用いら
れた場合の訂正信号発生器９１の構成の一例を示す回路
図である。
れた場合の訂正信号発生器９１の構成の一例を示す回路
図である。
【００９１】図１５を参照して、訂正信号発生器９１
は、訂正信号ｅ０〜ｅ３１をそれぞれ発生する回路ブロ
ック９１−１〜９１−３２を含む。
は、訂正信号ｅ０〜ｅ３１をそれぞれ発生する回路ブロ
ック９１−１〜９１−３２を含む。
【００９２】これら３２個の回路ブロック９１−１〜９
１−３２の各々は、２個の３入力ＮＡＮＤゲート９１０
ａと、これら２個のＮＡＮＤゲート９１０ａの出力を入
力として受ける２入力ＮＯＲゲート９１０ｂとを含む。
１−３２の各々は、２個の３入力ＮＡＮＤゲート９１０
ａと、これら２個のＮＡＮＤゲート９１０ａの出力を入
力として受ける２入力ＮＯＲゲート９１０ｂとを含む。
【００９３】図１６は、これらの回路ブロック９１−１
〜９１−３２の各々への６個の入力信号ｉ１〜ｉ６を表
形式で示す図である。図１６に示されるように、回路ブ
ロック９１−１のＮＡＮＤゲート９１０ａ，回路ブロッ
ク９１−２のＮＡＮＤゲート９１０ａ，…，回路ブロッ
ク９１−３２のＮＡＮＤゲート９１０ａにはそれぞれ、
ハミング行列Ｈの１列目の１である要素に対応するシン
ドローム信号と、０である要素に対応するシンドローム
信号の反転信号との合計６個の信号，ハミング行列Ｈの
２列目の１である要素に対応するシンドローム信号と、
０である要素に対応するシンドローム信号の反転信号と
の合計６個の信号，…，ハミング行列Ｈの３２列目の１
である要素に対応するシンドローム信号と、０である要
素に対応するシンドローム信号の反転信号との合計６個
の信号が入力される。
〜９１−３２の各々への６個の入力信号ｉ１〜ｉ６を表
形式で示す図である。図１６に示されるように、回路ブ
ロック９１−１のＮＡＮＤゲート９１０ａ，回路ブロッ
ク９１−２のＮＡＮＤゲート９１０ａ，…，回路ブロッ
ク９１−３２のＮＡＮＤゲート９１０ａにはそれぞれ、
ハミング行列Ｈの１列目の１である要素に対応するシン
ドローム信号と、０である要素に対応するシンドローム
信号の反転信号との合計６個の信号，ハミング行列Ｈの
２列目の１である要素に対応するシンドローム信号と、
０である要素に対応するシンドローム信号の反転信号と
の合計６個の信号，…，ハミング行列Ｈの３２列目の１
である要素に対応するシンドローム信号と、０である要
素に対応するシンドローム信号の反転信号との合計６個
の信号が入力される。
【００９４】訂正信号発生器９１を構成する回路ブロッ
ク９１−１〜９１−３２の各々において、２つのＮＡＮ
Ｄゲート９１０ａの出力電位がともにローレベルである
場合にのみＮＯＲゲート９１０ｂの出力電位はハイレベ
ルとなる。これら２個のＮＡＮＤゲート９１０ａの出力
電位がともにローレベルとなるのは、これらのＮＡＮＤ
ゲート９１０ａへの６個の入力信号ｉ１〜ｉ６がすべて
ハイレベルである場合のみである。すなわち、２個のＮ
ＡＮＤゲート９１０ａとＮＯＲゲート９１０ｂとによっ
て構成された回路は、６入力ＡＮＤゲートと等価な動作
を行なう。
ク９１−１〜９１−３２の各々において、２つのＮＡＮ
Ｄゲート９１０ａの出力電位がともにローレベルである
場合にのみＮＯＲゲート９１０ｂの出力電位はハイレベ
ルとなる。これら２個のＮＡＮＤゲート９１０ａの出力
電位がともにローレベルとなるのは、これらのＮＡＮＤ
ゲート９１０ａへの６個の入力信号ｉ１〜ｉ６がすべて
ハイレベルである場合のみである。すなわち、２個のＮ
ＡＮＤゲート９１０ａとＮＯＲゲート９１０ｂとによっ
て構成された回路は、６入力ＡＮＤゲートと等価な動作
を行なう。
【００９５】したがって、回路ブロック９１−１のＮＯ
Ｒゲート９１０ｂ，回路ブロック９１−２のＮＯＲゲー
ト９１０ｂ，…，回路ブロック９１−３２のＮＯＲゲー
ト９１０ｂからはそれぞれ、訂正信号ｅ０，ｅ１，…，
ｅ３１が出力される。
Ｒゲート９１０ｂ，回路ブロック９１−２のＮＯＲゲー
ト９１０ｂ，…，回路ブロック９１−３２のＮＯＲゲー
ト９１０ｂからはそれぞれ、訂正信号ｅ０，ｅ１，…，
ｅ３１が出力される。
【００９６】再度図１１を参照して、データ訂正回路９
２は、訂正信号発生器９１により発生された訂正信号ｅ
０〜ｅ３１と、正規メモリセルアレイ１から読出された
３２ビットのデータｄ０〜ｄ３１とに、式（１１）で示
される演算を行なう。図１７は、図１２のハミング行列
が用いられた場合のデータ訂正回路９２の構成を示す回
路図である。
２は、訂正信号発生器９１により発生された訂正信号ｅ
０〜ｅ３１と、正規メモリセルアレイ１から読出された
３２ビットのデータｄ０〜ｄ３１とに、式（１１）で示
される演算を行なう。図１７は、図１２のハミング行列
が用いられた場合のデータ訂正回路９２の構成を示す回
路図である。
【００９７】図１７を参照して、データ訂正回路９２
は、３２個の２入力ＥＸ−ＯＲゲート９２０を含む。
は、３２個の２入力ＥＸ−ＯＲゲート９２０を含む。
【００９８】ＥＸ−ＯＲゲート９２−１，９２−２，
…，９２−３２にはそれぞれ、訂正信号ｅ０およびデー
タ信号ｄ０，訂正信号ｅ１およびデータ信号ｄ１，…，
訂正信号ｅ３１およびデータ信号ｄ３１が入力される。
したがって、これら３２個のＥＸ−ＯＲゲート９２−
１，９２−２，…，９２−３２の出力端にはそれぞれ、
信号ｅ０およびｄ０の排他的論理和信号，信号ｅ１およ
びｄ１の排他的論理和信号，…，信号ｅ３１およびｄ３
１の排他的論理和信号が表われる。
…，９２−３２にはそれぞれ、訂正信号ｅ０およびデー
タ信号ｄ０，訂正信号ｅ１およびデータ信号ｄ１，…，
訂正信号ｅ３１およびデータ信号ｄ３１が入力される。
したがって、これら３２個のＥＸ−ＯＲゲート９２−
１，９２−２，…，９２−３２の出力端にはそれぞれ、
信号ｅ０およびｄ０の排他的論理和信号，信号ｅ１およ
びｄ１の排他的論理和信号，…，信号ｅ３１およびｄ３
１の排他的論理和信号が表われる。
【００９９】すなわち、３２個のデータ信号ｄ０〜ｄ３
１はそれぞれ、それが期待値と異なる場合には、反転さ
れて、それが期待値と一致する場合には、反転されず
に、ＥＸ−ＯＲゲート９２−１〜９２−３２の出力端に
現われる。したがって、これら３２個のＥＸ−ＯＲゲー
ト９２−１〜９２−３２からは、訂正後の３２ビットの
データ信号Ｄ０〜Ｄ３１が出力される。
１はそれぞれ、それが期待値と異なる場合には、反転さ
れて、それが期待値と一致する場合には、反転されず
に、ＥＸ−ＯＲゲート９２−１〜９２−３２の出力端に
現われる。したがって、これら３２個のＥＸ−ＯＲゲー
ト９２−１〜９２−３２からは、訂正後の３２ビットの
データ信号Ｄ０〜Ｄ３１が出力される。
【０１００】再度図１１を参照して、データセレクタ９
３は、セレクト信号ＳＥによって制御されて、データ訂
正回路９２から出力された訂正後のデータ信号Ｄ０〜Ｄ
３１のうちの１６ビットの信号Ｄ０〜Ｄ１５と、残りの
１６ビットの信号Ｄ１６〜Ｄ３１とのうちのいずれか一
方を、選択して出力する。
３は、セレクト信号ＳＥによって制御されて、データ訂
正回路９２から出力された訂正後のデータ信号Ｄ０〜Ｄ
３１のうちの１６ビットの信号Ｄ０〜Ｄ１５と、残りの
１６ビットの信号Ｄ１６〜Ｄ３１とのうちのいずれか一
方を、選択して出力する。
【０１０１】図１８は、データセレクタ９３の構成の一
例を示す回路図である。図１８を参照して、データセレ
クタ９３は、１６個の回路ブロック９３−１〜９３−１
６を含む。これらの回路ブロック９３−１〜９３−１６
の各々は、２個のＰチャネルＭＯＳトランジスタ９３０
ａおよび９３０ｃと、２個のＮチャネルＭＯＳトランジ
スタ９３０ｂおよび９３０ｄとを含む。トランジスタ９
３０ａとトランジスタ９３０ｂとは互いに並列に接続さ
れる。同様に、トランジスタ９３０ｃとトランジスタ９
３０ｄとも互いに並列に接続される。
例を示す回路図である。図１８を参照して、データセレ
クタ９３は、１６個の回路ブロック９３−１〜９３−１
６を含む。これらの回路ブロック９３−１〜９３−１６
の各々は、２個のＰチャネルＭＯＳトランジスタ９３０
ａおよび９３０ｃと、２個のＮチャネルＭＯＳトランジ
スタ９３０ｂおよび９３０ｄとを含む。トランジスタ９
３０ａとトランジスタ９３０ｂとは互いに並列に接続さ
れる。同様に、トランジスタ９３０ｃとトランジスタ９
３０ｄとも互いに並列に接続される。
【０１０２】回路ブロック９３−１のトランジスタ９３
０ａおよび９３０ｂ，回路ブロック９３−２のトランジ
スタ９３０ａおよび９３０ｂ，…，回路ブロック９３−
１６のトランジスタ９３０ａおよび９３０ｂはそれぞ
れ、訂正後のデータ信号Ｄ０，Ｄ１，…，Ｄ１５のトラ
ンスファゲートとして設けられる。
０ａおよび９３０ｂ，回路ブロック９３−２のトランジ
スタ９３０ａおよび９３０ｂ，…，回路ブロック９３−
１６のトランジスタ９３０ａおよび９３０ｂはそれぞ
れ、訂正後のデータ信号Ｄ０，Ｄ１，…，Ｄ１５のトラ
ンスファゲートとして設けられる。
【０１０３】同様に、回路ブロック９３−１のトランジ
スタ９３０ｃおよび９３０ｄ，回路ブロック９３−２の
トランジスタ９３０ｃおよび９３０ｄ，…，回路ブロッ
ク９３−１６のトランジスタ９３０ｃおよび９３０ｄは
それぞれ、訂正後のデータ信号Ｄ１６，Ｄ１７，…，Ｄ
３１のトランスファゲートとして設けられる。
スタ９３０ｃおよび９３０ｄ，回路ブロック９３−２の
トランジスタ９３０ｃおよび９３０ｄ，…，回路ブロッ
ク９３−１６のトランジスタ９３０ｃおよび９３０ｄは
それぞれ、訂正後のデータ信号Ｄ１６，Ｄ１７，…，Ｄ
３１のトランスファゲートとして設けられる。
【０１０４】セレクト信号ＳＥとその反転信号とはそれ
ぞれ、トランジスタ９３０ｂおよび９３０ｃのゲート
と、トランジスタ９３０ａおよび９３０ｄのゲートとに
与えられる。
ぞれ、トランジスタ９３０ｂおよび９３０ｃのゲート
と、トランジスタ９３０ａおよび９３０ｄのゲートとに
与えられる。
【０１０５】セレクト信号ＳＥの電位がハイレベルであ
れば、トランジスタ９３０ａおよび９３０ｂが導通し、
トランジスタ９３０ｃおよび９３０ｄが非導通状態とな
る。したがって、１６個の回路ブロック９３−１〜９３
−１６からはそれぞれ、訂正後の３２ビットのデータ信
号Ｄ０〜Ｄ３１のうちの下位１６ビットのデータ信号Ｄ
０〜Ｄ１５が出力される。逆に、セレクト信号ＳＥの電
位がローレベルであれば、トランジスタ９３０ｃおよび
９３０ｄが導通し、トランジスタ９３０ａおよび９３０
ｂが非導通状態となる。したがって、１６個の回路ブロ
ック９３−１〜９３−１６からはそれぞれ、３２ビット
のデータ信号Ｄ０〜Ｄ３１のうちの上位１６ビットのデ
ータ信号Ｄ１６〜Ｄ３１が出力される。
れば、トランジスタ９３０ａおよび９３０ｂが導通し、
トランジスタ９３０ｃおよび９３０ｄが非導通状態とな
る。したがって、１６個の回路ブロック９３−１〜９３
−１６からはそれぞれ、訂正後の３２ビットのデータ信
号Ｄ０〜Ｄ３１のうちの下位１６ビットのデータ信号Ｄ
０〜Ｄ１５が出力される。逆に、セレクト信号ＳＥの電
位がローレベルであれば、トランジスタ９３０ｃおよび
９３０ｄが導通し、トランジスタ９３０ａおよび９３０
ｂが非導通状態となる。したがって、１６個の回路ブロ
ック９３−１〜９３−１６からはそれぞれ、３２ビット
のデータ信号Ｄ０〜Ｄ３１のうちの上位１６ビットのデ
ータ信号Ｄ１６〜Ｄ３１が出力される。
【０１０６】図１９は、セレクト信号ＳＥおよびその反
転信号の電位の論理レベルと、データセレクタ９３の出
力信号Ｏ0 〜Ｏ15との関係を表形式で示す図である。
転信号の電位の論理レベルと、データセレクタ９３の出
力信号Ｏ0 〜Ｏ15との関係を表形式で示す図である。
【０１０７】このように、セレクト信号ＳＥの論理レベ
ルを切換えることによって、訂正後のデータ信号Ｄ０〜
Ｄ３１のうちの下位１６ビットまたは、上位１６ビット
のうちのいずれかのデータ信号を選択的に出力すること
ができる。セレクト信号ＳＥおよびその反転信号は、た
とえば、図１０の制御回路６により発生される。
ルを切換えることによって、訂正後のデータ信号Ｄ０〜
Ｄ３１のうちの下位１６ビットまたは、上位１６ビット
のうちのいずれかのデータ信号を選択的に出力すること
ができる。セレクト信号ＳＥおよびその反転信号は、た
とえば、図１０の制御回路６により発生される。
【０１０８】
【発明が解決しようとする課題】以上のように、従来の
ＥＣＣは、メモリセルアレイから同時に読出されるデー
タのうちのパリティデータの数と同数の回路ブロックに
よって構成されるシンドローム信号発生器と、この読出
されたデータのうちパリティデータ以外のデータの数と
同数の回路ブロックによってそれぞれ構成される訂正信
号発生器およびデータ訂正回路とを含む。
ＥＣＣは、メモリセルアレイから同時に読出されるデー
タのうちのパリティデータの数と同数の回路ブロックに
よって構成されるシンドローム信号発生器と、この読出
されたデータのうちパリティデータ以外のデータの数と
同数の回路ブロックによってそれぞれ構成される訂正信
号発生器およびデータ訂正回路とを含む。
【０１０９】シンドローム信号発生器を構成する回路ブ
ロックの各々は、多くの入力信号線を必要とし、かつ、
多くの論理ゲート回路を含む。このため、シンドローム
信号発生器の回路規模は大きい。
ロックの各々は、多くの入力信号線を必要とし、かつ、
多くの論理ゲート回路を含む。このため、シンドローム
信号発生器の回路規模は大きい。
【０１１０】訂正信号発生器を構成する各回路ブロック
および、データ訂正回路を構成する各回路ブロックは、
いずれも、シンドローム信号発生器を構成する各回路ブ
ロックほど多くの入力信号線を必要としない。しかしな
がら、訂正信号発生器を構成する回路ブロックの数およ
び、データ訂正回路を構成する回路ブロックの数は、シ
ンドローム信号発生器を構成する回路ブロックの数より
もはるかに多い。このため、訂正信号発生器およびデー
タ訂正回路のいずれの回路規模も非常に大きい。
および、データ訂正回路を構成する各回路ブロックは、
いずれも、シンドローム信号発生器を構成する各回路ブ
ロックほど多くの入力信号線を必要としない。しかしな
がら、訂正信号発生器を構成する回路ブロックの数およ
び、データ訂正回路を構成する回路ブロックの数は、シ
ンドローム信号発生器を構成する回路ブロックの数より
もはるかに多い。このため、訂正信号発生器およびデー
タ訂正回路のいずれの回路規模も非常に大きい。
【０１１１】それゆえ、誤り訂正機能を有する従来の半
導体記憶装置は、ＥＣＣの半導体基板上における占有面
積が多大となり、メモリセルアレイのために使用される
半導体基板上の面積が小さくなるという問題を有してい
た。
導体記憶装置は、ＥＣＣの半導体基板上における占有面
積が多大となり、メモリセルアレイのために使用される
半導体基板上の面積が小さくなるという問題を有してい
た。
【０１１２】たとえば、図１０で示されるマスクＲＯＭ
の場合、ＥＣＣ９は、各々が、１６本の入力信号線と１
５個のＥＸ−ＯＲゲートを必要とする６個の回路ブロッ
ク９０−１〜９０−６（図１３参照）と、各々が、６本
の入力信号線と２個のＮＡＮＤゲートと１個のＮＯＲゲ
ートとを必要とする、３２個の回路ブロック９１−１〜
９１−３２（図１５参照）と、各々が、２本の入力信号
線を必要とする３２個のＥＸ−ＯＲゲート９２−１〜９
２−３２とを含む。
の場合、ＥＣＣ９は、各々が、１６本の入力信号線と１
５個のＥＸ−ＯＲゲートを必要とする６個の回路ブロッ
ク９０−１〜９０−６（図１３参照）と、各々が、６本
の入力信号線と２個のＮＡＮＤゲートと１個のＮＯＲゲ
ートとを必要とする、３２個の回路ブロック９１−１〜
９１−３２（図１５参照）と、各々が、２本の入力信号
線を必要とする３２個のＥＸ−ＯＲゲート９２−１〜９
２−３２とを含む。
【０１１３】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、回路規模が削減されたＥＣＣを有す
る半導体記憶装置を提供することである。
な問題点を解決し、回路規模が削減されたＥＣＣを有す
る半導体記憶装置を提供することである。
【０１１４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のアドレスを含み、各アドレスに第１の
グループの２Ｎ（Ｎは自然数である）ビットのデータ
と、第２のグループの２Ｎビットのデータと、第１およ
び第２のグループの２Ｎ＋１ビットのデータに応じたＮ
＋２ビットのパリティデータとが格納されたメモリセル
アレイと、アドレス信号に従って、メモリセルのうちの
いずれかのアドレスから第１および第２のグループの２
Ｎ＋１ビットのデータとＮ＋２ビットのパリティデータ
とを読出す読出手段と、読出手段によって読出された第
１および第２のグループの２Ｎ＋１ビットのデータとＮ
＋２ビットのパリティデータとに、所定のハミング行列
に従った演算を施して、第１のグループの２Ｎビットの
データの誤りと第２のグループの２Ｎビットのデータの
誤りとを順次訂正する誤り訂正手段と、誤り訂正手段に
よって訂正された第１または第２のグループの２Ｎビッ
トのデータを外部に出力する出力手段とを備える。
憶装置は、複数のアドレスを含み、各アドレスに第１の
グループの２Ｎ（Ｎは自然数である）ビットのデータ
と、第２のグループの２Ｎビットのデータと、第１およ
び第２のグループの２Ｎ＋１ビットのデータに応じたＮ
＋２ビットのパリティデータとが格納されたメモリセル
アレイと、アドレス信号に従って、メモリセルのうちの
いずれかのアドレスから第１および第２のグループの２
Ｎ＋１ビットのデータとＮ＋２ビットのパリティデータ
とを読出す読出手段と、読出手段によって読出された第
１および第２のグループの２Ｎ＋１ビットのデータとＮ
＋２ビットのパリティデータとに、所定のハミング行列
に従った演算を施して、第１のグループの２Ｎビットの
データの誤りと第２のグループの２Ｎビットのデータの
誤りとを順次訂正する誤り訂正手段と、誤り訂正手段に
よって訂正された第１または第２のグループの２Ｎビッ
トのデータを外部に出力する出力手段とを備える。
【０１１５】誤り訂正手段は、読出手段によってメモリ
セルアレイから読出された、第１および第２のグループ
の２Ｎ＋１ビットのデータとＮ＋２ビットのパリティデ
ータとに基づいて、Ｎ＋２ビットのシンドローム信号を
作成するシンドローム信号作成手段と、読出手段によっ
てメモリセルアレイから読出された第１のグループの２
Ｎビットのデータと第２のグループの２Ｎビットのデー
タとを順次選択するグループ選択手段と、シンドローム
信号作成手段により作成されたＮ＋２ビットのシンドロ
ーム信号に基づいて、グループ選択手段の選択動作に同
期して、第１のグループの２Ｎビットのデータのための
訂正信号と、第２のグループの２Ｎビットのデータのた
めの訂正信号とを順次作成する訂正信号作成手段と、訂
正信号作成手段によって作成された２Ｎビットの訂正信
号に基づいて、グループ選択手段によって選択された第
１または第２のグループの２Ｎビットのデータの誤りを
訂正する訂正手段とを含む。
セルアレイから読出された、第１および第２のグループ
の２Ｎ＋１ビットのデータとＮ＋２ビットのパリティデ
ータとに基づいて、Ｎ＋２ビットのシンドローム信号を
作成するシンドローム信号作成手段と、読出手段によっ
てメモリセルアレイから読出された第１のグループの２
Ｎビットのデータと第２のグループの２Ｎビットのデー
タとを順次選択するグループ選択手段と、シンドローム
信号作成手段により作成されたＮ＋２ビットのシンドロ
ーム信号に基づいて、グループ選択手段の選択動作に同
期して、第１のグループの２Ｎビットのデータのための
訂正信号と、第２のグループの２Ｎビットのデータのた
めの訂正信号とを順次作成する訂正信号作成手段と、訂
正信号作成手段によって作成された２Ｎビットの訂正信
号に基づいて、グループ選択手段によって選択された第
１または第２のグループの２Ｎビットのデータの誤りを
訂正する訂正手段とを含む。
【０１１６】好ましくは、シンドローム信号作成手段
は、各シンドローム信号の反転信号をさらに作成し、訂
正信号作成手段は、Ｎ＋２ビットのシンドローム信号お
よびＮ＋２ビットの反転信号のうち、第１のグループの
２Ｎのデータのために必要な信号、および第２のグルー
プの２Ｎビットのデータのために必要な信号を順次選択
する信号選択手段と、信号選択手段により選択された信
号に応答して２Ｎビットの訂正信号を作成する作成手段
とを含む。
は、各シンドローム信号の反転信号をさらに作成し、訂
正信号作成手段は、Ｎ＋２ビットのシンドローム信号お
よびＮ＋２ビットの反転信号のうち、第１のグループの
２Ｎのデータのために必要な信号、および第２のグルー
プの２Ｎビットのデータのために必要な信号を順次選択
する信号選択手段と、信号選択手段により選択された信
号に応答して２Ｎビットの訂正信号を作成する作成手段
とを含む。
【０１１７】
【作用】この発明に係る半導体記憶装置では、指定され
たアドレスから第１のグループの２Ｎビットのデータと
第２のグループの２ＮビットのデータとＮ＋２ビットの
パリティデータとを読出し、第１のグループの２Ｎビッ
トのデータと第２のグループの２Ｎビットのデータとを
順次選択するとともに、第１のグループ用の２Ｎビット
の訂正信号と第２のグループ用の２Ｎビットの訂正信号
とを順次生成する。そして、生成した訂正信号に基づい
て第１のグループの２Ｎビットのデータと第２のグルー
プの２Ｎビットのデータとを順次訂正し、外部に出力す
る。したがって、第１および第２のグループの２Ｎ＋１
ビットのデータを一度に訂正した後、第１のグループの
２Ｎビットのデータと第２のグループの２Ｎビットのデ
ータとを順次選択して出力していた従来に比べ、訂正手
段の回路規模を半分に削減でき、誤り訂正回路の回路規
模を削減できる。
たアドレスから第１のグループの２Ｎビットのデータと
第２のグループの２ＮビットのデータとＮ＋２ビットの
パリティデータとを読出し、第１のグループの２Ｎビッ
トのデータと第２のグループの２Ｎビットのデータとを
順次選択するとともに、第１のグループ用の２Ｎビット
の訂正信号と第２のグループ用の２Ｎビットの訂正信号
とを順次生成する。そして、生成した訂正信号に基づい
て第１のグループの２Ｎビットのデータと第２のグルー
プの２Ｎビットのデータとを順次訂正し、外部に出力す
る。したがって、第１および第２のグループの２Ｎ＋１
ビットのデータを一度に訂正した後、第１のグループの
２Ｎビットのデータと第２のグループの２Ｎビットのデ
ータとを順次選択して出力していた従来に比べ、訂正手
段の回路規模を半分に削減でき、誤り訂正回路の回路規
模を削減できる。
【０１１８】
【実施例】図１は、本発明の一実施例のマスクＲＯＭの
全体構成を示す概略ブロック図である。
全体構成を示す概略ブロック図である。
【０１１９】このマスクＲＯＭの全体構成は、図１０に
示される従来のそれと同様である。しかし、本実施例の
マスクＲＯＭのＥＣＣ１１は、従来と異なる構成を有す
る。
示される従来のそれと同様である。しかし、本実施例の
マスクＲＯＭのＥＣＣ１１は、従来と異なる構成を有す
る。
【０１２０】図２は、図１のＥＣＣ１１の構成を示す概
略ブロック図である。図２を参照して、本実施例のＥＣ
Ｃと従来とそれとの重要な相違点は、データセレクタ１
１３がデータ訂正回路１１２の前段に設けられている点
および、訂正信号発生器１１１の出力信号が１６ビット
の信号ｅ０〜ｅ１５またはｅ１６〜ｅ３１である点であ
る。
略ブロック図である。図２を参照して、本実施例のＥＣ
Ｃと従来とそれとの重要な相違点は、データセレクタ１
１３がデータ訂正回路１１２の前段に設けられている点
および、訂正信号発生器１１１の出力信号が１６ビット
の信号ｅ０〜ｅ１５またはｅ１６〜ｅ３１である点であ
る。
【０１２１】このような構成は、ＥＣＣ１１における誤
り訂正のための一連の演算が、たとえば図３で示される
ハミング行列Ｈに従って行なわれることにより実現され
る。図３は、図２に示される構成を可能にするハミング
行列の一例を示す図である。
り訂正のための一連の演算が、たとえば図３で示される
ハミング行列Ｈに従って行なわれることにより実現され
る。図３は、図２に示される構成を可能にするハミング
行列の一例を示す図である。
【０１２２】図３を参照して、このハミング行列Ｈは、
従来のＥＣＣにおける一連の演算が従うハミング行列に
はないある規則性を有する。すなわち、このハミング行
列Ｈにおいて、３２列目までの各列の６個の要素のうち
の２個の要素の値だけがそれぞれ、この列よりも１６列
前の列の対応する２個の要素の値と異なる。
従来のＥＣＣにおける一連の演算が従うハミング行列に
はないある規則性を有する。すなわち、このハミング行
列Ｈにおいて、３２列目までの各列の６個の要素のうち
の２個の要素の値だけがそれぞれ、この列よりも１６列
前の列の対応する２個の要素の値と異なる。
【０１２３】たとえば、１列目の要素と１７列目の要素
とを比較すると、１行目および２行目の要素の値が、１
列目においては０であるのに対し、１７列目においては
１である。一方、３行目ないし６行目の要素は、１列目
と１７列目とで一致する。
とを比較すると、１行目および２行目の要素の値が、１
列目においては０であるのに対し、１７列目においては
１である。一方、３行目ないし６行目の要素は、１列目
と１７列目とで一致する。
【０１２４】同様に、たとえば４列目と２０列目とを比
較すると、２行目および６行目の要素の値が、４列目に
おいては０であるのに対し２０列目においては１であ
る。一方、１行目および、３行目ないし５行目の要素は
すべて、４列目と２０列目とで一致する。
較すると、２行目および６行目の要素の値が、４列目に
おいては０であるのに対し２０列目においては１であ
る。一方、１行目および、３行目ないし５行目の要素は
すべて、４列目と２０列目とで一致する。
【０１２５】本実施例のＥＣＣにおける誤り訂正の原理
は、従来と全く同じである。したがって、図２のシンド
ローム信号発生器１１０は、６個のシンドローム信号Ｓ
０，Ｓ１，…，Ｓ５をそれぞれ、３２ビットのデータ信
号ｄ０〜ｄ３１および６ビットのパリティデータＰ０〜
Ｐ５のうち、ハミング行列Ｈの１行目の１である要素に
対応するものの排他的論理和，ハミング行列Ｈの２行目
の１である要素に対応するものの排他的論理和，…，ハ
ミング行列Ｈの６行目の１である要素に対応するものの
排他的論理和をとることによって発生する。
は、従来と全く同じである。したがって、図２のシンド
ローム信号発生器１１０は、６個のシンドローム信号Ｓ
０，Ｓ１，…，Ｓ５をそれぞれ、３２ビットのデータ信
号ｄ０〜ｄ３１および６ビットのパリティデータＰ０〜
Ｐ５のうち、ハミング行列Ｈの１行目の１である要素に
対応するものの排他的論理和，ハミング行列Ｈの２行目
の１である要素に対応するものの排他的論理和，…，ハ
ミング行列Ｈの６行目の１である要素に対応するものの
排他的論理和をとることによって発生する。
【０１２６】図４は、シンドローム信号発生器１１０の
構成を示す回路図である。図４を参照して、シンドロー
ム信号発生器１１０は、６個のシンドローム信号Ｓ０〜
Ｓ５をそれぞれ発生するための６個の回路ブロック１１
０−１〜１１０−６を含む。
構成を示す回路図である。図４を参照して、シンドロー
ム信号発生器１１０は、６個のシンドローム信号Ｓ０〜
Ｓ５をそれぞれ発生するための６個の回路ブロック１１
０−１〜１１０−６を含む。
【０１２７】これら６個の回路ブロック１１０−１〜１
１０−６はそれぞれ、図１３に示される従来のＥＣＣに
含まれるシンドローム信号発生器を構成する６個の回路
ブロック９０−１〜９０−６と同じ構成を有し、シンド
ローム信号Ｓ０〜Ｓ６の反転信号も出力する。
１０−６はそれぞれ、図１３に示される従来のＥＣＣに
含まれるシンドローム信号発生器を構成する６個の回路
ブロック９０−１〜９０−６と同じ構成を有し、シンド
ローム信号Ｓ０〜Ｓ６の反転信号も出力する。
【０１２８】ただし、本実施例で用いられるハミング行
列（図３）と従来用いられたハミング行列（図１２）と
は異なるので、各回路ブロック１１０−１〜１１０−６
に入力される１６個の信号Ｉ１〜Ｉ１６は図１３に示さ
れるものと異なる。
列（図３）と従来用いられたハミング行列（図１２）と
は異なるので、各回路ブロック１１０−１〜１１０−６
に入力される１６個の信号Ｉ１〜Ｉ１６は図１３に示さ
れるものと異なる。
【０１２９】たとえば、シンドローム信号Ｓ０は、ハミ
ング行列Ｈ（図３）の１行目の要素のうち１である１６
個の要素にそれぞれ対応する１６個のデータｄ１０〜ｄ
１２，ｄ１５〜ｄ１８，ｄ２１〜ｄ２４，ｄ２６〜ｄ２
８，ｄ３１，Ｐ０すべての排他的論理和をとることによ
って得られる。次式は、シンドローム信号Ｓ０を算出す
るための演算を表わす。
ング行列Ｈ（図３）の１行目の要素のうち１である１６
個の要素にそれぞれ対応する１６個のデータｄ１０〜ｄ
１２，ｄ１５〜ｄ１８，ｄ２１〜ｄ２４，ｄ２６〜ｄ２
８，ｄ３１，Ｐ０すべての排他的論理和をとることによ
って得られる。次式は、シンドローム信号Ｓ０を算出す
るための演算を表わす。
【０１３０】
【数１０】
【０１３１】図５は、図４の各回路ブロック１１０−１
〜１１０−６への入力信号Ｉ１〜Ｉ１６を表形式で示す
図である。
〜１１０−６への入力信号Ｉ１〜Ｉ１６を表形式で示す
図である。
【０１３２】再度図２を参照して、訂正信号発生器１１
１は、データセレクタ１１３を制御するセレクト信号Ｓ
Ｅと同じ信号によって制御されて、シンドローム信号Ｓ
０〜Ｓ５およびその反転信号に基づいて、３２ビットの
訂正信号ｅ０〜ｅ３１のうちの下位１６ビットの信号ｅ
０〜ｅ１５または上位１６ビットの信号ｅ１６〜ｅ３１
のうちのいずれか一方を発生する。
１は、データセレクタ１１３を制御するセレクト信号Ｓ
Ｅと同じ信号によって制御されて、シンドローム信号Ｓ
０〜Ｓ５およびその反転信号に基づいて、３２ビットの
訂正信号ｅ０〜ｅ３１のうちの下位１６ビットの信号ｅ
０〜ｅ１５または上位１６ビットの信号ｅ１６〜ｅ３１
のうちのいずれか一方を発生する。
【０１３３】図６は、訂正信号発生器１１１の構成を示
す回路図である。図６を参照して、訂正信号発生器１１
１は、従来の訂正信号発生器（図１５）を構成する回路
ブロック数の半数である１６個の回路ブロック１１１−
１〜１１１−１６によって構成される。
す回路図である。図６を参照して、訂正信号発生器１１
１は、従来の訂正信号発生器（図１５）を構成する回路
ブロック数の半数である１６個の回路ブロック１１１−
１〜１１１−１６によって構成される。
【０１３４】各回路ブロック１１１−１〜１１１−１６
は、従来の訂正信号発生器を構成する各回路ブロックと
異なり、２つの３入力ＮＡＮＤゲート１１０ａと、２入
力ＮＯＲゲート１１０ｂとに加えて、４個のＰチャネル
ＭＯＳトランジスタ１１０ｃ，１１０ｅ，１１０ｇ，１
１０ｉと、４個のＮチャネルＭＯＳトランジスタ１１０
ｄ，１１０ｆ，１１０ｈ，１１０ｊを含む。セレクト信
号ＳＥとその反転信号とはそれぞれ、トランジスタ１１
０ｄ，１１０ｅ，１１０ｈおよび１１０ｉのゲートと、
トランジスタ１１０ｃ，１１０ｆ，１１０ｇおよび１１
０ｊのゲートとに与えられる。
は、従来の訂正信号発生器を構成する各回路ブロックと
異なり、２つの３入力ＮＡＮＤゲート１１０ａと、２入
力ＮＯＲゲート１１０ｂとに加えて、４個のＰチャネル
ＭＯＳトランジスタ１１０ｃ，１１０ｅ，１１０ｇ，１
１０ｉと、４個のＮチャネルＭＯＳトランジスタ１１０
ｄ，１１０ｆ，１１０ｈ，１１０ｊを含む。セレクト信
号ＳＥとその反転信号とはそれぞれ、トランジスタ１１
０ｄ，１１０ｅ，１１０ｈおよび１１０ｉのゲートと、
トランジスタ１１０ｃ，１１０ｆ，１１０ｇおよび１１
０ｊのゲートとに与えられる。
【０１３５】さて、３２個の訂正信号ｅ０，ｅ１，…，
ｅ３１はそれぞれ、ハミング行列Ｈの、１列目の要素の
うち１である要素に対応するシンドローム信号と、０で
ある要素に対応するシンドローム信号の反転信号との合
計６個の信号の論理積，ハミング行列Ｈの２列目の要素
のうち１である要素に対応するシンドローム信号と、０
である要素に対応するシンドローム信号の反転信号との
合計６個の信号，…，ハミング行列Ｈの３２列目の要素
のうち１である要素のシンドローム信号と、０である要
素のシンドローム信号の反転信号との合計６個の信号の
論理積をとることによって得られる。
ｅ３１はそれぞれ、ハミング行列Ｈの、１列目の要素の
うち１である要素に対応するシンドローム信号と、０で
ある要素に対応するシンドローム信号の反転信号との合
計６個の信号の論理積，ハミング行列Ｈの２列目の要素
のうち１である要素に対応するシンドローム信号と、０
である要素に対応するシンドローム信号の反転信号との
合計６個の信号，…，ハミング行列Ｈの３２列目の要素
のうち１である要素のシンドローム信号と、０である要
素のシンドローム信号の反転信号との合計６個の信号の
論理積をとることによって得られる。
【０１３６】本実施例では、ハミング行列Ｈに前述のよ
うな規則性がある。このため訂正信号ｅ１６を算出する
ために必要な信号，訂正信号ｅ１７を算出するために必
要な信号，…，訂正信号ｅ３１を算出するために必要な
信号はそれぞれ、訂正信号ｅ０を算出するために必要な
信号のうちの２つの信号の論理値を反転させたもの，訂
正信号ｅ１を算出するために必要な信号のうちの２つの
信号の論理値を反転させたもの，…，訂正信号ｅ１５を
算出するために必要な信号のうちの２つの信号の論理値
を反転させたものに一致する。
うな規則性がある。このため訂正信号ｅ１６を算出する
ために必要な信号，訂正信号ｅ１７を算出するために必
要な信号，…，訂正信号ｅ３１を算出するために必要な
信号はそれぞれ、訂正信号ｅ０を算出するために必要な
信号のうちの２つの信号の論理値を反転させたもの，訂
正信号ｅ１を算出するために必要な信号のうちの２つの
信号の論理値を反転させたもの，…，訂正信号ｅ１５を
算出するために必要な信号のうちの２つの信号の論理値
を反転させたものに一致する。
【０１３７】たとえば、図３を参照して、訂正信号ｅ０
は、ハミング行列Ｈの１列目の要素のうち１である要素
にそれぞれ対応する２つのシンドローム信号Ｓ４，Ｓ５
と、０である要素にそれぞれ対応する４つのシンドロー
ム信号Ｓ０〜Ｓ３の反転信号との合計６個の信号の論理
積をとることによって得られる。一方、訂正信号ｅ１６
は、１７列目の要素のうち１である要素にそれぞれ対応
する４つのシンドローム信号Ｓ０，Ｓ２，Ｓ４，Ｓ５
と、０である要素にそれぞれ対応する２つのシンドロー
ム信号Ｓ２，Ｓ３との合計６個の信号の論理積をとるこ
とにとよって得られる。次式は、訂正信号ｅ０およびｅ
１６を算出するための演算を示す。
は、ハミング行列Ｈの１列目の要素のうち１である要素
にそれぞれ対応する２つのシンドローム信号Ｓ４，Ｓ５
と、０である要素にそれぞれ対応する４つのシンドロー
ム信号Ｓ０〜Ｓ３の反転信号との合計６個の信号の論理
積をとることによって得られる。一方、訂正信号ｅ１６
は、１７列目の要素のうち１である要素にそれぞれ対応
する４つのシンドローム信号Ｓ０，Ｓ２，Ｓ４，Ｓ５
と、０である要素にそれぞれ対応する２つのシンドロー
ム信号Ｓ２，Ｓ３との合計６個の信号の論理積をとるこ
とにとよって得られる。次式は、訂正信号ｅ０およびｅ
１６を算出するための演算を示す。
【０１３８】 ｅ０＝／Ｓ０×／Ｓ１×／Ｓ２×／Ｓ３×Ｓ４×Ｓ５ ｅ１６＝Ｓ０×Ｓ１×／Ｓ２×／Ｓ３×Ｓ４×Ｓ５ 上記式からわかるように、たとえば訂正信号ｅ１６を得
るには、訂正信号ｅ０を得るのに必要な６個のシンドロ
ーム信号のうちの２つ／Ｓ０，／Ｓ１の反転信号Ｓ０，
Ｓ１と、残りの４つのシンドローム信号とが必要であ
る。
るには、訂正信号ｅ０を得るのに必要な６個のシンドロ
ーム信号のうちの２つ／Ｓ０，／Ｓ１の反転信号Ｓ０，
Ｓ１と、残りの４つのシンドローム信号とが必要であ
る。
【０１３９】そこで、図６を参照して、訂正信号ｅ０お
よびｅ１６を発生するための回路ブロック１１１−１に
は、訂正信号ｅ０を算出するためのシンドローム信号と
訂正信号ｅ１６を算出するためのシンドローム信号とに
含まれる合計８個の信号が入力される。
よびｅ１６を発生するための回路ブロック１１１−１に
は、訂正信号ｅ０を算出するためのシンドローム信号と
訂正信号ｅ１６を算出するためのシンドローム信号とに
含まれる合計８個の信号が入力される。
【０１４０】回路ブロック１１１−１において、トラン
ジスタ１１０ｃおよび１１０ｄと、トランジスタ１１０
ｇおよび１１０ｈとはそれぞれ、訂正信号ｅ０を算出す
るためのシンドローム信号のうち訂正信号ｅ１６を算出
するためのシンドローム信号には含まれない２つの信号
（シンドローム信号Ｓ０およびＳ１の反転信号）の一方
および他方のトランスミッションゲートとして設けられ
る。同様に、トランジスタ１１０ｅおよび１１０ｆと、
トランジスタ１１０ｉおよび１１０ｊとはそれぞれ、訂
正信号ｅ１６を算出するためのシンドローム信号のう
ち、訂正信号ｅ１６を算出するためのシンドローム信号
に含まれない２つの信号Ｓ０，Ｓ１の一方および他方の
トランスミッションゲートとして設けられる。トランジ
スタ１１０ｃおよび１００ｄの出力と、トランジスタ１
１０ｅおよび１１０ｆの出力とは一方のＮＡＮＤゲート
１１０ａの同じ入力端に与えられ、トランジスタ１１０
ｇおよび１１０ｈの出力信号と、トランジスタ１１０ｉ
および１１０ｊの出力信号とは他方のＮＡＮＤゲート１
１０ａの同じ入力端に与えられる。
ジスタ１１０ｃおよび１１０ｄと、トランジスタ１１０
ｇおよび１１０ｈとはそれぞれ、訂正信号ｅ０を算出す
るためのシンドローム信号のうち訂正信号ｅ１６を算出
するためのシンドローム信号には含まれない２つの信号
（シンドローム信号Ｓ０およびＳ１の反転信号）の一方
および他方のトランスミッションゲートとして設けられ
る。同様に、トランジスタ１１０ｅおよび１１０ｆと、
トランジスタ１１０ｉおよび１１０ｊとはそれぞれ、訂
正信号ｅ１６を算出するためのシンドローム信号のう
ち、訂正信号ｅ１６を算出するためのシンドローム信号
に含まれない２つの信号Ｓ０，Ｓ１の一方および他方の
トランスミッションゲートとして設けられる。トランジ
スタ１１０ｃおよび１００ｄの出力と、トランジスタ１
１０ｅおよび１１０ｆの出力とは一方のＮＡＮＤゲート
１１０ａの同じ入力端に与えられ、トランジスタ１１０
ｇおよび１１０ｈの出力信号と、トランジスタ１１０ｉ
および１１０ｊの出力信号とは他方のＮＡＮＤゲート１
１０ａの同じ入力端に与えられる。
【０１４１】セレクト信号ＳＥの電位がハイレベルであ
れば、トランジスタ１１０ｃ，１１０ｄ，１１０ｇ，お
よび１１０ｈが導通し、トランジスタ１１０ｅ，１１０
ｆ，１１０ｉ，および１１０ｊが非導通状態となる。し
たがって、回路ブロック１１１−１において、ＮＡＮＤ
ゲート１１０ａには、訂正信号ｅ０を算出するために必
要な６つのシンドローム信号が与えられるので、ＮＯＲ
ゲート１１０ｄの出力信号は訂正信号ｅ０となる。
れば、トランジスタ１１０ｃ，１１０ｄ，１１０ｇ，お
よび１１０ｈが導通し、トランジスタ１１０ｅ，１１０
ｆ，１１０ｉ，および１１０ｊが非導通状態となる。し
たがって、回路ブロック１１１−１において、ＮＡＮＤ
ゲート１１０ａには、訂正信号ｅ０を算出するために必
要な６つのシンドローム信号が与えられるので、ＮＯＲ
ゲート１１０ｄの出力信号は訂正信号ｅ０となる。
【０１４２】逆に、セレクト信号ＳＥの電位がローレベ
ルであれば、トランジスタ１１０ｅ，１１０ｆ，１１０
ｉ，および１１０ｇが導通し、トランジスタ１１０ｃ，
１１０ｂ，１１０ｇ，および１１０ｈが非導通状態とな
る。したがって、回路ブロック１１１−１において、Ｎ
ＡＮＤゲート１１０ａへの入力信号は訂正信号ｅ１６を
算出するために必要な６つのシンドローム信号となるの
で、ＮＯＲゲート１１０ｂの出力信号は訂正信号ｅ１６
となる。
ルであれば、トランジスタ１１０ｅ，１１０ｆ，１１０
ｉ，および１１０ｇが導通し、トランジスタ１１０ｃ，
１１０ｂ，１１０ｇ，および１１０ｈが非導通状態とな
る。したがって、回路ブロック１１１−１において、Ｎ
ＡＮＤゲート１１０ａへの入力信号は訂正信号ｅ１６を
算出するために必要な６つのシンドローム信号となるの
で、ＮＯＲゲート１１０ｂの出力信号は訂正信号ｅ１６
となる。
【０１４３】他の回路ブロック１１１−２，１１１−
３，…，１１１−１６にはそれぞれ、訂正信号ｅ１およ
びｅ１７を算出するために必要なすべてのシンドローム
信号，訂正信号ｅ２およびｅ１８を算出するために必要
なすべてのシンドローム信号，…，訂正信号ｅ１５およ
びｅ３１を算出するために必要なすべてのシンドローム
信号が入力される。
３，…，１１１−１６にはそれぞれ、訂正信号ｅ１およ
びｅ１７を算出するために必要なすべてのシンドローム
信号，訂正信号ｅ２およびｅ１８を算出するために必要
なすべてのシンドローム信号，…，訂正信号ｅ１５およ
びｅ３１を算出するために必要なすべてのシンドローム
信号が入力される。
【０１４４】図７は、各回路ブロック１１−１〜１１１
−１６への８個の入力信号ｉ１〜ｉ６，／ｉ１〜／ｉ６
（ ／ｉ１〜／ｉ６は、信号ｉ１〜ｉ６の反転信号を表
わす。）を表形式で示す図である。
−１６への８個の入力信号ｉ１〜ｉ６，／ｉ１〜／ｉ６
（ ／ｉ１〜／ｉ６は、信号ｉ１〜ｉ６の反転信号を表
わす。）を表形式で示す図である。
【０１４５】他の回路ブロック１１１−２〜１１１−１
６も、回路ブロック１１１−１と同様に構成される。
６も、回路ブロック１１１−１と同様に構成される。
【０１４６】すなわち、ｋを１〜１６の任意の整数とす
ると、回路ブロック１１１−ｋにおいて、トランジスタ
１１０ｃおよび１１０ｄと、トランジスタ１１０ｇおよ
び１１０ｈとはそれぞれ、訂正信号ｅ（ｋ−１）を算出
するためのシンドローム信号のうち、訂正信号ｅ（ｋ＋
１５）を算出するためのシンドローム信号に含まれない
２つのシンドローム信号のためのトランスファゲートと
して設けられる。逆に、トランジスタ１１０ｅおよび１
１０ｆと、トランジスタ１１０ｉおよび１１０ｊとはそ
れぞれ、訂正信号ｅ（ｋ＋１５）を算出するためのシン
ドローム信号のうち、訂正信号ｅ（ｋ−１）を算出する
ためのシンドローム信号に含まれない２つの信号のトラ
ンスファゲートとして設けられる。２つのＮＡＮＤゲー
ト１１０ａの合計６つの入力端のうちの４つには、訂正
信号ｅ（ｋ−１）を算出するためのシンドローム信号
と、訂正信号ｅ（ｋ＋１５）を算出するためのシンドロ
ーム信号とに共通に含まれる４つの信号か共通に与えら
れる。残りの２つの入力端のうちの一方には、トランジ
スタ１１０ｃ，１１０ｄ，１１０ｅおよび１１０ｆの出
力信号が共通に与えられ、他方には、トランジスタ１１
０ｇ，１１０ｆ，１１０ｉ，および１１０ｊの出力信号
が共通に与えられる。
ると、回路ブロック１１１−ｋにおいて、トランジスタ
１１０ｃおよび１１０ｄと、トランジスタ１１０ｇおよ
び１１０ｈとはそれぞれ、訂正信号ｅ（ｋ−１）を算出
するためのシンドローム信号のうち、訂正信号ｅ（ｋ＋
１５）を算出するためのシンドローム信号に含まれない
２つのシンドローム信号のためのトランスファゲートと
して設けられる。逆に、トランジスタ１１０ｅおよび１
１０ｆと、トランジスタ１１０ｉおよび１１０ｊとはそ
れぞれ、訂正信号ｅ（ｋ＋１５）を算出するためのシン
ドローム信号のうち、訂正信号ｅ（ｋ−１）を算出する
ためのシンドローム信号に含まれない２つの信号のトラ
ンスファゲートとして設けられる。２つのＮＡＮＤゲー
ト１１０ａの合計６つの入力端のうちの４つには、訂正
信号ｅ（ｋ−１）を算出するためのシンドローム信号
と、訂正信号ｅ（ｋ＋１５）を算出するためのシンドロ
ーム信号とに共通に含まれる４つの信号か共通に与えら
れる。残りの２つの入力端のうちの一方には、トランジ
スタ１１０ｃ，１１０ｄ，１１０ｅおよび１１０ｆの出
力信号が共通に与えられ、他方には、トランジスタ１１
０ｇ，１１０ｆ，１１０ｉ，および１１０ｊの出力信号
が共通に与えられる。
【０１４７】したがって、回路ブロック１１１−２〜１
１０−１６はそれぞれ、セレクト信号ＳＥがハイレベル
のとき、訂正信号ｅ１〜ｅ１５を出力し、セレクト信号
ＳＥがローレベルのとき、訂正信号ｅ１６〜ｅ３１を出
力する。
１０−１６はそれぞれ、セレクト信号ＳＥがハイレベル
のとき、訂正信号ｅ１〜ｅ１５を出力し、セレクト信号
ＳＥがローレベルのとき、訂正信号ｅ１６〜ｅ３１を出
力する。
【０１４８】再度図２を参照して、データセレクタ１１
３は、セレクト信号ＳＥによって制御されて、３２ビッ
トのデータの信号ｄ０〜ｄ３１の下位１６ビットの信号
ｄ０〜ｄ１５または上位１６ビットの信号ｄ１６〜ｄ３
１のうちのいずれか一方をデータ訂正回路１１２に与え
る。
３は、セレクト信号ＳＥによって制御されて、３２ビッ
トのデータの信号ｄ０〜ｄ３１の下位１６ビットの信号
ｄ０〜ｄ１５または上位１６ビットの信号ｄ１６〜ｄ３
１のうちのいずれか一方をデータ訂正回路１１２に与え
る。
【０１４９】図８は、データセレクタ１１３の構成を示
す回路図である。図８を参照して、データセレクタ１１
３は、１６個の回路ブロック１１３−１〜１１３−１６
を含む。
す回路図である。図８を参照して、データセレクタ１１
３は、１６個の回路ブロック１１３−１〜１１３−１６
を含む。
【０１５０】これら１６個の回路ブロック１１３−１〜
１１３−１６の各々は、２つのＰチャネルＭＯＳトラン
ジスタ１１３ａ，１１３ｃと、２つのＮチャネルＭＯＳ
トランジスタ１１３ｂ，１１３ｄとを含む。セレクト信
号ＳＥおよびその反転信号はそれぞれ、トランジスタ１
１３ｂおよび１１３ｃのゲートと、トランジスタ１１３
ａおよび１１３ｄのゲートとに与えられる。
１１３−１６の各々は、２つのＰチャネルＭＯＳトラン
ジスタ１１３ａ，１１３ｃと、２つのＮチャネルＭＯＳ
トランジスタ１１３ｂ，１１３ｄとを含む。セレクト信
号ＳＥおよびその反転信号はそれぞれ、トランジスタ１
１３ｂおよび１１３ｃのゲートと、トランジスタ１１３
ａおよび１１３ｄのゲートとに与えられる。
【０１５１】回路ブロック１１３−１，１１３−２，
…，１１３−１６にはそれぞれ、データｄ０およびこの
データよりも１６ビット上位のデータｄ１６，データｄ
１およびこのデータｄ１よりも１６ビット上位のデータ
ｄ１７，…，データｄ１５およびこのデータｄ１５より
も１６ビット上位のデータｄ３１が入力される。各回路
ブロック１１３−１〜１１３−１６において、トランジ
スタ１１３ａおよび１１３ｂと、トランジスタ１１３ｃ
および１１３ｄとはそれぞれ、その回路ブロックへの２
つの入力データのうち、下位ビットのデータのトランス
ファゲートおよび上位ビットのトランスファゲートとし
て設けられる。
…，１１３−１６にはそれぞれ、データｄ０およびこの
データよりも１６ビット上位のデータｄ１６，データｄ
１およびこのデータｄ１よりも１６ビット上位のデータ
ｄ１７，…，データｄ１５およびこのデータｄ１５より
も１６ビット上位のデータｄ３１が入力される。各回路
ブロック１１３−１〜１１３−１６において、トランジ
スタ１１３ａおよび１１３ｂと、トランジスタ１１３ｃ
および１１３ｄとはそれぞれ、その回路ブロックへの２
つの入力データのうち、下位ビットのデータのトランス
ファゲートおよび上位ビットのトランスファゲートとし
て設けられる。
【０１５２】したがって、セレクト信号ＳＥがハイレベ
ルであれば、各回路ブロック１１３−１〜１１３−１６
において、下位ビットの入力データに対応して設けられ
たトランスファゲート１１３ａ，１１３ｂが導通し、セ
レクト信号ＳＥがローレベルであれば、各回路ブロック
１１３−１〜１１３−１６において、上位ビットの入力
データに対応して設けられたトランスファゲート１１３
ｃ，１１３ｄが導通する。この結果、１６個の回路ブロ
ック１１３−１〜１１３−１６からはそれぞれ、セレク
ト信号ＳＥがハイレベルのとき、下位１６ビットのデー
タ信号ｄ０〜ｄ１５が出力され、セレクト信号ＳＥがロ
ーレベルのとき、上位１６ビットのデータ信号ｄ１６〜
ｄ３１が出力される。
ルであれば、各回路ブロック１１３−１〜１１３−１６
において、下位ビットの入力データに対応して設けられ
たトランスファゲート１１３ａ，１１３ｂが導通し、セ
レクト信号ＳＥがローレベルであれば、各回路ブロック
１１３−１〜１１３−１６において、上位ビットの入力
データに対応して設けられたトランスファゲート１１３
ｃ，１１３ｄが導通する。この結果、１６個の回路ブロ
ック１１３−１〜１１３−１６からはそれぞれ、セレク
ト信号ＳＥがハイレベルのとき、下位１６ビットのデー
タ信号ｄ０〜ｄ１５が出力され、セレクト信号ＳＥがロ
ーレベルのとき、上位１６ビットのデータ信号ｄ１６〜
ｄ３１が出力される。
【０１５３】再度図２を参照して、データ訂正回路１１
２は、データセレクタ１１３から出力された１６個のデ
ータ信号ｄ０〜ｄ１５（またはｄ１６〜ｄ３１）のそれ
ぞれと、訂正信号発生器１１１により発生された１６個
の訂正信号ｅ０〜ｅ１５（またはｅ１６〜ｅ３１）のそ
れぞれとの排他的論理和をとることによって、データセ
レクタ１１３からの１６個のデータ信号の誤りを訂正す
る。
２は、データセレクタ１１３から出力された１６個のデ
ータ信号ｄ０〜ｄ１５（またはｄ１６〜ｄ３１）のそれ
ぞれと、訂正信号発生器１１１により発生された１６個
の訂正信号ｅ０〜ｅ１５（またはｅ１６〜ｅ３１）のそ
れぞれとの排他的論理和をとることによって、データセ
レクタ１１３からの１６個のデータ信号の誤りを訂正す
る。
【０１５４】図９は、データ訂正回路１１２の構成を示
す回路図である。図９を参照して、データ訂正回路１１
２は、１６個の２入力ＥＸ−ＯＲゲート１１２−１〜１
１２−６を含む。これらのＥＸ−ＯＲゲート１１２−
１，１１２−２，…１１２−１６にはそれぞれ、データ
セレクタ１１３の回路ブロック１１３−１の出力信号ｄ
０（ｄ１６）および訂正信号発生器１１１の回路ブロッ
ク１１１−１の出力信号ｅ０（ｅ１６），データセレク
タ１１３の回路ブロック１１３−２の出力信号ｄ１（ｄ
１７）および訂正信号発生器１１１の回路ブロック１１
１−２の出力信号ｅ１（ｅ１７），…，データセレクタ
１１３の回路ブロック１１３−１６の出力信号ｅ１５
（ｄ３１）および訂正信号発生器１１１の回路ブロック
１１１−１６の出力信号ｅ１５（ｅ３１）が入力され
る。
す回路図である。図９を参照して、データ訂正回路１１
２は、１６個の２入力ＥＸ−ＯＲゲート１１２−１〜１
１２−６を含む。これらのＥＸ−ＯＲゲート１１２−
１，１１２−２，…１１２−１６にはそれぞれ、データ
セレクタ１１３の回路ブロック１１３−１の出力信号ｄ
０（ｄ１６）および訂正信号発生器１１１の回路ブロッ
ク１１１−１の出力信号ｅ０（ｅ１６），データセレク
タ１１３の回路ブロック１１３−２の出力信号ｄ１（ｄ
１７）および訂正信号発生器１１１の回路ブロック１１
１−２の出力信号ｅ１（ｅ１７），…，データセレクタ
１１３の回路ブロック１１３−１６の出力信号ｅ１５
（ｄ３１）および訂正信号発生器１１１の回路ブロック
１１１−１６の出力信号ｅ１５（ｅ３１）が入力され
る。
【０１５５】一方、データセレクタ１１３の回路ブロッ
ク１１３−１〜１１３−１６と、訂正信号発生器１１１
の回路ブロック１１１−１〜１１１−１６とは、セレク
ト信号ＳＥがハイレベルのとき、データ信号ｄ０〜ｄ１
５と、訂正信号ｅ０〜ｅ１５とをそれぞれ出力し、セレ
クト信号ＳＥがローレベルのとき、データ信号ｄ１６〜
ｄ３１と、訂正信号ｅ１６〜ｅ３１とをそれぞれ出力す
る。
ク１１３−１〜１１３−１６と、訂正信号発生器１１１
の回路ブロック１１１−１〜１１１−１６とは、セレク
ト信号ＳＥがハイレベルのとき、データ信号ｄ０〜ｄ１
５と、訂正信号ｅ０〜ｅ１５とをそれぞれ出力し、セレ
クト信号ＳＥがローレベルのとき、データ信号ｄ１６〜
ｄ３１と、訂正信号ｅ１６〜ｅ３１とをそれぞれ出力す
る。
【０１５６】したがって、セレクト信号ＳＥがハイレベ
ルのとき、ＥＸ−ＯＲゲート１１２−１〜１１２−１６
の出力信号は、下位１６ビットのデータ信号ｄ０〜ｄ１
５のそれぞれと、これらに対応する訂正信号ｅ０〜ｅ１
５との排他的論理和信号ととなる。逆に、データセレク
ト信号ＳＥがローレベルのとき、ＥＸ−ＯＲゲート１１
２−１〜１１２−１６の出力信号は、上位１６ビットの
データ信号ｄ１６〜ｄ３１のそれぞれと、これらに対応
する訂正信号ｅ１６〜ｅ３１との排他的論理和信号とな
る。
ルのとき、ＥＸ−ＯＲゲート１１２−１〜１１２−１６
の出力信号は、下位１６ビットのデータ信号ｄ０〜ｄ１
５のそれぞれと、これらに対応する訂正信号ｅ０〜ｅ１
５との排他的論理和信号ととなる。逆に、データセレク
ト信号ＳＥがローレベルのとき、ＥＸ−ＯＲゲート１１
２−１〜１１２−１６の出力信号は、上位１６ビットの
データ信号ｄ１６〜ｄ３１のそれぞれと、これらに対応
する訂正信号ｅ１６〜ｅ３１との排他的論理和信号とな
る。
【０１５７】つまり、下位１６ビットのデータ信号ｄ０
〜ｄ１５は、これらのいずれか１ビットのデータに誤り
があれば、その誤りが訂正されて、誤りがなければその
まま、ＥＸ−ＯＲゲート１１２−１〜１１２−１６の出
力端に、セレクト信号ＳＥがハイレベルのときに現われ
る。一方、上位１６ビットのデータ信号ｄ１６〜ｄ３１
は、これらに１ビットの誤りが含まれていれば、この誤
りが訂正されて、誤りがなければそのまま、ＥＸ−ＯＲ
ゲート１１２−１〜１１２−１６の出力端に、セレクト
信号ＳＥがローレベルのときに現われる。
〜ｄ１５は、これらのいずれか１ビットのデータに誤り
があれば、その誤りが訂正されて、誤りがなければその
まま、ＥＸ−ＯＲゲート１１２−１〜１１２−１６の出
力端に、セレクト信号ＳＥがハイレベルのときに現われ
る。一方、上位１６ビットのデータ信号ｄ１６〜ｄ３１
は、これらに１ビットの誤りが含まれていれば、この誤
りが訂正されて、誤りがなければそのまま、ＥＸ−ＯＲ
ゲート１１２−１〜１１２−１６の出力端に、セレクト
信号ＳＥがローレベルのときに現われる。
【０１５８】それゆえ、セレクト信号ＳＥの論理レベル
を従来と同様に切換えることにより、本実施例のＥＣＣ
１１から、訂正後の下位１６ビットのデータ信号ｄ０〜
ｄ１５と、訂正後の上位１６ビットのデータ信号ｄ１６
〜ｄ３１とが選択的に出力される。
を従来と同様に切換えることにより、本実施例のＥＣＣ
１１から、訂正後の下位１６ビットのデータ信号ｄ０〜
ｄ１５と、訂正後の上位１６ビットのデータ信号ｄ１６
〜ｄ３１とが選択的に出力される。
【０１５９】以上のように、本実施例では、誤りを検出
および訂正されるべき３２個のデータが２つのグループ
に分割され、この２つのグループに対する誤り訂正が同
一の回路によって行なわれる。このため、訂正信号発生
器を構成する回路ブロック数（１６個）およびデータ訂
正回路を構成するＥＸ−ＯＲゲートの数（１６個）がそ
れぞれ、従来（３２個）の半分でよいので、訂正信号発
生器の構成素子数，データ訂正回路への入力信号線数お
よびデータ訂正回路の構成素子数が大幅に削減される。
この結果、本実施例のＥＣＣ１１の回路規模は従来より
も大幅に低減される。
および訂正されるべき３２個のデータが２つのグループ
に分割され、この２つのグループに対する誤り訂正が同
一の回路によって行なわれる。このため、訂正信号発生
器を構成する回路ブロック数（１６個）およびデータ訂
正回路を構成するＥＸ−ＯＲゲートの数（１６個）がそ
れぞれ、従来（３２個）の半分でよいので、訂正信号発
生器の構成素子数，データ訂正回路への入力信号線数お
よびデータ訂正回路の構成素子数が大幅に削減される。
この結果、本実施例のＥＣＣ１１の回路規模は従来より
も大幅に低減される。
【０１６０】本実施例と同様の構成のＥＣＣは、図３に
示されるハミング行列Ｈによってのみ可能となるもので
はなく、図３のハミング行列Ｈと同じ規則性を有するハ
ミング行列であればどのようなものによっても、可能と
なる。たとえば、図３のハミング行列Ｈの１列目から３
２列目において列の順序が入替えられた行列の各々は、
実施例のＥＣＣの構成を可能にする他のハミング行列の
一例である。すなわち、メモリセルアレイからＥＣＣに
同時に読出される３８個のデータｄ０〜ｄ３１，Ｐ０〜
Ｐ５のうちパリティデータＰ０〜Ｐ５を除くデータｄ０
〜ｄ３１に対応する３２列が、一定数Ｍの要素のみが互
いに異なる２列を１対とする１６対によって構成される
ような、ハミング行列が用いられれば、誤りを訂正され
るべき３２ビットのデータｄ０〜ｄ３１のうちの１６ビ
ット分のデータの誤り訂正と残りの１６ビット分の誤り
訂正とが同じ回路によって実現可能となる。もちろん、
訂正信号発生器１１１を構成する回路ブロック１１１−
１〜１１１−１６におけるトランスファゲートは、前記
一定数Ｍに応じた数、すなわち２Ｍ個必要となる。
示されるハミング行列Ｈによってのみ可能となるもので
はなく、図３のハミング行列Ｈと同じ規則性を有するハ
ミング行列であればどのようなものによっても、可能と
なる。たとえば、図３のハミング行列Ｈの１列目から３
２列目において列の順序が入替えられた行列の各々は、
実施例のＥＣＣの構成を可能にする他のハミング行列の
一例である。すなわち、メモリセルアレイからＥＣＣに
同時に読出される３８個のデータｄ０〜ｄ３１，Ｐ０〜
Ｐ５のうちパリティデータＰ０〜Ｐ５を除くデータｄ０
〜ｄ３１に対応する３２列が、一定数Ｍの要素のみが互
いに異なる２列を１対とする１６対によって構成される
ような、ハミング行列が用いられれば、誤りを訂正され
るべき３２ビットのデータｄ０〜ｄ３１のうちの１６ビ
ット分のデータの誤り訂正と残りの１６ビット分の誤り
訂正とが同じ回路によって実現可能となる。もちろん、
訂正信号発生器１１１を構成する回路ブロック１１１−
１〜１１１−１６におけるトランスファゲートは、前記
一定数Ｍに応じた数、すなわち２Ｍ個必要となる。
【０１６１】一般に、ＥＣＣの構成素子の半導体基板上
におけるレイアウト等を考慮して、半導体記憶装置に用
いられるＥＣＣが従うハミング行列は、それぞれの列が
互いに独立であること，すべての行において１である要
素の数が同じであり、かつ偶数であることなどが要求さ
れる。
におけるレイアウト等を考慮して、半導体記憶装置に用
いられるＥＣＣが従うハミング行列は、それぞれの列が
互いに独立であること，すべての行において１である要
素の数が同じであり、かつ偶数であることなどが要求さ
れる。
【０１６２】上記実施例では、３２ビットのデータに生
じた１ビットの誤りを検出および訂正するＥＣＣの構成
について説明されたが、３２ビット以外のビット長のデ
ータに生じた１ビットの誤りを検出および訂正するため
のＥＣＣに本発明が適用されることももちろん可能であ
る。
じた１ビットの誤りを検出および訂正するＥＣＣの構成
について説明されたが、３２ビット以外のビット長のデ
ータに生じた１ビットの誤りを検出および訂正するため
のＥＣＣに本発明が適用されることももちろん可能であ
る。
【０１６３】また、上記実施例では、内部で読出された
データが２回に分けて外部に出力されたが、内部での読
出データの数と、外部への出力データの数とが同一であ
るマスクＲＯＭに本発明が適用されても同様の効果が得
られる。
データが２回に分けて外部に出力されたが、内部での読
出データの数と、外部への出力データの数とが同一であ
るマスクＲＯＭに本発明が適用されても同様の効果が得
られる。
【０１６４】本発明は、ＥＥＰＲＯＭやＥＰＲＯＭなど
の、製造後にデータを書込むことができる半導体記憶装
置にも適用可能である。
の、製造後にデータを書込むことができる半導体記憶装
置にも適用可能である。
【０１６５】
【発明の効果】以上のように、この発明によれば、２
Ｎ＋１ビットのデータを読出して２Ｎビットずつデータ
を選択し、２Ｎビットずつデータの誤りを訂正して外部
に出力するので、２Ｎ＋１ビットのデータを一度に訂正
した後２Ｎビットずつデータを出力していた従来に比
べ、訂正手段の回路規模を半分に削減でき、誤り訂正回
路の回路規模を削減できる。
Ｎ＋１ビットのデータを読出して２Ｎビットずつデータ
を選択し、２Ｎビットずつデータの誤りを訂正して外部
に出力するので、２Ｎ＋１ビットのデータを一度に訂正
した後２Ｎビットずつデータを出力していた従来に比
べ、訂正手段の回路規模を半分に削減でき、誤り訂正回
路の回路規模を削減できる。
【図１】本発明の一実施例のマスクＲＯＭの全体構成を
示す概略ブロック図である。
示す概略ブロック図である。
【図２】図１のＥＣＣの構成を示す概略ブロック図であ
る。
る。
【図３】図１のＥＣＣにおける誤り訂正のために用いら
れるハミング行列の一例を示す図である。
れるハミング行列の一例を示す図である。
【図４】図２のシンドローム信号発生器の構成を示す回
路図である。
路図である。
【図５】図４の各回路ブロック１１０−１〜１１０−６
への入力信号Ｉ１〜Ｉ１６を表形式で示す図である。
への入力信号Ｉ１〜Ｉ１６を表形式で示す図である。
【図６】図２の訂正信号発生器の構成を示す回路図であ
る。
る。
【図７】図６の各回路ブロック１１１−１〜１１１−１
６への入力信号を表形式で示す図である。
６への入力信号を表形式で示す図である。
【図８】図２のデータセレクタの構成を示す回路図であ
る。
る。
【図９】図２のデータ訂正回路の構成を示す回路図であ
る。
る。
【図１０】従来の誤り訂正機能付マスクＲＯＭの全体構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
【図１１】図１０のＥＣＣの構成を示す概略ブロック図
である。
である。
【図１２】従来のＥＣＣにおける誤り訂正のために用い
られるハミング行列の一例を示す図である。
られるハミング行列の一例を示す図である。
【図１３】図１１のシンドローム信号発生器の構成を示
す回路図である。
す回路図である。
【図１４】図１３の各回路ブロック９０−１〜９０−６
への入力信号を表形式で示す図である。
への入力信号を表形式で示す図である。
【図１５】図１１の訂正信号発生器の構成を示す回路図
である。
である。
【図１６】図１５の各回路ブロック９１−１〜９１−３
２への入力信号を表形式で示す図である。
２への入力信号を表形式で示す図である。
【図１７】図１１のデータ訂正回路の構成を示す回路図
である。
である。
【図１８】図１１のデータセレクタの構成を示す回路図
である。
である。
【図１９】セレクト信号ＳＥの論理レベルと、ＥＣＣの
出力データとの関係を表形式で示す図である。
出力データとの関係を表形式で示す図である。
【図２０】２を法とする加算を示す真理値表の図であ
る。
る。
【図２１】２を法とする乗算を示す真理値表の図であ
る。
る。
【図２２】ハミング行列の一般的な形を示す図である。
１ 正規メモリセルアレイ ２ パリティメモリセルアレイ ３ Ｘデコーダ ４ Ｙデコーダ ５ アドレスバッファ ６ 制御回路 ７ Ｙゲート ８ センスアンプ群 ９，１１ ＥＣＣ １０ 出力バッファ ９０，１１０ シンドローム信号発生器 ９１，１１１ 訂正信号発生器 ９２，１１２ データ訂正回路 ９３，１１３ データセレクタ
Claims (2)
- 【請求項１】 複数のアドレスを含み、各アドレスに第
１のグループの２Ｎ（Ｎは自然数である）ビットのデー
タと、第２のグループの２Ｎビットのデータと、前記第
１および第２のグループの２Ｎ＋１ビットのデータに応
じたＮ＋２ビットのパリティデータとが格納されたメモ
リセルアレイと、 アドレス信号に従って、前記メモリセルのうちのいずれ
かのアドレスから前記第１および第２のグループの２
Ｎ＋１ビットのデータと前記Ｎ＋２ビットのパリティデ
ータとを読出す読出手段と、 前記読出手段によって読出された前記第１および第２の
グループの２Ｎ＋１ビットのデータと前記Ｎ＋２ビット
のパリティデータとに、所定のハミング行列に従った演
算を施して、前記第１のグループの２Ｎビットのデータ
の誤りと前記第２のグループの２Ｎビットのデータの誤
りとを順次訂正する誤り訂正手段と、 前記誤り訂正手段によって訂正された前記第１または第
２のグループの２Ｎビットのデータを外部に出力する出
力手段とを備え、 前記誤り訂正手段は、 前記読出手段によって前記メモリセルアレイから読出さ
れた、前記第１および第２のグループの２Ｎ＋１ビット
のデータと前記Ｎ＋２ビットのパリティデータとに基づ
いて、Ｎ＋２ビットのシンドローム信号を作成するシン
ドローム信号作成手段と、 前記読出手段によって前記メモリセルアレイから読出さ
れた前記第１のグループの２Ｎビットのデータと前記第
２のグループの２Ｎビットのデータとを順次選択するグ
ループ選択手段と、 前記シンドローム信号作成手段により作成されたＮ＋２
ビットのシンドローム信号に基づいて、前記グループ選
択手段の選択動作に同期して、前記第１のグループの２
Ｎビットのデータのための２Ｎビットの訂正信号と、前
記第２のグループの２Ｎビットのデータのための２Ｎビ
ットの訂正信号とを順次作成する訂正信号作成手段と、 前記訂正信号作成手段によって作成された２Ｎビットの
訂正信号に基づいて、前記グループ選択手段によって選
択された第１または第２のグループの２Ｎビットのデー
タの誤りを訂正する訂正手段とを備えた、半導体記憶装
置。 - 【請求項２】 前記シンドローム信号作成手段は、各シ
ンドローム信号の反転信号をさらに作成し、 前記訂正信号作成手段は、 前記Ｎ＋２ビットのシンドローム信号およびＮ＋２ビッ
トの前記反転信号のうち、前記第１のグループの２Ｎビ
ットのデータのために必要な信号、および前記第２のグ
ループの２Ｎビットのデータのために必要な信号を順次
選択する信号選択手段と、 前記信号選択手段により選択された信号に応答して前記
２Ｎビットの訂正信号を作成する作成手段とを含む、請
求項１に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151809A JP2745252B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体記憶装置 |
| US07/894,661 US5383205A (en) | 1991-06-24 | 1992-06-05 | Semiconductor memory device having an error correction circuit and an error correction method of data in a semiconductor memory device |
| DE4220196A DE4220196C2 (de) | 1991-06-24 | 1992-06-19 | Halbleiterspeichervorrichtung und Verfahren zum Korrigieren eines Datenfehlers in einer Halbleiterspeichervorrichtung entsprechend einer vorbestimmten Hamming-Matrix |
| KR1019920010893A KR950010311B1 (ko) | 1991-06-24 | 1992-06-23 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151809A JP2745252B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052898A JPH052898A (ja) | 1993-01-08 |
| JP2745252B2 true JP2745252B2 (ja) | 1998-04-28 |
Family
ID=15526786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151809A Expired - Fee Related JP2745252B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2745252B2 (ja) |
| KR (1) | KR950010311B1 (ja) |
| DE (1) | DE4220196C2 (ja) |
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|---|---|---|---|---|
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| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5784391A (en) * | 1996-10-08 | 1998-07-21 | International Business Machines Corporation | Distributed memory system with ECC and method of operation |
| JP2001167596A (ja) * | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| TW506194B (en) * | 2000-03-27 | 2002-10-11 | Sanyo Electric Co | Error detection and correction circuit |
| US6957378B2 (en) * | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7158058B1 (en) | 2002-12-09 | 2007-01-02 | Marvell International Ltd. | Method and apparatus for generating a seed set in a data dependent seed selector |
| US7341765B2 (en) * | 2004-01-27 | 2008-03-11 | Battelle Energy Alliance, Llc | Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates |
| JP4980565B2 (ja) * | 2004-12-21 | 2012-07-18 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP4864395B2 (ja) * | 2005-09-13 | 2012-02-01 | 株式会社東芝 | 半導体記憶装置 |
| FR2892576A1 (fr) * | 2005-10-25 | 2007-04-27 | Univ Paris Sud | Procede et dispositif de correction d'erreur dans des circuits electroniques de traitement de donnees. |
| US7506226B2 (en) * | 2006-05-23 | 2009-03-17 | Micron Technology, Inc. | System and method for more efficiently using error correction codes to facilitate memory device testing |
| WO2011036747A1 (ja) * | 2009-09-24 | 2011-03-31 | 株式会社東芝 | 演算装置 |
| US20120079349A1 (en) * | 2010-09-24 | 2012-03-29 | Arkady Bramnik | Method and apparatus for multi-bit upset protection |
| US8677205B2 (en) | 2011-03-10 | 2014-03-18 | Freescale Semiconductor, Inc. | Hierarchical error correction for large memories |
| US8914712B2 (en) | 2012-02-27 | 2014-12-16 | Freescale Semiconductor, Inc. | Hierarchical error correction |
| US10642688B2 (en) | 2018-04-12 | 2020-05-05 | EMC IP Holding Company LLC | System and method for recovery of unrecoverable data with enhanced erasure coding and replication |
| US10592338B2 (en) * | 2018-04-27 | 2020-03-17 | EMC IP Holding Company LLC | Scale out data protection with erasure coding |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6246357A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH0194599A (ja) * | 1987-10-05 | 1989-04-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
-
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- 1991-06-24 JP JP3151809A patent/JP2745252B2/ja not_active Expired - Fee Related
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- 1992-06-05 US US07/894,661 patent/US5383205A/en not_active Expired - Lifetime
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| KR930001239A (ko) | 1993-01-16 |
| US5383205A (en) | 1995-01-17 |
| DE4220196C2 (de) | 1995-04-06 |
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