KR100253280B1 - 디램셀제조방법 - Google Patents

Abstract

본 발명은 디램셀 제조방법에 관한 것으로, 종래의 디램셀 제조방법은 비트라인을 면적이 작은 소스와 접속시키기 위해 절연막을 직접 식각하여 그 소스만을 노출시킬 뿐만 아니라 다결정실리콘 게이트까지도 식각되는 경우가 있어, 비트라인과 다결정실리콘 게이트가 전기적으로 접속되어 디램셀을 사용할 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 공통 소스를 사용하는 두 앤모스 트랜지스터와 그 두 앤모스 트랜지스터 각각의 드레인에 상부전극이 접속된 두 캐패시터를 형성하고, 상기 두 앤모스 트랜지스터의 공통 소스를 노출시켜 그 노출된 소스와 비트라인을 접속하는 디램셀제조방법에 있어서, 디램셀에 구비된 앤모스 트랜지스터의 소스가 형성될 영역의 상부에 다결정실리콘을 증착하는 단계와; 디램셀을 제조한 후, 비트라인과 소스의 접속을 위한 콘택 형성시 상기 소스의 상부에 증착한 다결정실리콘 만을 선택적으로 식각하는 단계를 포함하여 상기 디램셀에 구비된 앤모스 트랜지스터의 게이트가 식각됨을 방지하여 결국 비트라인과 앤모스 트랜지스터가 전기적으로 접속됨을 방지하는 효과가 있다.

Description

디램셀 제조방법{MANUFACTURING METHOD FOR DRAM CELL}

본 발명은 디램셀 제조방법에 관한 것으로, 특히 비트라인 콘택을 형성할 두 디램셀이 공유하는 소스의 상부에 다결정실리콘을 증착하고, 비트라인 콘택 형성시 다결정실리콘을 선택적으로 식각함으로써, 비트라인과 각 디램셀의 게이트가 전기적으로 접속되는 것을 방지하는데 적당하도록 한 디램셀 제조방법에 관한 것이다.

일반적으로, 디램은 모스 트랜지스터의 동작에 따라 그 트랜지스터의 드레인에 접속된 캐패시터에 전하를 저장하고, 필요한 경우 그 디램셀의 캐패시터에 저장된 전하를 디램셀에 구비된 모스 트랜지스터의 소스측에 접속된 비트라인을 통해 출력하게 된다. 이와 같은 동작으로 에스램, 즉 정적램과는 달리 일정한 시간 후에는 전하를 재 충전하여야 하며, 이와 같은 종래의 디램셀 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 디램셀의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 두 필드산화막(2)을 증착하는 단계와; 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 두 개의 다결정실리콘 게이트(3)를 형성하고, 상기 필드산화막(2)의 상부에 더미 게이트(4)를 형성한 후, 상기 다결정실리콘 게이트(3)의 사이에 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 두 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 하부에 소스를 형성하는 단계와; 상기 더미 게이트(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착하는 단계와; 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 더미 게이트(4)의 상부에 증착한 절연막(5)의 상부에 커패시터의 하부전극인 제 1다결정실리콘(6)을 증착하고, 유전막과 커패시터 상부전극인 제 2다결정실리콘(7)을 순차적으로 증착하는 단계와; 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 다결정실리콘 게이트(3)의 사이 기판에 형성한 소스의 상부전면에 절연막(9)을 증착하는 단계와; 상기 소스의 상부에 증착한 절연막(9)을 식각하여 소스를 노출시키는 단계로 이루어진다.

이하, 상기와 같은 디램셀 제조방법을 좀더 상세히 설명한다.

먼저, 기판(1)의 상부에 디램셀이 형성될 영역을 구분하는 두 필드산화막(2)을 증착한다. 이 후의 공정단계에서 두 필드산화막(2)의 사이에는 각각의 소스를 공유하는 앤모스 트랜지스터를 형성하며, 각 필드산화막(2)의 상부에는 전하를 저장하는 캐패시터를 제조하게 된다.

그 다음, 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 두 개의 다결정실리콘 게이트(3)를 형성한다. 이와 동시에 상기 필드산화막(2)의 상부에 이후의 공정에서 캐패시터를 형성할 때 게이트영역과의 단차제거를 위한 더미 게이트(4)를 형성한다. 즉 게이트 산화막의 증착후, 그 게이트 산화막의 상부에 다결정실리콘을 증착하여 게이트(3)를 형성하는 공정으로, 더미 게이트(4) 또한 형성하게 된다.

그 다음, 상기 다결정실리콘 게이트(3)의 사이에 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 두 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 하부에 소스를 형성한다. 이후의 공정에서는 상기 드레인은 캐패시터의 상부전극에 접속되고, 두 앤모스 트랜지스터의 공통 소스에는 비트라인이 접속되어 캐패시터에 저장된 전하가 소스 및 비트라인을 통해 외부로 출력된다.

그 다음, 상기 더미 게이트(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착한다.

그 다음, 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 더미 게이트(4)의 상부에 증착한 절연막(5)의 상부에 제 1다결정실리콘(6) 및 제 2다결정실리콘(7)을 순차적으로 증착한다. 이때 도면에는 도시하지 않았지만 상기 제 1다결정실리콘(6)과 제 2다결정실리콘(7)의 사이에는 유전막을 도포하여, 캐패시터를 형성하게 된다.

그 다음, 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)에 형성한 소스의 상부전면에 절연막(9)을 증착하여 외부의 전계에 따른 디램셀의 오동작을 방지한다.

그 다음, 상기 소스의 상부에 증착한 절연막(9)을 식각하여 소스를 노출시킨다. 이와 같이 소스를 노출시킨 후에는 금속을 소스의 상부에 증착하여 비트라인을 형성하여 상기 캐패시터에 저장된 전하를 읽거나, 전하를 캐패시터에 저장시키게 된다.

그러나, 상기와 같은 종래 디램셀 제조방법은 비트라인을 면적이 작은 소스와 접속시키기 위해 절연막을 직접식각하여 그 소스만을 노출시킬 뿐만 아니라 다결정실리콘 게이트까지도 식각되는 경우가 있어, 비트라인과 다결정실리콘 게이트가 전기적으로 접속되어 디램셀을 사용할 수 없는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 선택적 식각을 통해 디램셀에 구비된 앤모스 트랜지스터의 소스만을 노출시켜 비트라인과 다결정실리콘 게이트가 전기적으로 접속되는 것을 방지하는 디램셀 제조방법의 제공에 그 목적이 있다.

도1은 종래 디램셀의 단면도.

도2는 본 발명에 의한 디램셀의 단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:필드산화막

3:다결정실리콘 게이트 4:더미 게이트

5,8,9:절연막 6,7:다결정실리콘

상기와 같은 목적은 디램셀에 구비된 앤모스 트랜지스터의 소스의 상부에 다결정실리콘을 증착하고, 비트라인과 소스와의 접속을 위한 콘택을 형성시에 그 다결정실리콘을 선택적으로 식각함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 디램셀 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명에 의한 디램셀의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 두 필드산화막(2)을 증착하는 단계와; 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 세 개의 다결정실리콘 게이트(3)를 형성하고, 상기 필드산화막(2)의 상부에 더미 게이트(4)를 형성한 후, 상기 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 중앙의 다결정실리콘 게이트(3)와 양측의 다결정실리콘 게이트 사이에 노출된 기판(1)의 하부에 소스를 형성하는 단계와; 상기 더미 게이트(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착하는 단계와; 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 더미 게이트(4)의 상부에 증착한 절연막(5)의 상부에 제 1다결정실리콘(6) 및 제 2다결정실리콘(7)을 순차적으로 증착하는 단계와; 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 두 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 상부에 형성한 다결정실리콘(3)의 상부전면에 절연막(9)을 증착하는 단계와; 상기 다결정실리콘(3)의 상부에 증착한 절연막(9)을 식각하고, 그 다결정실리콘(3)을 선택적으로 식각하여 소스를 노출시키는 단계로 이루어진다.

이하, 상기와 같이 구성된 본 발명에 의한 디램셀 제조방법을 좀더 상세히 설명한다.

먼저, 기판(1)의 상부에 디램셀이 형성될 영역을 구분하는 두 필드산화막(2)을 증착한다. 이 후의 공정단계에서 두 필드산화막(2)의 사이에는 각각의 소스를 공유하는 앤모스 트랜지스터를 형성하며, 각 필드산화막(2)의 상부에는 전하를 저장하는 캐패시터를 제조하게 된다.

그 다음, 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 세 개의 다결정실리콘 게이트(3)를 형성한다. 상기 세 개의 다결정실리콘 게이트(3) 중 좌측 및 우측의 다결정실리콘 게이트(3)는 디램셀에 구비된 앤모스 트랜지스터의 게이트로 동작한다. 이와 동시에 상기 필드산화막(2)의 상부에 더미 게이트(4)를 형성한다. 즉 게이트 산화막의 증착후, 그 게이트 산화막의 상부에 다결정실리콘을 증착하여 게이트(3)를 형성하는 공정으로, 더미 게이트(4) 또한 형성하게 된다.

그 다음, 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 세 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 하부에 소스를 형성한다. 이후의 공정에서는 상기 드레인은 캐패시터의 상부전극에 접속되고, 두 앤모스 트랜지스터의 공통 소스에는 비트라인이 접속되어 캐패시터에 저장된 전하가 소스 및 비트라인을 통해 외부로 출력된다.

그 다음, 상기 캐패시터의 하부전극(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착한다.

그 다음, 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 캐패시터의 하부전극(4)의 상부에 증착한 절연막(5)의 상부에 제 1다결정실리콘(6) 및 제 2다결정실리콘(7)을 순차적으로 증착하여 캐패시터를 형성한다.

그 다음, 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 다결정실리콘 게이트(3)의 사이 기판에 형성한 소스와 중앙의 다결정실리콘 게이트(3)의 상부전면에 절연막(9)을 증착하여 외부의 전계에 따른 디램셀의 오동작을 방지한다.

그 다음, 상기 소스의 상부에 증착한 절연막(9)을 식각하여 다결정실리콘 게이트(3)를 노출시킨다. 이와 같이 다결정실리콘 게이트(3)를 노출시킨 후에는 절연막(9)을 식각하지 않고 다결정실리콘을 식각하는 선택적 식각으로 소스를 노출시킨다. 이와 같이 소스를 노출시킨 후에는 금속을 소스의 상부에 증착하여 비트라인을 형성하여 상기 캐패시터에 저장된 전하를 읽거나, 전하를 캐패시터에 저장시키게 된다.

상기한 바와 같이 본 발명에 의한 디램셀 제조방법은 디램셀에 구비된 앤모스 트랜지스터의 소스가 형성될 영역의 상부에 다결정실리콘을 미리 증착하고, 디램셀을 제조하고, 비트라인과 소스의 접속을 위한 콘택형성시 상기 소스의 상부에 증착한 다결정실리콘 만을 선택적으로 식각함으로써, 디램셀에 구비된 앤모스 트랜지스터의 게이트가 식각됨을 방지하여 결국 비트라인과 앤모스 트랜지스터가 전기적으로 접속됨을 방지하는 효과가 있다.

Claims (1)

1. 반도체 기판의 상부에 셀트랜지스터의 게이트를 형성함과 아울러 그 셀트랜지스터의 게이트 사이에 다결정실리콘 패턴을 형성하는 단계와; 상기 셀트랜지스터의 소스 및 드레인을 형성하고 절연막을 증착하는 단계와; 상기 절연막에 형성된 콘택홀을 통해 노출된 셀트랜지스터의 드레인에 접속되는 커패시터를 제조하는 단계와; 콘택홀 형성공정을 통해 상기 셀트랜지스터의 게이트 사이에 위치하는 다결정실리콘 패턴을 노출시키고, 그 다결정실리콘 패턴을 식각하여 하부의 소스를 노출시키는 단계와; 상기 노출된 소스에 접하는 비트라인을 형성하는 단계로 이루어진 것을 특징으로 하는 디램셀 제조방법.

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