KR950015189B1 - 광폭의 선입선출버퍼(fifo)의 에러검출장치 - Google Patents

광폭의 선입선출버퍼(fifo)의 에러검출장치 Download PDF

Info

Publication number
KR950015189B1
KR950015189B1 KR1019930022616A KR930022616A KR950015189B1 KR 950015189 B1 KR950015189 B1 KR 950015189B1 KR 1019930022616 A KR1019930022616 A KR 1019930022616A KR 930022616 A KR930022616 A KR 930022616A KR 950015189 B1 KR950015189 B1 KR 950015189B1
Authority
KR
South Korea
Prior art keywords
out buffer
signals
error
flag
empty
Prior art date
Application number
KR1019930022616A
Other languages
English (en)
Other versions
KR950012214A (ko
Inventor
박용규
Original Assignee
대우전자주식회사
배순훈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 대우전자주식회사, 배순훈 filed Critical 대우전자주식회사
Priority to KR1019930022616A priority Critical patent/KR950015189B1/ko
Priority to JP24407894A priority patent/JP3681773B2/ja
Priority to CN94117023A priority patent/CN1074560C/zh
Priority to US08/320,631 priority patent/US5469449A/en
Publication of KR950012214A publication Critical patent/KR950012214A/ko
Application granted granted Critical
Publication of KR950015189B1 publication Critical patent/KR950015189B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Debugging And Monitoring (AREA)
  • Communication Control (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

내용 없음.

Description

광폭의 선입선출버퍼(FIFO)의 에러검출장치
제1도는 일반적인 광폭 선입선출버퍼(First In First Out)의 구성도.
제2도는 본 발명에 따른 에러검출이 가능한 광폭 선입선출버퍼의 구성도.
제3도는 제2도에 도시된 에러검출회로의 상세한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1선입선출버퍼수단
11,12,13,14,21,22,23,24 : 제1,2,3,4,5,6,7,8선입선출버퍼(FIFO)
20 : 제2선입선출버퍼수단 30 : 에러검출회로
31 : 공플래그(EF)상태 검출수단 32 : 전플래그(FF)상태 검출수단
33 : 에러검출수단
본 발명은 데이터를 비트스트림(Bit Stream)의 형태로 전송하는 시스템에 있어서 데이터폭의 확장으로 인한 광폭의 선입선출버퍼(First In First Out : FIFO)를 이용하여 데이터전송시 에러를 검출하기 위한 에러검출장치에 관한 것이다.
선입선출버퍼는 잘알려진 바와 같이 우선순위로 인가되는 데이터를 우선순위로 출력하는 것으로, 입출력의 속도가 서로 다른 장차간에 접속되어 전송속도를 일정하에 유지하도록 하는 역할을 한다. 이러한 선입선출버퍼를 이용하여 데이터를 전송할 때, 전송되는 데이터는 4 내지 9비트의 데이터폭을 가진다. 따라서 16 또는 24비트와 같은 광폭의 데이터를 처리할 경우, 데이터폭을 확장하기 위하여 적어도 2개 이상의 선입선출버퍼를 병렬로 연결하여 사용하는 것이 일반적이다.
제1도를 통해 광폭의 선입선출버퍼에 대한 신호처리과정을 설명하면 다음과 같다. 즉, 제1도는 16비트의 광폭의 데이터를 전송하기 위하여 2개의 선입선출버퍼수단(10,20)을 병렬로 연결한 경우로, 제1선입선출 버퍼수단(10)은 비트스트림 형태로 인가되는 D(0∼15)의 데이터의 상위비트신호(D0∼7)를 전송하고, 제2선입선출버퍼수단(20)은 D(0∼15)의 하위비트신호(D(8∼15))를 전송한다.
제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)은 4개의 선입선출버퍼들(11,12,13,14,21,22,23,24)을 직렬로 연결하여 인가되는 데이터에 대하여 순차적으로 전송한다. 다시 말해서, 제1선입선출버퍼수단(10)은 상위비트데이터(D(0∼7))가 인가되면 우선 제1선입선출버퍼(11)에 기록한다.
인가된 상위비트의 데이터가 제1선입선출버퍼(11)에 모두 기록되면, 제1선입선출버퍼(11)에 기록된 데이터를 순차적으로 제2선입선출버퍼(12)로 출력하고 제1선입선출버퍼(11)는 거의 동시에 다음에 인가되는 상위비트데이터(D(0∼7))를 기록한다. 제2선입선출버퍼(12)에 상술한 상위비트데이터가 모두 기록되면, 다시 순차적으로 제3선입선출버퍼(13)로 전달되도록 제어하고, 제2선입선출버퍼(12)의 데이터가 모두 전달되면, 다시 제4선입선출버퍼(14)로 전달되게하고, 제4선입선출버퍼(14)에 데이터가 모두 채워지면 Q(0∼7)의 상위비트데이터를 출력하게 된다. 이와 같이 4개의 선입선출버퍼(11,12,13,14)는 인가되는 상위비트 데이터에 대하여 순차적으로 전달한다.
제2선입선출버퍼수단(20) 역시 하위비트데이터(D(8∼15))에 대하여 4개의 선입선출버퍼(21,22,23,24)를 이용하여 제1선입선출버퍼수단(10)과 같은 방법으로 처리하여 Q(8∼15)의 데이터를 출력한다.
그러나 이와 같이 처리된 경우 제1선입선출버퍼수단(10)의 각 선입선출버퍼들(11,12,13,14)과 제2선입선출버퍼수단(20)의 각 선입선출버퍼들(21,22,23,24)에 대한 판독(Write) 타이밍 글리치(Glitch)와 같은 노이즈신호에 의하여 일치되지 않아 출력되는 Q(0∼7) 및 Q(8∼5)의 데이터가 어긋나게 되는 문제가 있었다.
예를 들어 하나의 16비트 데이터가 순차적으로 제1선입선출버퍼(11) 및 제5선입선출버퍼(21)로 인가되면, 제1선입선출버퍼(11)와 제5선입선출버퍼(21)에 대한 판독제어타이밍이 인가된 16비트의 데이터와 동일한 16비트의 데이터가 출력되도록 인가되어야 하는데, 상술한 바와 같이 글리치와 같은 노이즈가 제5선입선출버퍼(21)의 판독제어신호에서 발생되면, 제5선입선출버퍼(21)에 저장된 데이터가 제1선입선출버퍼(11)보다 1스텝 앞서 판독되는 현상이 발생될 수 있다. 이러한 현상이 발생되는 경우 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)에서 출력되는 Q(0∼7) 및 Q(8∼15)는 Q(8∼15)의 데이터가 1스텝 앞선 데이터가 되어 다음단으로 전송되는 데이터는 전혀 다른 데이터가 출력되게 되는 문제가 발행된다. 여기서 글리치는 노이즈성분의 펄스 또는 버스트(Burst)신호로서, 발생될 필요가 없는 부분에서 발생되는 펄스를 통틀어 지칭하는 것이다.
따라서 본 발명의 목적은 인가되는 광폭의 데이터를 일정한 속도로 전송하기위하여 다수의 선입선출버퍼를 병렬로 접속하여 사용하는 데이터전송시스템에 있어서, 상술한 문제점을 해결하기 위하여 선입선출버퍼의 플래그(Flag)신호를 이용하여 에러를 검출하는 광폭의 선입선출버퍼(FIFO)의 에러검출장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 인가되는 광폭의 데이터를 일정한 속도로 전송하기 위하여 적어도 2개 이상의 선입선출버퍼수단은 병렬로 접속하여 사용하는 데이터전송시스템의 전송되는 데이터의 에러를 검출하기 위한 장치에 있어서 ; 적어도 2개 이상의 선입선출버퍼들의 기록 및 판독상태(또는 빈상태 또는 채워진 상태)를 나타내는 플래그신호에 의하여 에러를 검출하고, 에러가 검출되면 선입선출버퍼수단들을 모두 리셋시키기 위한 에러검출회로를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
본 발명은 2개의 선입선출버퍼수단에서 각각 출력되는 공플래그신호들과 전플래그신호들이 동일한 시점에서 발생되는지를 검출하고, 동일한 시점에서 발생하는 경우에는 전송되는 동작이 정상상태인 것으로 판단하고 동일한 시점에서 발생하지 않는 경우에는 전송상태가 정상상태가 아닌 것(에러가 발생된 상태인 것)으로 판단하여 상술한 선입선축버퍼수단을 동시에 리세트시켜 그 다음 순서로 인가되는 데이터에 대해서는 정상적으로 전송될 수 있도록 하는 장치이다.
제2도는 본 발명에 따른 광폭의 선입선출버퍼에 대한 에러검출장치의 블럭도로서, 병렬로 접속된 2개의 선입선출버퍼수단(10,20)내의 직렬로 접속된 선입선출버퍼들이 4개로 구성된 경우를 예로 든 것이나, 인가되는 데이타비트에 따라 병렬로 접속된 선입선출버퍼수단의 수는 증가될 수 있으며, 선입선출버퍼수단(10,20)내의 직렬접속된 선입선출버퍼의 수 또한 4보다 크거나 작게 구성할 수 있다.
제2도는 인가되는 16비트의 입력신호에 대하여 제1도와 동일하게 구성된 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)과, 제1선입선출버퍼수단(10)에서 출력되는 각각의 선입선출버퍼(11,12,13,14)의 빈상태를 나타내는 공플래그신호(EF1,EF2,EF3,EF4) 및 채워진 상태를 나타내는 전플래그신호(FF1,FF2,FF3,FF4)와, 제2선입선출버퍼수단(20)에서 출력되는 각각의 선입선출버퍼(21,22,23,24)의 빈상태를 나타내는 공플래그신호(EF1',EF2',EF3',EF4') 및 채워진 상태를 나타내는 전플래그신호(FF1',FF2',FF3',FF4)를 입력신호로 하여 에러를 검출하고 에러검출시에는 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)내의 선입선출버퍼들(11,12,13,14,21,22,23,24)을 리셋하는 신호(RST) 및 에러발생시 사용자가 인식할 수 있는 표시신호(IND ; Indicator Signal)를 도시되지 않은 표시부로 출력하기 위한 에러검출회로(30)로 이루어진다.
제3도는 제2도의 에러검출회로(30)의 상세한 회로도로서, 제1선입선출버퍼수단(10)내의 복수의 선입선출버퍼들(11,12,13,14)로부터 출력되는 공플래그신호들(EF1,EF2,EF3,EF4)과 제2선입선출버퍼수단(20)내의 복수의 선입선출버퍼들(21,22,23,24)로부터 출력되는 공플래그신호(EF1',EF2',EF3',EF4')들을 입력신호하여 공플래그의 상태를 검출하기 위한 공플래그상태 검출수단(31)과, 제1선입선출버퍼수단(10)내의 복수의 선입선출버퍼들(11,12,13,14)로부터 출력되는 전플래그신호들(FF1,FF2,FF3,FF4)과 제2선입선출버퍼수단(20)내의 복수의 선입선출버퍼들(21,22,23,24)로부터 출력되는 전플래그신호들(FF1',FF2',FF3',FF4)을 입력신호로 하여 전플래그의 상태를 검출하기 위한 전플래그상태 검출수단(32)과, 공플래그상태 검출수단(31)과 전플래그상태 검출수단(32)에서 출력되는 복수의 신호들을 입력신호로 하여 에러를 검출하여 에러가 검출되면 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)내의 복수의 선입선출버퍼들(11,12,13,14,21,22,23,24)을 동시에 리셋(Resest)시키기 위한 논리소자(33)로 이루어진다.
특히 공플래그상태 검출수단(31)은 제1선입선출버퍼수단(10)과 제2선입선출버퍼수단(20)내의 제1선입선출버퍼(11)와 제5선입선출버퍼(21)로부터 출력되는 EF1, EF1' 신호가 동일한 시점에서 발생되는지를 비교하기 위한 제1비교기(311)와, 제2선입선출버퍼(12)와 제6선입선출버퍼(22)로부터 출력되는 EF2, EF2' 신호가 동일한 시점에서 발생되는 지를 비교하기 위한 제2비교기(312)와, 제3선입선출버퍼(13)와 제7선입선출버퍼(23)로부터 출력되는 EF3, EF3'신호가 동일한 시점에서 발생되는 지를 비교하기 위한 제3비교기(313)와, 제4선입선출버퍼(14)와 제8선입선출버퍼(24)로부터 출력되는 EF4, EF4'신호가 동일한 시점에서 발생되는 지를 비교하기 위한 제4비교기(314)로 이루어진다.
또한 전플래그상태 검출수단(20)은 제1선입선출버퍼(11)와 제5선입선출버퍼(21)로부터 출력되는 FF1, FF1'신호가 동일한 시점에서 발생되는 지를 비교하기 위한 제5비교기(321)와, 제2선입선출버퍼(12)와 제6선입선출버퍼(22)로부터 출력되는 FF2, FF2'신호가 동일한 시점에서 발생되는지를 비교하기 위한 제6비교기(322)와, 제3선입선출버퍼(13)와 제7선입선출버퍼(23)로부터 출력되는 FF3, FF3'신호가 동일한 시점에서 발생되는지를 비교하기 위한 제7비교기(323)와, 제4선입선출버퍼(14)와 제8선입선출버퍼(24)로부터 출력되는 FF4, FF4'신호가 동일한 시점에서 발생되는지를 비교하기 위한 제8비교기(324)로 이루어진다. 여기서 상술한 비교기들(311∼314,321∼324)은 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)들로부터 출력되는 각각의 공플래그신호들(EF1∼4,EF1'∼EF3) 및 전플래그신호들(FF1∼FF4,FF1'∼FF4')에 갯수에 대응되는 수만큼 존재한다. 즉 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)내의 선입선출버퍼들(11∼14,21∼24)의 수와 동일한 수의 비교기들로 이루어진다. 에러검출수단(33)은 제1∼8비교기(311,312,313,314,321,322,323,324)에서 각각 출력되는 신호를 논리합(OR)하여 출력신호를 제18선입선출버퍼(11∼14,21∼24)들의 리셋단자(RST) 및 표시부(도시되지 않음)로 전달하도록 구성된 논리소자로 이루어진다.
그러면 본 발명의 작동을 설명하기로 한다.
인가되는 16비트의 신호에 대한 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)의 동작은 제1도에서와 동일하므로 여기서는 생략하기로 한다.
정상적인 동작을 할 경우에는 입력되는 데이터에 대하여 제1선입선출버퍼수단(10)의 제1선입선출버퍼(11) 및 제2선입선출버퍼수단(20)의 제5선입선출버퍼(21)는 동일한 시점에서 데이터를 채우고 비워야 한다.
마찬가지로 제2선입선출버퍼(12)는 제6선입선출버퍼(22)와 시점을 맞추어야 하고, 제3선입선출버퍼(13)는 제7선입선출버퍼(23)와 시점을 맞추어야 하며, 제4선입선출버퍼(14)는 제8선입선출버퍼(24)와 시점을 맞추어야 한다. 따라서 제1선입선출버퍼(11)와 제5선입선출버퍼(21)에서 출력되는 EF1, EF1' 및 FF1, FF1'는 동일한 시점에서 하이 또는 로우논리상태로 출력되게 되고, 마찬가지로 제2선입선출버퍼(12)와 제6선입선출버퍼(22)에서 출력되는 EF2, EF2' 및 FF2, FF2'는 동일한 시점에서 하이 또는 로우논리상태로 출력되게 된다. 나머지 EF3와 EF', FF3와 FF3', EF4와 EF4' FF4와 FF4'신호들도 마찬가지로 발생된다.
그러나 상술한 바와 같이 글리치와 같은 노이즈신호에 의하여 상술한 복수의 선입선출버퍼들(11,12,13,14,21,22,23,24)의 빈상태 또는 채워지는 상태가 어긋나게 되면 동일한 시점에서 발생되어야 하는 공플래그신호 및 전플래그신호들이 동일한 시점에서 발생되지 않게 된다.
제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)으로부터 출력되는 상술한 공플래그신호(EF1,EF2,EF3,EF4,EF1',EF2',EF3',EF4')들 및 전플래그신호들(FF1,FF2,FF3,FF4,FF1',FF2',FF3',FF4')은 에러검출회로(30)로 인가되고, 에러검출회로(30)는 각각의 신호를 비교기로 이루어진 공플래그상태 검출수단(31) 및 전플래그상태 검출수단(32)으로 인가한다. 즉 공플래그상태 검출수단(31)의 비교기들(311,312,313,314)은 인가되는 2신호가 같은 시점에서 발생되면 0(로우레벨)의 값을 출력하고 조금이라도 다른 시점에서 발생되면 1(하이레벨)의 값을 출력하게 된다.
전플래그상태 검출수단(32)의 비교기들(321,322,323,324) 역시 동일한 시점에서 발생되면 0(로우레벨)의 값을 출력하고 조금이라도 다른 시점에서 발생되면 1(하이레벨)의 값을 출력하게 된다. 에러검출수단(30)은 논리합소자로 이루어져 있으므로 공플래그상태 검출수단(31) 및 전플래그상태 검출수단(32)에서 출력되는 복수의 신호중 적어도 1개 이상의 신호만 하이논리로 출력되어도 하이논리를 출력하게 되어 에러가 발생되었음을 검출하게 된다.
검출된 결과는 제1선입선출버퍼수단(10) 및 제2선입선출버퍼수단(20)내의 복수의 선입선출버퍼들(11∼14,21∼24)의 리셋단자(RST)로 인가되어 동시에 리셋되도록 제어하고, 또한 에러발생시 표시부(도시되지 않음)로 데이터를 출력하여 사용자가 인식할 수 있도록 한다.
상술한 바와 같이 본 발명은 복수의 선입선출버퍼들을 병렬로 접속하여 광폭의 데이터를 전송할 수 있도록 하는 데이터전송시스템에 있어서, 상기 복수의 선입선출버퍼들의 전플래그(FF)와 공플래그(EF)상태에 따라 전송에러의 발생여부를 검출하고 에러발생시 선입선출버퍼들을 동시에 리셋시켜줌으로써, 다음에 인가되는 데이터들의 전송시 에러가 발생되지 않도록 하는 이점이 있고, 또한 다음 에러가 검출되면 유저가 에러발생상태를 알 수 있도록 출력함으로써 선입선출버퍼를 통해 전송되는 데이터의 상태를 모니터할 수 있는 이점이 있다.

Claims (8)

  1. 인가되는 광폭의 데이터를 일정한 속도로 전송하기 위하여 적어도 2개 이상의 선입선출버퍼수단(10,20)을 병렬로 접속하여 사용하는 데이터전송시스템의 전송되는 데이터의 에러를 검출하기 위한 장치에 있어서 ; 상기 2개 이상의 선입선출버퍼들(10,20)의 기록 및 판독상태(또는 빈상태 또는 채워진 상태)를 나타내는 플래그신호(EF,FF)에 의하여 에러를 검출하고, 에러가 검출되면 상기 선입선출버퍼수단들(10,20)을 모두 리셋시키기 위한 에러검출회로(30)를 포함함을 특징으로 하는 광폭의 선입선출버퍼(FIFO)의 에러검출장치.
  2. 제1항에 있어서, 상기 선입선출버퍼수단(10,20)들은 복수의 선입선출버퍼들(11,12,13,14,21,22,23,24)을 직렬 접속함을 특징으로 하는 광폭의 선입선출버퍼(FIFO)의 에러검출장치.
  3. 제2항에 있어서, 상기 에러검출장치(30)는 상기 제1선입선출버퍼수단(10)의 상기 복수의 선입선출버퍼들(11,12,13,14)의 빈상태를 나타내는 공플래그신호들(EF1,EF2,EF3,EF4)과 상기 제2선입선출버퍼수단(20)의 상기 복수의 선입선출버퍼들(21,22,23,24)의 빈 상태를 나타내는 공플래스신호들(EF1',EF2',EF3',EF4')에 대하여 각각 동일한 순번의 신호들간을 비교하여 상기 빈상태를 나타내는 공플래그상태를 검출하기 위한 공플래그상태 검출수단(31)과, 상기 제1선입선출버퍼수단(10)의 상기 복수의 선입선출버퍼들(11,12,13,14)의 채워진 상태를 나타내는 전플래그신호들(FF1,FF2,FF3,FF4)과 상기 제2선입선출버퍼수단(20)의 상기 복수의 선입선출버퍼들(21,22,23,24)의 채워진 상태를 나타내는 전플래스신호들(FF1',FF2',FF3',FF4')에 대하여 각각 동일한 순번의 신호들간을 비교하여 상기 채워진 상태를 나타내는 전플래그상태를 검출하기 위한 전플래그상태검출수단(32)과, 상기 공플래그상태 검출수단(31) 및 전플래그상태 검출수단(32)에서 출력되는 신호에 의하여 에러가 검출되면 상기 제1선입선출버퍼수단(10) 및 상기 제2선입선출버퍼수단(20)의 상기 선입선출버퍼들(11,12,13,14,21,22,23,24)의 각각에 상기 리셋트신호를 출력하기 위한 에러검출수단(33)을 포함함을 특징으로 하는 광폭의 선입선출버퍼의 에러검출장치.
  4. 제3항에 있어서, 상기 공플래그상태 검출수단(31)은 상기 제1선입선출버퍼수단(10) 또는 제2선입선출버퍼수단(20)내의 복수의 선입선출버퍼들(11,12,13,14) 또는 (21,22,23,24)로부터 출력되는 각각의 공플래그신호들(EF1,EF2,EF3,EF4) 또는 (EF1',EF2',EF3',EF4')에 대응되는 수의 비교회로들(311,312,313,314)로 이루어짐을 특징으로 하는 광폭의 선입선출버퍼의 에러검출장치.
  5. 제3항에 있어서, 상기 제2에러검출수단(32)은 상기 제1선입선출버퍼수단(10) 또는 제2선입선출버퍼수단(20)내의 복수의 선입선출버퍼들(11,12,13,14) 또는 (21,22,23,24)로부터 출력되는 각각의 전플래그신호들(FF1,FF2,FF3,FF4) 또는 (FF1',FF2',FF3',FF4')에 대응되는 수의 비교회로들(321,322,323,324)로 이루어짐을 특징으로 하는 광폭의 선입선출버퍼의 에러검출장치.
  6. 제3항에 있어, 상기 에러검출수단(33)은 상기 공플래그 검출수단(31) 및 상기 전플래그상태 검출수단(32)에서 상기 공플래그신호들(EF1,EF2,EF3,EF4,EF1',EF2',EF3',EF4') 및 전플래그신호들(FF1,FF2,FF3,FF4,FF1',FF2',FF3',FF4')을 각각 비교한 결과에 따라 출력되는 복수의 신호중 적어도 1개 이상의 신호의 논리상태가 다른 경우에는 상기 리셋신호가 발생하도록 구성됨을 특징으로 하는 광폭의 선입선출버퍼의 에러검출장치.
  7. 제6항에 있어서, 상기 에러검출수단(33)은 논리합소자로 이루어짐을 특징으로 하는 광폭의 선입선출버퍼의 에러검출장치.
  8. 제1항에 있어서, 상기 에러검출회로(30)는 상기 리셋신호가 발생됨과 동시에 에러가 발생된 것을 사용자가 인식할 수 있도록 표시신호(IND)를 출력함을 특징으로 하는 광폭의 선입선출버퍼의 에러검출장치.
KR1019930022616A 1993-10-28 1993-10-28 광폭의 선입선출버퍼(fifo)의 에러검출장치 KR950015189B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930022616A KR950015189B1 (ko) 1993-10-28 1993-10-28 광폭의 선입선출버퍼(fifo)의 에러검출장치
JP24407894A JP3681773B2 (ja) 1993-10-28 1994-10-07 エラー検出および補正ユニットを有する先入先出バッファシステム
CN94117023A CN1074560C (zh) 1993-10-28 1994-10-10 具有误差检测及校正单元的先进先出式缓冲器***
US08/320,631 US5469449A (en) 1993-10-28 1994-10-11 FIFO buffer system having an error detection and resetting unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930022616A KR950015189B1 (ko) 1993-10-28 1993-10-28 광폭의 선입선출버퍼(fifo)의 에러검출장치

Publications (2)

Publication Number Publication Date
KR950012214A KR950012214A (ko) 1995-05-16
KR950015189B1 true KR950015189B1 (ko) 1995-12-23

Family

ID=19366821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930022616A KR950015189B1 (ko) 1993-10-28 1993-10-28 광폭의 선입선출버퍼(fifo)의 에러검출장치

Country Status (4)

Country Link
US (1) US5469449A (ko)
JP (1) JP3681773B2 (ko)
KR (1) KR950015189B1 (ko)
CN (1) CN1074560C (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0186166B1 (ko) * 1995-11-03 1999-04-15 구자홍 씨디-롬 드라이버의 에러 검출장치
US6243805B1 (en) * 1998-08-11 2001-06-05 Advanced Micro Devices, Inc. Programming paradigm and microprocessor architecture for exact branch targeting
US6289442B1 (en) 1998-10-05 2001-09-11 Advanced Micro Devices, Inc. Circuit and method for tagging and invalidating speculatively executed instructions
US6584584B1 (en) 2000-04-10 2003-06-24 Opentv, Inc. Method and apparatus for detecting errors in a First-In-First-Out buffer
US6671835B1 (en) 2000-05-15 2003-12-30 International Business Machines Corporation Error detection in digital scanning device having parallel data streams
FR2820845B1 (fr) * 2001-02-14 2003-05-16 Canon Kk Procede d'optimisation de l'utilisation d'un moyen de stockage, dispositif de commutation, signal, et applications correspondantes
US6701390B2 (en) * 2001-06-06 2004-03-02 Koninklijke Philips Electronics N.V. FIFO buffer that can read and/or write multiple and/or selectable number of data words per bus cycle
US6990538B2 (en) * 2002-06-26 2006-01-24 Agilent Technologies, Inc. System comprising a state machine controlling transition between deskew enable mode and deskew disable mode of a system FIFO memory
CN101150589B (zh) * 2006-09-21 2010-08-18 中兴通讯股份有限公司 一种用于链路层的数据转换方法和装置
US7979607B2 (en) * 2009-02-27 2011-07-12 Honeywell International Inc. Cascadable high-performance instant-fall-through synchronous first-in-first-out (FIFO) buffer
CN102520902B (zh) * 2011-11-01 2014-05-07 富顺光电科技股份有限公司 基于单片块ram的并行写入多fifo实现方法
US9337952B2 (en) * 2013-04-22 2016-05-10 Intel Corporation Embedded resilient buffer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4193123A (en) * 1978-03-20 1980-03-11 Bell Telephone Laboratories, Incorporated Fault detection in data rate conversion systems using a first-in, first-out buffer
EP0206743A3 (en) * 1985-06-20 1990-04-25 Texas Instruments Incorporated Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution
CA1286420C (en) * 1987-10-14 1991-07-16 Youssef Alfred Geadah Fifo buffer controller
US5311475A (en) * 1991-04-26 1994-05-10 Quality Semiconductor Inc. High speed full and empty flag generators for first-in first-out memory
US5262996A (en) * 1991-08-27 1993-11-16 Industrial Technology Research Institute FIFO module
US5349683A (en) * 1992-07-16 1994-09-20 Mosel-Vitelic Bidirectional FIFO with parity generator/checker
US5345419A (en) * 1993-02-10 1994-09-06 At&T Bell Laboratories Fifo with word line match circuits for flag generation

Also Published As

Publication number Publication date
CN1074560C (zh) 2001-11-07
US5469449A (en) 1995-11-21
JPH07182247A (ja) 1995-07-21
CN1120220A (zh) 1996-04-10
JP3681773B2 (ja) 2005-08-10
KR950012214A (ko) 1995-05-16

Similar Documents

Publication Publication Date Title
EP0185924A2 (en) Buffer system with detection of read or write circuits' failures
KR950015189B1 (ko) 광폭의 선입선출버퍼(fifo)의 에러검출장치
SE447771B (sv) Krets for detektering av minnesskrivfel
US4803654A (en) Circular first-in, first out buffer system for generating input and output addresses for read/write memory independently
US4103823A (en) Parity checking scheme for detecting word line failure in multiple byte arrays
US6745265B1 (en) Method and apparatus for generating status flags in a memory device
KR950010770B1 (ko) 광폭의 데이터전송장치에 있어서 에러검출 및 정정회로
US4922457A (en) Serial access memory system provided with improved cascade buffer circuit
US6810468B2 (en) Asynchronous FIFO circuit and method of reading and writing data through asynchronous FIFO circuit
JPH0331928A (ja) フレーム変換回路
US4580265A (en) Failure detection method and apparatus
US4035766A (en) Error-checking scheme
US5402430A (en) Parity inversion test system
US7383492B2 (en) First-in/first-out (FIFO) information protection and error detection method and apparatus
US6480912B1 (en) Method and apparatus for determining the number of empty memory locations in a FIFO memory device
KR100301653B1 (ko) 고속 엠티 플래그 발생기
US6027243A (en) Parity check circuit
US6201487B1 (en) Error detecting circuit in a line length decoding system
JP2644112B2 (ja) Ｆｉｆｏ試験診断回路
US7752506B1 (en) FIFO memory error circuit and method
JP2744298B2 (ja) バッファ制御用計数回路の障害検出方式
JPH033186A (ja) 先入れ先出しメモリ
JPH08172687A (ja) クロックの異常検出回路
JP3088144B2 (ja) Ｆｉｆｏリセット回路
JPH01149643A (ja) パケットバッファ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 18

EXPY Expiration of term