JPS61214023A - スリツプ検出方式 - Google Patents
スリツプ検出方式Info
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- JPS61214023A JPS61214023A JP60057184A JP5718485A JPS61214023A JP S61214023 A JPS61214023 A JP S61214023A JP 60057184 A JP60057184 A JP 60057184A JP 5718485 A JP5718485 A JP 5718485A JP S61214023 A JPS61214023 A JP S61214023A
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- JP
- Japan
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- slip
- bit
- reset
- clock
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロック乗り替え用ビソトハソファ装置において、ビッ
トバッファに生じたビットスリップ状態とスリップ検出
回路が出力した書き込みあるいは読み出しのビットスリ
ップ信号との間に対応誤りを生じる可能性のある時間領
域を、リセット信号を用いて切り分け、スリップ検出の
信頼性を改善する。
トバッファに生じたビットスリップ状態とスリップ検出
回路が出力した書き込みあるいは読み出しのビットスリ
ップ信号との間に対応誤りを生じる可能性のある時間領
域を、リセット信号を用いて切り分け、スリップ検出の
信頼性を改善する。
本発明は、データ伝送系においてクロック乗り替えに使
用されるビットバッファ装置に関するものでアリ、特に
ビットバッファのビットスリップを検出するスリップ検
出方式に関する。
用されるビットバッファ装置に関するものでアリ、特に
ビットバッファのビットスリップを検出するスリップ検
出方式に関する。
たとえばデジタル加入者系において、受信データのクロ
ックを基準クロックに変換する場合のように、相互のデ
ータクロックの位相が非同期な２つの系間でデータを連
続的に伝送する場合、ビットバッファ装置を用い、一方
の系のクロックでビットバッファに書き込んだデータを
、他方の系のクロックで読み出すことによって、クロッ
クを乗り替える方法がとられている。
ックを基準クロックに変換する場合のように、相互のデ
ータクロックの位相が非同期な２つの系間でデータを連
続的に伝送する場合、ビットバッファ装置を用い、一方
の系のクロックでビットバッファに書き込んだデータを
、他方の系のクロックで読み出すことによって、クロッ
クを乗り替える方法がとられている。
第４図は、１ビツトのビットバッファ装置の従来例を示
したもので９図において、１はビットバッファ回路、２
は転送クロック回路、３はスリップ検出回路、２１ない
し２９はＤタイプのフリップフロップＦＦ、３０はＡＮ
Ｄゲート、３１は遅延時間ｔ１の遅延回路、３２は遅延
時間ｔ２の遅延回路、Ｄｉは入力データ、Ｄｏは出力デ
ータ。
したもので９図において、１はビットバッファ回路、２
は転送クロック回路、３はスリップ検出回路、２１ない
し２９はＤタイプのフリップフロップＦＦ、３０はＡＮ
Ｄゲート、３１は遅延時間ｔ１の遅延回路、３２は遅延
時間ｔ２の遅延回路、Ｄｉは入力データ、Ｄｏは出力デ
ータ。
Ｄ′およびσ′は内部転送データ、ＷＣＫは書き込みク
ロック、ＲＣＫば８売み出しクロック、ｔｃｋは転送ク
ロック、Ｒ３Ｔはリセット信号、ＱＷはＦＦ２４のＱ出
力、ＱＲばＦＦ２５のＱ出力、ＷＳＬ Ｉ Ｐは書き込
めヒツトスリップ信号、Ｒ３ＬＩＰは読み出しヒソ１〜
スリップ信号を表している。
ロック、ＲＣＫば８売み出しクロック、ｔｃｋは転送ク
ロック、Ｒ３Ｔはリセット信号、ＱＷはＦＦ２４のＱ出
力、ＱＲばＦＦ２５のＱ出力、ＷＳＬ Ｉ Ｐは書き込
めヒツトスリップ信号、Ｒ３ＬＩＰは読み出しヒソ１〜
スリップ信号を表している。
簡単に動作を説明すると、ＦＦ２１ないしＦ Ｆ２３ば
ビットバッファ回路を構成しており、入力データＤｉは
、ビット直列形式のデータであり。
ビットバッファ回路を構成しており、入力データＤｉは
、ビット直列形式のデータであり。
書き込みクロックＷＣＫと同期してビットバッファ回路
１に入力され、ＦＦ２］に順次書き込まれる。
１に入力され、ＦＦ２］に順次書き込まれる。
ＦＦ２１に書き込まれたデータＤｉは、ＦＦ２１からＤ
′として出力され１次の転送クロックの立ち上がりでＦ
Ｆ２２に書き込まれる。
′として出力され１次の転送クロックの立ち上がりでＦ
Ｆ２２に書き込まれる。
ＦＦ２２ばげを出力し、これば次の読み出しクロックＲ
ＣＫの立ち上がりでＦＦ２３に書き込まれる。
ＣＫの立ち上がりでＦＦ２３に書き込まれる。
ＦＦ２３は、これにより出力データＤ。を読め出し側に
出力する。
出力する。
転送クロックｔｃｋは、転送クロック回路２において、
書き込みクロックＷＣＫと読み出しクロックＲＣＫに基
づいて生成される。ＦＦ２４には。
書き込みクロックＷＣＫと読み出しクロックＲＣＫに基
づいて生成される。ＦＦ２４には。
書き込みクロックＷＣＫごとに“１”が書き込まれ、Ｆ
Ｆ２５には読み出しクロックＲＣＫごとに１”が書き込
まれる。
Ｆ２５には読み出しクロックＲＣＫごとに１”が書き込
まれる。
ＦＦ２４およびＦＦ２５の各出力ＱＷおよびＱＲがとも
に“１”となったとき、ＡＮＤゲート３０の出力は“１
”となり、遅延回路３１でｔｌだけ僅か遅らされてから
、転送クロックｔｃｋの立ち上がりが生成される。この
ｔｃｋの立ち上がりは、さらに遅延回路３２でｔ２だけ
遅らされ、リセット信号Ｒ３Ｔを生じ、ＦＦ２４および
ＦＦ２５をリセットさせる。これにより、はぼｔ１後に
転送クロックｔｃｋは立ち下がる。
に“１”となったとき、ＡＮＤゲート３０の出力は“１
”となり、遅延回路３１でｔｌだけ僅か遅らされてから
、転送クロックｔｃｋの立ち上がりが生成される。この
ｔｃｋの立ち上がりは、さらに遅延回路３２でｔ２だけ
遅らされ、リセット信号Ｒ３Ｔを生じ、ＦＦ２４および
ＦＦ２５をリセットさせる。これにより、はぼｔ１後に
転送クロックｔｃｋは立ち下がる。
たとえばＷＣＫとＲＣＫとの位相差が常に一定であると
すれば、ＷＣＫでＦＦ２１に書き込まれたＤｉは次のＷ
ＣＫがくる前にｔｃｋでＦＦ２２に転送され、ここでさ
らに次のｔｃｋがくる前に次のＲＣＫでＦＦ２３に転送
されるので、データの連続転送が正常に行われる。
すれば、ＷＣＫでＦＦ２１に書き込まれたＤｉは次のＷ
ＣＫがくる前にｔｃｋでＦＦ２２に転送され、ここでさ
らに次のｔｃｋがくる前に次のＲＣＫでＦＦ２３に転送
されるので、データの連続転送が正常に行われる。
しかし、ジッタにより、ＷＣＫとＲＣＫとの間の位相が
変動し１次のｔｃｋがくる前に続けて２つのＷＣＫがく
ると、ＦＦ２１にデータが重ね書きされるため、以前の
データが失われて、書き込みビットスリップとなる。同
様に次のｔｃｋがくる前に続けて２つのＲＣＫがくると
、ＦＦ２２にある以前のデータが２度読みされ、読み出
しビットスリップとなる。
変動し１次のｔｃｋがくる前に続けて２つのＷＣＫがく
ると、ＦＦ２１にデータが重ね書きされるため、以前の
データが失われて、書き込みビットスリップとなる。同
様に次のｔｃｋがくる前に続けて２つのＲＣＫがくると
、ＦＦ２２にある以前のデータが２度読みされ、読み出
しビットスリップとなる。
第４図中のＦＦ２４ないしＦＦ２９からなるスリップ検
出回路３は、これらのビットスリップを検出するための
回路部分である。
出回路３は、これらのビットスリップを検出するための
回路部分である。
ＦＦ２６にはＦＦ２４の出力ＱＷが入力されており、Ｗ
ＣＫによって書き込まれる。したがって。
ＣＫによって書き込まれる。したがって。
ＦＦ２４がセットされた後、ＦＦ２４がリセットされる
前にＷＣＫが続けて与えられると、ＦＦ２４の出力ＱＷ
−″１″がＦＦ２６に書き込まれ。
前にＷＣＫが続けて与えられると、ＦＦ２４の出力ＱＷ
−″１″がＦＦ２６に書き込まれ。
さらに次のＷＣＫでＦＦ２７に転送されて、書き込みビ
ットスリップ信号ＷＳＬＴＰを０Ｎ（−“１”）にする
。
ットスリップ信号ＷＳＬＴＰを０Ｎ（−“１”）にする
。
ＦＦ２８およびＦＦ２９も、ＦＦ２５の出力ＱＲについ
て、同様な動作を行い、ＦＦ２５がリセットされる前に
ＲＣＫが続けて与えられると、ＱＲ−“１”がＦＦ２８
に書き込まれ９次のＲＣＫでＦＦ２９から出力される読
み出しビットスリップ信号Ｒ３ＬＩＰを０Ｎ（−１゛）
にする。
て、同様な動作を行い、ＦＦ２５がリセットされる前に
ＲＣＫが続けて与えられると、ＱＲ−“１”がＦＦ２８
に書き込まれ９次のＲＣＫでＦＦ２９から出力される読
み出しビットスリップ信号Ｒ３ＬＩＰを０Ｎ（−１゛）
にする。
ｗｓｒ−ｒｐあるいはＲＳ Ｔ−Ｉ Ｐが○Ｎになると
。
。
システムのコントローラ等へ通知され、たとえばフレー
ム伝送の場合にはフレーム同期エラーとなるため、その
対応策が実行される。
ム伝送の場合にはフレーム同期エラーとなるため、その
対応策が実行される。
しかし、このようなスリップ検出回路３では。
ＷＳＬＩＰあるいはＲＳ Ｌ Ｉ Ｐなどのビットスリ
ップ信号が、ビットバッファの実際の動作状態を必ずし
も表していない場合があった。たとえば。
ップ信号が、ビットバッファの実際の動作状態を必ずし
も表していない場合があった。たとえば。
実際にはビットバッファにビットスリップが発生して誤
動作状態にあるにも拘らず、スリップ検出回路はこれを
検出せず、ＷＳＬＩＰあるいはＲ３ｒ−ｒ ｐは正常状
態を示すことがあった。
動作状態にあるにも拘らず、スリップ検出回路はこれを
検出せず、ＷＳＬＩＰあるいはＲ３ｒ−ｒ ｐは正常状
態を示すことがあった。
これは、スリップ検出回路３内のフリップフロップが動
作不定となる時間領域をもっていることによる。
作不定となる時間領域をもっていることによる。
第５図は、スリップ検出回路３内のフリップフロップが
動作不定となる時間領域をもっていることを示す。
動作不定となる時間領域をもっていることを示す。
第９図は、第十図に示したビットバッファ装置の動作タ
イミングを示したものである。この図は５先の書き込み
クロックＷＣＫに続いて生した読み出しクロックＲＣＫ
に対して１次の書き込みクロックＷＣＫ′ｔＪ＜Ｔ、な
いしＴ３で示す種々の位相で生じたときの動作状態を説
明したものである。
イミングを示したものである。この図は５先の書き込み
クロックＷＣＫに続いて生した読み出しクロックＲＣＫ
に対して１次の書き込みクロックＷＣＫ′ｔＪ＜Ｔ、な
いしＴ３で示す種々の位相で生じたときの動作状態を説
明したものである。
■はＷＣＫの例を示しており、■は■のＷＣＫによって
入力データＤｉがＦＦ２１に書き込まれたとき、ＷＣＫ
の立ち上がりよりｔｐｄだげ遅れてＤ′が出力されるこ
とを示している。
入力データＤｉがＦＦ２１に書き込まれたとき、ＷＣＫ
の立ち上がりよりｔｐｄだげ遅れてＤ′が出力されるこ
とを示している。
■はＲＣＫを示し、■は■のＲＣＫによりセットされた
ＦＦ２５の出力ＱＲを示す。ＱＲの立ち上がりは、ＲＣ
Ｋの立ち上がりよりもｔｐｄだげ遅れて生しる。
ＦＦ２５の出力ＱＲを示す。ＱＲの立ち上がりは、ＲＣ
Ｋの立ち上がりよりもｔｐｄだげ遅れて生しる。
■はｔｃｋを示ず。このｔｃｋは、ＡＮＤゲー１−３０
が■のＱＲと５ずでにセットされている■のＱＷ（ＦＦ
２４の出力）とに基づいて生成した信号を遅延回路３１
がｔｌだけ遅延させたものである。
が■のＱＲと５ずでにセットされている■のＱＷ（ＦＦ
２４の出力）とに基づいて生成した信号を遅延回路３１
がｔｌだけ遅延させたものである。
■のｔｃｋの立ち上がりは、さらに遅延回路３２でｔ２
だけ遅延され、■のリセット信号Ｒ３Ｔを生じる。これ
によりＦＦ２４．ＦＦ２５は同時にリセットされ３ リ
セット動作のため所定時間遅れて、出力ＱＷ、ＱＲがそ
れぞれ立ち下がる。
だけ遅延され、■のリセット信号Ｒ３Ｔを生じる。これ
によりＦＦ２４．ＦＦ２５は同時にリセットされ３ リ
セット動作のため所定時間遅れて、出力ＱＷ、ＱＲがそ
れぞれ立ち下がる。
これらのＱＷ、ＱＲが“０″となったことにより、ｔ、
′後にｔｃｋが復旧する。又、それからｔ２１後にＲ３
Ｔがそれぞれ復旧する。
′後にｔｃｋが復旧する。又、それからｔ２１後にＲ３
Ｔがそれぞれ復旧する。
ところで、期間Ｔ０に次のＷＣＫが入った場合には、先
のＤ′がＦＦ２２に書き込まれる前にＦＦ２１に次のＤ
ｉが２度書きされ、その後スリップ検出回路から書き込
みビットスリップ信号ＷＳＬＩＰ−“１”が出力される
。
のＤ′がＦＦ２２に書き込まれる前にＦＦ２１に次のＤ
ｉが２度書きされ、その後スリップ検出回路から書き込
みビットスリップ信号ＷＳＬＩＰ−“１”が出力される
。
また期間Ｔ１に１次のＷＣＫが入った場合には。
ＦＦの動作マージンがとれないためｔｃｋによる先のＤ
′０ＦＦ２２への書き込みが保障されずデータが不定と
なる。
′０ＦＦ２２への書き込みが保障されずデータが不定と
なる。
また期間Ｔ２に次のＷＣＫが入った場合には。
ＦＦ２］へのＤｉ書き込みとＦＦ２２へのＤ′の書き込
みが行われるが、ＦＦ２４には“１″が重ね書きされ、
その後リセット信号Ｒ３Ｔによってリセットされるため
、このＷＣＫにともなって生じるべき次のｔｃｋは脱落
する。したがって次にＲＣＫが加えられたときには、Ｆ
Ｆ２２から前のＤ′が読み出され、読み出しビットスリ
ップとなる。
みが行われるが、ＦＦ２４には“１″が重ね書きされ、
その後リセット信号Ｒ３Ｔによってリセットされるため
、このＷＣＫにともなって生じるべき次のｔｃｋは脱落
する。したがって次にＲＣＫが加えられたときには、Ｆ
Ｆ２２から前のＤ′が読み出され、読み出しビットスリ
ップとなる。
しかし、そのうちＴ２１期間には、上記のＷ ＣＫ Ｅ
ｌｌ加時にＦＦ２４の出力ＱＷは、セント状態にあるた
めスリップ検出回路はこれを書き込みビットスリップと
判定し、読み出しビットスリップであるにもかかわらず
、ＷＳＬＩＰ−”１”を出力し。
ｌｌ加時にＦＦ２４の出力ＱＷは、セント状態にあるた
めスリップ検出回路はこれを書き込みビットスリップと
判定し、読み出しビットスリップであるにもかかわらず
、ＷＳＬＩＰ−”１”を出力し。
Ｔ２□期間は、ＷＣＫ期間にかかるＱＷ−“１”の幅が
狭くなるため、スリップ検出回路がピントスリップを検
出するための動作マージンが十分に得られず、その出力
は不定となり、さらにＴ２３期間には、ＱＷ−“０”と
なるためスリップ検出回路ば゛′正常”と判定して、ビ
ットスリップが生しているにもかかわらずＷＳＬ Ｉ
Ｐ＝Ｒ３Ｌ Ｉ Ｐ−“０°゛を出力する。
狭くなるため、スリップ検出回路がピントスリップを検
出するための動作マージンが十分に得られず、その出力
は不定となり、さらにＴ２３期間には、ＱＷ−“０”と
なるためスリップ検出回路ば゛′正常”と判定して、ビ
ットスリップが生しているにもかかわらずＷＳＬ Ｉ
Ｐ＝Ｒ３Ｌ Ｉ Ｐ−“０°゛を出力する。
最後に、Ｔ３期間にＷＣＫが生した場合には。
ＦＦ２４およびＦＦ２５のリセット解除後となっている
ため、正常動作が行われる。
ため、正常動作が行われる。
以上のように、従来のビット八ソファ装置では２読み出
しクロックに対する書き込みクロックの位相関係により
、ビソトハソファの動作状態とスリップ検出回路の検出
結果とが一致しない誤動作となる時間領域が存在し、対
応処置が誤りとなるなどの不都合があった。
しクロックに対する書き込みクロックの位相関係により
、ビソトハソファの動作状態とスリップ検出回路の検出
結果とが一致しない誤動作となる時間領域が存在し、対
応処置が誤りとなるなどの不都合があった。
本発明は、第１図に示すように、３つのフリップフロッ
プ１１，１２．１３より成るビットバッファ回路１４の
動作状態とスリップ検出回路１６の検出結果との間によ
り高い相関をもたせるため。
プ１１，１２．１３より成るビットバッファ回路１４の
動作状態とスリップ検出回路１６の検出結果との間によ
り高い相関をもたせるため。
スリップ検出回路の誤動作状態と正常動作状態とが、転
送クロック回路からのリセット信号に対する読み出しク
ロックと書き込みクロックの位相位置で区別できること
に着目して、これをリセット信号のタイミングを利用し
て切り分けるものである。
送クロック回路からのリセット信号に対する読み出しク
ロックと書き込みクロックの位相位置で区別できること
に着目して、これをリセット信号のタイミングを利用し
て切り分けるものである。
このため、ビット八ソファ装置にリセット信号をリセッ
ト信号の幅だけ遅延させた第２のリセット信号をつくり
、この第２のりセット信号の立ち下がりでスリップ検出
回路１４内のフリップフロップのリセットを行う手段を
設けている。
ト信号の幅だけ遅延させた第２のリセット信号をつくり
、この第２のりセット信号の立ち下がりでスリップ検出
回路１４内のフリップフロップのリセットを行う手段を
設けている。
本発明によるスリップ検出回路は、スリップ検出精度の
信頼性が低い期間の終りにリセソ１〜されるため、その
間に生しるビットスリップ信号の出力はそれ以後の信号
から区別される。
信頼性が低い期間の終りにリセソ１〜されるため、その
間に生しるビットスリップ信号の出力はそれ以後の信号
から区別される。
第２図は本発明の１実施例装置の構成図である。
図において、１は１ビツトのビットバッファ回路。
２は転送クロック回路、３′は本発明によるスリップ検
出回路、２１ないし２９はＤタイプのフリソブフロップ
、３０はＡＮＤゲート、３１，３２゜３３は遅延回路、
Ｄｉは入力データ、Ｄｏは出力データ、Ｄ′、σは内部
転送データ、ＷＣＫは書き込みクロック、ＲＣＫは読み
出しクロック、ｔｃｋは転送クロック、Ｒ３Ｔはリセッ
ト信号、ＱＷはＦＦ２４のＱ出力、ＱＲはＦＦ２５のＱ
出力。
出回路、２１ないし２９はＤタイプのフリソブフロップ
、３０はＡＮＤゲート、３１，３２゜３３は遅延回路、
Ｄｉは入力データ、Ｄｏは出力データ、Ｄ′、σは内部
転送データ、ＷＣＫは書き込みクロック、ＲＣＫは読み
出しクロック、ｔｃｋは転送クロック、Ｒ３Ｔはリセッ
ト信号、ＱＷはＦＦ２４のＱ出力、ＱＲはＦＦ２５のＱ
出力。
ＷＳＬＩＰは書き込みビットスリップ信号、Ｒ３Ｌ Ｉ
Ｐは読み出しビットスリップ信号、Ｒ３ＴＤは遅延リ
セット信号を表している。
Ｐは読み出しビットスリップ信号、Ｒ３ＴＤは遅延リ
セット信号を表している。
第２図に示す実施例装置は、第４図に示した従来例装置
を改良したものであり、共通の要素および信号には、同
一の番号および記号を用いて示されている。
を改良したものであり、共通の要素および信号には、同
一の番号および記号を用いて示されている。
また、第４図の装置の機能および動作について行った説
明の大部分は、そのまま第２図の装置にも適用できるた
め、ここでは、相違点を中心に説明する。
明の大部分は、そのまま第２図の装置にも適用できるた
め、ここでは、相違点を中心に説明する。
ビットバッファ回路１から取り出されたリセット信号Ｒ
３Ｔは、スリップ検出回路３′に入力される。
３Ｔは、スリップ検出回路３′に入力される。
スリップ検出回路３′において、リセット信号Ｒ３Ｔは
遅延回路３３でリセット信号Ｒ３Ｔの幅に等しい時間ｔ
ｗｄだけ遅延され、遅延リセット信号Ｒ３ＴＤを生成す
る。またＦＦ２６およびＦＦ２８の入力には、ＱＷおよ
びＱＲの代わりに“１″が与えられている。
遅延回路３３でリセット信号Ｒ３Ｔの幅に等しい時間ｔ
ｗｄだけ遅延され、遅延リセット信号Ｒ３ＴＤを生成す
る。またＦＦ２６およびＦＦ２８の入力には、ＱＷおよ
びＱＲの代わりに“１″が与えられている。
第３図はＲＣＫ、ｔｃｋ、Ｒ３Ｔ、Ｒ３ＴＤの各信号間
のタイミングを示したものである。遅延リセット信号Ｒ
３ＴＤは、Ｒ３Ｔの終りに立ち下がって、スリップ検出
回路３′内のＦＦ２６ないしＦＦ２９の全てをリセット
する。
のタイミングを示したものである。遅延リセット信号Ｒ
３ＴＤは、Ｒ３Ｔの終りに立ち下がって、スリップ検出
回路３′内のＦＦ２６ないしＦＦ２９の全てをリセット
する。
ＦＦ２６およびＦＦ２７．あるいはＦＦ２ＢおよびＦＦ
２９は、Ｒ３ＴＤによりリセットされる前にＷＣＫある
いはＲＣＫを２度印加されると。
２９は、Ｒ３ＴＤによりリセットされる前にＷＣＫある
いはＲＣＫを２度印加されると。
それぞれ書き込みピントスリップ信号ＷＳＬＩＰあるい
は読み出しビットスリップ信号Ｒ３ＬＩＰ−”ｌ”を出
力する。たとえば最初のＷＣＫでＦＦ２６に°゛１”が
書き込まれ２次のＷＣＫでＦＦ２７に１″が転送され、
ＷＳＬＩＰ＝“１゛となる。しかし、これらのＷＳＬＩ
ＰあるいはＲ５Ｌ Ｉ Ｐが出力されてもＲ３ＴＤによ
りクリヤされる。またＲ３ＴＤ後に再びビソトハソファ
回路１がビットスリップを起こしたときには、スリップ
検出回路３′は正しい検出結果を出力する。
は読み出しビットスリップ信号Ｒ３ＬＩＰ−”ｌ”を出
力する。たとえば最初のＷＣＫでＦＦ２６に°゛１”が
書き込まれ２次のＷＣＫでＦＦ２７に１″が転送され、
ＷＳＬＩＰ＝“１゛となる。しかし、これらのＷＳＬＩ
ＰあるいはＲ５Ｌ Ｉ Ｐが出力されてもＲ３ＴＤによ
りクリヤされる。またＲ３ＴＤ後に再びビソトハソファ
回路１がビットスリップを起こしたときには、スリップ
検出回路３′は正しい検出結果を出力する。
これにより、ｔｃｋやＲ３Ｔが存在している期間にＷＣ
Ｋが入ったときに生しる誤動作を、それ以外の期間の誤
動作と区別して、スリップ検出回路３′で検出させるこ
とができる。
Ｋが入ったときに生しる誤動作を、それ以外の期間の誤
動作と区別して、スリップ検出回路３′で検出させるこ
とができる。
以上のように本発明によれば、ピントバッファ装置のス
リップ検出回路についてその検出結果の信頼性を従来よ
りも向上させることができ、データ伝送処理の効率を改
善することができる。
リップ検出回路についてその検出結果の信頼性を従来よ
りも向上させることができ、データ伝送処理の効率を改
善することができる。
第１図は本発明のブロック図、第２図は本発明の１実施
例装置の構成図、第３図は第２図装置のタイミング図、
第４図は従来例装置の構成図、第５図は従来例装置のタ
イミング図である。 第１図において、１４はビソトハソファ回路。 １５は転送クロック回路、１６はスリップ検出回路、１
１ないし１３はフリ・ノブフロップＦＦを表す。
例装置の構成図、第３図は第２図装置のタイミング図、
第４図は従来例装置の構成図、第５図は従来例装置のタ
イミング図である。 第１図において、１４はビソトハソファ回路。 １５は転送クロック回路、１６はスリップ検出回路、１
１ないし１３はフリ・ノブフロップＦＦを表す。
Claims (1)
- 【特許請求の範囲】 縦続接続された第１、第２、第３の３つのフリップフロ
ップ（１１、１２、１３）を有して、入力データを書き
込みクロックで第１のフリップフロップ（１１）に書き
込み、転送クロックで第２のフリップフロップ（１２）
に転送し、さらに読み出しクロックで第３のフリップフ
ロップ（１３）に転送して読み出すビットバッファ回路
（１４）と、 書き込みクロックおよび読み出しクロックを検出して、
転送クロックを生成し、さらにその後リセット信号を生
成して自己をリセットする転送クロック回路（１５）と
、 転送クロックが生じる前に連続する２つの書き込みクロ
ックあるいは読み出しクロックが生じたことを検出して
それぞれ書き込みおよび読み出しのビットスリップ信号
を出力するスリップ検出回路（１６）とからなるビット
バッファ装置において、上記スリップ検出回路（１６）
を上記リセット信号の終りでリセットし、ビットスリッ
プ信号をその前後で切り分けることを特徴とするスリッ
プ検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057184A JPS61214023A (ja) | 1985-03-20 | 1985-03-20 | スリツプ検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057184A JPS61214023A (ja) | 1985-03-20 | 1985-03-20 | スリツプ検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214023A true JPS61214023A (ja) | 1986-09-22 |
Family
ID=13048413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057184A Pending JPS61214023A (ja) | 1985-03-20 | 1985-03-20 | スリツプ検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214023A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290030A (ja) * | 1988-05-18 | 1989-11-21 | Sony Corp | 画像メモリ装置 |
| JPH0556085A (ja) * | 1991-08-23 | 1993-03-05 | Nec Ic Microcomput Syst Ltd | インターフエイス回路 |
-
1985
- 1985-03-20 JP JP60057184A patent/JPS61214023A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290030A (ja) * | 1988-05-18 | 1989-11-21 | Sony Corp | 画像メモリ装置 |
| JPH0556085A (ja) * | 1991-08-23 | 1993-03-05 | Nec Ic Microcomput Syst Ltd | インターフエイス回路 |
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