JPS63312754A

JPS63312754A - エラ−発生回路

Info

Publication number: JPS63312754A
Application number: JP62149969A
Authority: JP
Inventors: Tetsuo Endo; 遠藤　哲男
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-06-15
Filing date: 1987-06-15
Publication date: 1988-12-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、時分割信号伝送方式に用いられるフレーム化
データ信号の所望のタイムスロット上のビットを故意に
誤らせることができるエラー発生回路に関する。このエ
ラー発生回路は誤り訂正符号回路その他の試験を行うた
めに利用する。

〔概要〕

本発明は、フレーム化データ信号が伝送されるタイムス
ロットの所望する位置のビットに誤りを故意に発生させ
る手段において、検出したフレーム信号からの所望の個数のタイムスロッ
トを計数手段で決定し、この位置のビットにこのビット
の論理値を反転させる演算を施すことにより、簡単な回路構成で所期の機能を実現することができるよ
うにしたものである。

〔従来の技術〕

ディジタル伝送方式では、情報を担うデータパルス列に
フレームパルスを挿入して伝送し、受信側での復号化を
容易にすることは周知の事実である。フレームパルスは
１ビツトずつ挿入される場合や複数ビットが一ケ所に挿
入される場合がある。

フレームパルスヲ挿入されたデータパルス列ヲフレーム
化データ信号という。ディジタル伝送路を構成する各装
置の正常性やエラー検出手段をチェックする場合に、装
置を経由するフレーム化データ信号を故意に誤らせるこ
とが必要になる場合がある。このような場合には、誤ら
せるデータのタイムスロット位置まで指定できることが
望ましい。

〔発明が解決しようとする問題点〕

しかし、従来、このような場合に使用できる適当なエラ
ー発生回路が無かった。

本発明は、簡単な回路構成でフレーム化データ信号の任
意のタイムスロット位置にエラーを発生させることがで
きるエラー発生回路を提供することを目的とする。

〔問題点を解決するための手段〕本発明は、データ信号列にフレーム信号が挿入されて区
切られた区間の所望する位置のタイムスロット上のビッ
トに故意にエラーを発生させるエラー発生回路にふいて
、上記フレーム信号を検出するフレーム信号検出手段と
、この検出時刻を基準にタイムスロット数の計数を行い
、あらかじめ設定した数値に達すると所定の論理値の信
号を出力するエラー発生位置決め手段と、上記フレーム
信号検出手段に生ずる遅延時間に相当の遅延を上記フレ
ーム信号が挿入されたデータ信号列に与える遅延手段と
、この遅延手段の出力する信号と上記エラー発生位置決
め手段の出力する信号との論理演算を行う論理演算手段
とを備えたことを特徴とする。

〔作用〕

フレーム化データ信号のフレーム信号が検出された時刻
にエラー発生位置決め手段はタイムスロットの個数の計
数を開始する。この計数値があらかじめ設定した値に達
すると、エラー発生位置決め手段から所定の論理値の信
号が論理演算手段に出力される。一方、フレーム化デー
タ信号はフレーム信号の検出に要した遅延時間に相当の
遅延が与えられて論理演算手段に出力されると、この論
理演算手段でエラー発生位置決め手段の出力する信号に
基づきフレーム化データ信号の特定位置のビットの論理
値を反転する演算が行われる。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第１
図は、本発明の原理を示すブロック構成図であり、第２
図は、本発明の一実施例の構成を示す回路接続図であり
、第３図は、第２図の回路の動作を示すタイミングチャ
ートである。

この実施例は、第１図に示すように、データ信号列に挿
入されたフレーム信号を検出するフレーム信号検出手段
であるフレーム信号検出回路４と、この検出時刻を基準
にタイムスロット数の計数を行い、あらかじめ設定した
数値に達すると所定の論理値の信号を出力するエラー発
生位置決め手段であるエラー発生位置決め回路５と、フ
レーム信号検出手段に生ずる遅延時間に相当の遅延をフ
レーム信号が挿入されたデータ信号列に与える遅延手段
である遅延回路３と、この遅延手段の出力する信号とエ
ラー発生位置決め手段の出力する信号との論理演算を行
う論理演算手段である排他的論理和回路６とを含む。

第１図で入力端ｌから入力されたフレーム化データ信号
は２分岐され、一方は遅延回路３に入力され、他方はフ
レーム信号検出回路４に入力され、フレーム信号検出回
路４でフレーム信号が検出される。エラー発生位置決め
回路５はエラーを発生させるタイムスロットの位置を決
定する回路であり、エラーを発生させたいタイムスロッ
トの位置を例えばスイッチなどにより数値で設定してお
き、フレーム信号検出回路４からの検出した旨の情報を
基準にしてタイムスロットをカウントし、設定された数
値のタイムスロットの位置にハイレベルを出力する。こ
こで、フレーム信号検出回路４の出力情報をもとにエラ
ー発生位置決め回路５を駆動するので、このようなりロ
ックパルスに同期して動作する同期回路ではビット遅延
が発生する。

また、フレーム信号が例えば８ビツトで構成されており
、エラーを発生させる位置がフレーム信号の先頭である
場合に、排他的論理和回路６で原信号（入力端１に加え
られるフレーム化データ信号）の極性を反転してエラー
を発生させるには、原信号をフレーム信号検出に要する
８ビツトに同期動作によるビット遅延量を加えた分だけ
遅延させなければならない。その遅延を行うのが遅延回
路３である。排他的論理和回路６て指定されたタイムス
ロットの原信号の極性が反転され、エラーを故意に発生
する。ラッチ回路７で排他的論理和回路６の出力をクロ
ックに同期させるためにラッチされ、ラッチ回路７から
指定されたタイムスロットにエラーを含んだ信号が出力
端２を介して出力される。

次に、第２図を参照して本発明の一実施例について説明
する。この図の番号１．２．３．４．５．６および７は
第１図の番号に対応し、また、番号８はクロックパルス
入力端である。この実施例は８ビツトのフレーム信号（
０１１１１１１０）を用い、フレーム信号とフレーム信
号の間に位置する情報を担うデータパルス列のビット長
は特に制限しないタイプのフレーム化データ信号を対象
とした回路である。フレーム信号検出回路４は、８ビツ
トシフトレジスタ４０１および４０２　と、インバータ
回路４０３ないし４０６および４０９　と、８人力ナン
ド回路４０７および４０８　と、２人力ナンド回路４１
０とを備え、８ビツトシフトレジスタ４０１　と、イン
バータ回路４０３および４０４と、８人力ナンド回路４
０７とで第一のフレーム信号検出回路を構成し、８ビツ
トシフトレジスタ４０２　と、インバータ回路４０５お
よび４０６　と、８人力ナンド回路４０８　とで第二の
フレーム信号検出回路を構成する。そして、第二のフレ
ーム信号検出回路の出力をインバータ回路４０９を通し
た信号と第一のフレーム信号検出回路の出力とをナンド
回路４１０で論理積および否定論理した信号をフレーム
信号検出ブロック４の出力とする。これにより、フレー
ム信号が連続して伝送された場合に、最後のフレーム信
号が識別される。

エラー発生位置決め回路５は、ロード機能を有するバイ
ナリカウンタ５０１　と、バイナリカウンタ５０１のカ
ウンタに数値をロードするときに数値を与えるスイッチ
５０２　と、インパーク回路５０３　と、ナンド回路５
０４、遅延形フリップフロップ（以下、Ｄ−ＦＦという
Ｑ）５０５と、セットリセットフリップフロップ（以下
、５Ｒ−ＦＦという。）５０６と、アンド回路５０７と
を備える。フレーム信号検出回路４の出力すなわちフレ
ーム信号を検出したことを示す信号によりバイナリカウ
ンタ５０１に数値をセットする。セットする数値はスイ
ッチ５０２から与える。この実施例ではバイナリカウン
タ５０１のキャリイ出力を出力としているので、実際に
必要な数とスイッチで設定する数とは換算する必要があ
る。インバータ回路５０３　と、ナンド回路５０４と、
Ｄ−ＦＦ５Ｑ５　と、５Ｒ−ＦＦ５０６とで構成する回
路からアンド回路５０７で構成するゲート回路の駆動信
号を発生する。これは、フレーム信号とフレーム信号の
間に挿入されるデータパルス列のビット長がバイナリカ
ウンタ５０１の計数範囲を超える場合に、バイナリカウ
ンタ５０１はキャリイを何回も出力する。ここでは、フ
レーム信号を検出した後は、最初のキャリイを有効にす
る。エラー発生位置決め回路５の出力すなわちナンド回
路５０７の出力と遅延回路３の出力とを排他的論理和回
路６に通すことで原信号にエラーを発生させ、Ｄ−ＦＦ
７でクロックパルスに同期させて出力端から出力する。

次に、この実施例の動作を第２図と第３図を参照して説
明する。第３図の（イ）はクロックパルス入力端８に加
えられるクロックパルスの波形である。第３図の（ロ）
は入力端１に加えられる原信号のフラグ（フレーム信号
）と情報を担うデータ信号とを表し、第３図（ハ）は（
ロ）の信号を論理で表したものである。第３図（ニ）は
遅延回路３の出力であり、第３図（ホ）はナンド回路４
０１の出力である。第３図（へ）はバイナリカウンタ５
０１の出力状態を表し、第３図（ト）はアンド回路５０
７の出力を表す。第３図（チ）および（す）は排他的論
理和回路６の出力および出力端２を経由する出力である
。

〔発明の効果〕

本発明は、以上説明したように、所定のタイムスロット
のデータ信号を故意に誤らせることができるので、ＣＲ
Ｃエラーチェック回路の動作、誤り訂正機能、エラーカ
ウント回路などのチェックを容易に行うことができる効
果がある。

【図面の簡単な説明】

第１図は本発明の原理を示すブロック構成図。第２図は第１図に対応する実施例の構成を示す回路接続
図。第３図は第２図の動作を示すタイミングチャート。１・・・入力端、２・・・出力端、３・・・遅延回路、
４・・・フレーム信号検出回路、５・・・エラー発生位
置決め回路、６・・・排他的論理和回路、７・・・ラッ
チ回路、８・・・タロツクパルス入力端。実施例の構成第１図

Claims

【特許請求の範囲】

（１）データ信号列にフレーム信号が挿入されて区切ら
れた区間の所望する位置のタイムスロット上のビットに
故意にエラーを発生させるエラー発生回路において、上記フレーム信号を検出するフレーム信号検出手段と、この検出時刻を基準にタイムスロット数の計数を行い、
あらかじめ設定した数値に達すると所定の論理値の信号
を出力するエラー発生位置決め手段と、上記フレーム信号検出手段に生ずる遅延時間に相当の遅
延を上記フレーム信号が挿入されたデータ信号列に与え
る遅延手段と、この遅延手段の出力する信号と上記エラー発生位置決め
手段の出力する信号との論理演算を行う論理演算手段とを備えたことを特徴とするエラー発生回路。