JPH0331928A - フレーム変換回路 - Google Patents
フレーム変換回路Info
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- JPH0331928A JPH0331928A JP1167840A JP16784089A JPH0331928A JP H0331928 A JPH0331928 A JP H0331928A JP 1167840 A JP1167840 A JP 1167840A JP 16784089 A JP16784089 A JP 16784089A JP H0331928 A JPH0331928 A JP H0331928A
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- JP
- Japan
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- data
- memory
- address
- read
- signal
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 230000007257 malfunction Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 2
- 244000309464 bull Species 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要 〕
送信されてくる低速データ信号を上置メモリに書込み、
高速データに変換して送出するフレーム変換回路に関し
、 読み出されたデータの一部に誤動作又は誤同期の影響を
及ぼすデータを含まないようにして、前記影響を受ける
ことのない信頼性の高いシステムの提供を目的とし、 読出しアドレス信号に従って前記メモリの先頭アドレス
から順に高速データ信号としてデータを読出される毎に
、前記読出しアドレス信号に従って前記メモリの各アド
レスに任意の初期値を書き込む初期値入力回路を設けた
構成とするものである。
高速データに変換して送出するフレーム変換回路に関し
、 読み出されたデータの一部に誤動作又は誤同期の影響を
及ぼすデータを含まないようにして、前記影響を受ける
ことのない信頼性の高いシステムの提供を目的とし、 読出しアドレス信号に従って前記メモリの先頭アドレス
から順に高速データ信号としてデータを読出される毎に
、前記読出しアドレス信号に従って前記メモリの各アド
レスに任意の初期値を書き込む初期値入力回路を設けた
構成とするものである。
本発明は、送信されてくる低速データ信号を上長メモリ
に書込み、高速データに変換して送出するフレーム変換
回路に関する。
に書込み、高速データに変換して送出するフレーム変換
回路に関する。
ディジタル総合サービスｍ（ＩＳＤＮ）等に使用される
伝送装置と端末とを接続するシステムを第６図に示す。
伝送装置と端末とを接続するシステムを第６図に示す。
この伝送装置側と端末側とではデータ速度が異なること
からその間にフレーム変換回路を設けてデータの速度変
換を行って送信をしている。また、１５ＤＮ等のシステ
ムでは上船データ、音声信号、画像信号という種々のデ
ータを同様に扱うため、フレーム変換回路にも誤同期。
からその間にフレーム変換回路を設けてデータの速度変
換を行って送信をしている。また、１５ＤＮ等のシステ
ムでは上船データ、音声信号、画像信号という種々のデ
ータを同様に扱うため、フレーム変換回路にも誤同期。
誤動作等の多くの問題を生じているため、このような問
題を生じない信頼性の高いシステムの開発が要望されて
いる。
題を生じない信頼性の高いシステムの開発が要望されて
いる。
従来におけるフレーム変換回路の構成を第４図に示す。
また第４図におけるタイムチャートを第５図に示す。こ
の図面を参照して従来のフレーム変換回路を簡単に説明
する。
の図面を参照して従来のフレーム変換回路を簡単に説明
する。
図において３ステードパソフア（以下３３Ｂとする）１
２に端末側からデータ（第４図のＡ、 ＢＣ）が入力し
てくると該３ＳＢ１２，１６がイネーブル状態となると
ともに、書込みアドレス発生回路１４から前記データを
メモリ上のどのアドレスに書き込むかを示すランダムな
アドレス信号（第５図では３，１．４）が出力される。
２に端末側からデータ（第４図のＡ、 ＢＣ）が入力し
てくると該３ＳＢ１２，１６がイネーブル状態となると
ともに、書込みアドレス発生回路１４から前記データを
メモリ上のどのアドレスに書き込むかを示すランダムな
アドレス信号（第５図では３，１．４）が出力される。
そこで前記データはアドレス信号に従ってメモリに書き
込まれる。この時のランダムなアドレス信号はデータの
種類によって異なるものである。
込まれる。この時のランダムなアドレス信号はデータの
種類によって異なるものである。
メモリに書き込まれると３ＳＢ１７がイネ−フル状態と
なり次に続出アドレス発生回路１５から連続なアドレス
信号（第４図の１．２，３，４゜５．６）が出力され、
該アドレス信号に従ってメモリからデータ（第４図Ｂ、
−、Ａ、、Ｃ。
なり次に続出アドレス発生回路１５から連続なアドレス
信号（第４図の１．２，３，４゜５．６）が出力され、
該アドレス信号に従ってメモリからデータ（第４図Ｂ、
−、Ａ、、Ｃ。
ニーは前回メモリされたフレーム又は不定フレーム）が
読み出される。
読み出される。
この動作の繰り返しによりフレーム変換を行うものであ
る。第３図中の符号ビット付加・チエツク部１８は書き
込まれるデータの最後部に符号ビットを付加し、読出し
の際にこの符号ビットを監視することによりデータが正
常に送受されているかどうかを監視するためのものであ
る。
る。第３図中の符号ビット付加・チエツク部１８は書き
込まれるデータの最後部に符号ビットを付加し、読出し
の際にこの符号ビットを監視することによりデータが正
常に送受されているかどうかを監視するためのものであ
る。
（発明が解決しようとする課題 ）
従来のフレーム変化回路ではデータがランダムなアドレ
ス信号に従ってメモリに書き込まれ、後に連続に読み出
される場合に、その時に書き込まれなかったアドレスに
ついては前回に書き込まれたデータが残っているため、
そのデータが読み出されることになる。（第７図に示す
斜線部）このような場合に読み出されたデータが伝送装
置等において送信される際に各マルチフレーム内部のデ
ータ構成が装置として見えなくなる場合（現在どの位置
のデータが伝送されているかを意識することができなく
なる場合）があり、その場合にデータ内の同期ビットに
より同期をとってデータの確認が可能となるが、古いデ
ータが残っているような場合にそれがたまたま同期ピン
トと判断され誤同期または誤動作してしまうケースが起
きていた。
ス信号に従ってメモリに書き込まれ、後に連続に読み出
される場合に、その時に書き込まれなかったアドレスに
ついては前回に書き込まれたデータが残っているため、
そのデータが読み出されることになる。（第７図に示す
斜線部）このような場合に読み出されたデータが伝送装
置等において送信される際に各マルチフレーム内部のデ
ータ構成が装置として見えなくなる場合（現在どの位置
のデータが伝送されているかを意識することができなく
なる場合）があり、その場合にデータ内の同期ビットに
より同期をとってデータの確認が可能となるが、古いデ
ータが残っているような場合にそれがたまたま同期ピン
トと判断され誤同期または誤動作してしまうケースが起
きていた。
また、第８図に示すように符号ビットに関しても、初期
段階において読み出されたデータのうち１つでも前に全
くデータが入力していないアドレスがあると、該アドレ
スの部分から読み出された不定のデータについて符号ビ
ットが付加されていないことになり、符号ビットチエツ
クでエラーが発生してしまうという問題が生していた。
段階において読み出されたデータのうち１つでも前に全
くデータが入力していないアドレスがあると、該アドレ
スの部分から読み出された不定のデータについて符号ビ
ットが付加されていないことになり、符号ビットチエツ
クでエラーが発生してしまうという問題が生していた。
そこで本発明は、読み出されたデータの一部に誤動作又
は誤同期の影響を及ぼすデータを含まないようにして、
前記影響を受けることのない信頼性の高いシステムの提
供を目的とする。
は誤同期の影響を及ぼすデータを含まないようにして、
前記影響を受けることのない信頼性の高いシステムの提
供を目的とする。
〔課題を解決するための手段 ］
本発明におけるフレーム変換回路の原理構成図を第１図
に示す。図中１１はメモリ、１２．１６１７は３３Ｂ、
１３はフィリップフロ・ンブ（以下ＦＦとする）１４は
書込みアドレス発生回路、１５は読出しアドレス発生回
路である。
に示す。図中１１はメモリ、１２．１６１７は３３Ｂ、
１３はフィリップフロ・ンブ（以下ＦＦとする）１４は
書込みアドレス発生回路、１５は読出しアドレス発生回
路である。
本発明は前記目的を達成するためフレーム変換回路に、
メモリ１１から読出しアドレス信号に従って高速データ
信号としてデータを読み出す毎に、前記読出しアドレス
信号が指定する前記メモリ１１の各アドレスに任意の初
期値を書き込む初期値入力回路を設けるものである。
メモリ１１から読出しアドレス信号に従って高速データ
信号としてデータを読み出す毎に、前記読出しアドレス
信号が指定する前記メモリ１１の各アドレスに任意の初
期値を書き込む初期値入力回路を設けるものである。
前記手段によりメモリに低速データ信号を書込み後に該
データを高速データ信号として読み出すと、次のデータ
が書き込まれる前に初期値がメモリの各アドレスに書き
込まれることになる。従って高速データ信号に変換され
た信号によって交換機等で誤動作または誤同期すること
がなくなる。
データを高速データ信号として読み出すと、次のデータ
が書き込まれる前に初期値がメモリの各アドレスに書き
込まれることになる。従って高速データ信号に変換され
た信号によって交換機等で誤動作または誤同期すること
がなくなる。
本発明の実施例構成図を第２図に示す。第１図同符号は
同部材を示すものである。以下図面を参照して本実施例
を詳細に説明する０本実施例では１フレーム８ビツトと
しているため３３Ｂの出力が８本となっている。また入
力する各フレームは順にメモリ１１に書込みアドレス信
号に従って書き込まれる。
同部材を示すものである。以下図面を参照して本実施例
を詳細に説明する０本実施例では１フレーム８ビツトと
しているため３３Ｂの出力が８本となっている。また入
力する各フレームは順にメモリ１１に書込みアドレス信
号に従って書き込まれる。
第１図の書込みアドレス発生回路Ｉ４はカウンタ２２と
ＲＯＭ２１で構成され、読出しアドレス発生回路はカウ
ンタ２０で構成されている。前記ＲＯＭ２１内にはメモ
リ１１に書き込まれるデータの種類（一般データ、音声
信号データ等）に応じた書込みアドレスがメモリされて
いて、図示しない制御部からの切替信号によりその時メ
モリＩＩに書き込まれるデータの種類に応して発生する
アドレス信号のパターンを切替ている。例えば−般デー
タの場合はアドレス信号が３．２．６の順に２進数とし
て出力され、音声データの場合はアドレス信号が４．１
．６の順に出力される。
ＲＯＭ２１で構成され、読出しアドレス発生回路はカウ
ンタ２０で構成されている。前記ＲＯＭ２１内にはメモ
リ１１に書き込まれるデータの種類（一般データ、音声
信号データ等）に応じた書込みアドレスがメモリされて
いて、図示しない制御部からの切替信号によりその時メ
モリＩＩに書き込まれるデータの種類に応して発生する
アドレス信号のパターンを切替ている。例えば−般デー
タの場合はアドレス信号が３．２．６の順に２進数とし
て出力され、音声データの場合はアドレス信号が４．１
．６の順に出力される。
また、前記書込みアドレス信号にはＲＯＭ２１内でのア
ドレスがありカウンタからの信号（１２，３，・・・を
２進数で出力）に応し；該信号をアドレスとして対応す
る書込みアドレス信号をメモリ１１に出力することにな
る。例えばカウンタの出力が１の時、メモリ１１に書き
込まれるのが上船データの場合はアドレス信号が３で、
音声データの場合は４というようにカウンタからの同し
信号によっても異なる出力となる。読出しカウンタ２０
はカウントされた値が２進数としてメモリに出力される
ものである。また前記カウンタ２２はメモリ１１からデ
ータが読み出される毎に、またカウンタ２０はメモリ１
１にデータが書き込まれる毎にリセットされるものであ
る。
ドレスがありカウンタからの信号（１２，３，・・・を
２進数で出力）に応し；該信号をアドレスとして対応す
る書込みアドレス信号をメモリ１１に出力することにな
る。例えばカウンタの出力が１の時、メモリ１１に書き
込まれるのが上船データの場合はアドレス信号が３で、
音声データの場合は４というようにカウンタからの同し
信号によっても異なる出力となる。読出しカウンタ２０
はカウントされた値が２進数としてメモリに出力される
ものである。また前記カウンタ２２はメモリ１１からデ
ータが読み出される毎に、またカウンタ２０はメモリ１
１にデータが書き込まれる毎にリセットされるものであ
る。
３３Ｂ１２，１６．１７の状態は図示しない制御部の制
御信号（Ｒ／Ｗ信号）により内部のトランジスタが制御
され出力可能状態と不可能状態にｉ＃Ｉ御される。
御信号（Ｒ／Ｗ信号）により内部のトランジスタが制御
され出力可能状態と不可能状態にｉ＃Ｉ御される。
以下実施例の動作を説明する。第３図に実施例のタイム
チャートを示す、３３Ｂに音声データ（Ａ、Ｂ、Ｃ）が
入力してくる。またカウンタ２２ヘクロツクが入力しカ
ウント値をＲＯＭ２１に出力する。このときカウンタ２
０にもクロックが入力している。ＲＯＭ２１は図示しな
い制御部からの切替信号により音声データ用のアドレス
信号が用意される。３３Ｂ１２への制御信号が“旧”と
なることにより３３Ｂが出力可能状態となる。と同時に
３３Ｂ６も出力可能状態となる。すると入力データがパ
リティコードが付加されメモリ１１にＲＯＭ２１からの
アドレス信号（第３図３．１４）及び書込み信号（ライ
トデータ）に従って書き込まれる。この動作が何回か繰
り返されメモリの所定のアドレスにデータが書き込まれ
る。 （第３図Ａ、 Ｂ、 Ｃ） メモリ１１への書込みが終了すると同時に３ＳＢ１７が
出力可能状態となりカウンタ２０のカウント値が２進数
でメモリ１■に出力される。このカウンタ値がそのまま
読出しアドレス信号（第３図１．２，３．４，５．６）
であるからメモリ１１からは該読出しアドレス信号及び
読出し信号（リードデータ）に従って順番にデータが読
まれることになる。この時パリティチェンクも行われる
、出力されたデータは図示しない制御部ランチタイミン
グ信号に従ってＦＦ３に上長ラッチされ出力する。この
ｌデータづつの読出し動作が行われる度に初期値入力回
路１３により線路が“旧”となっているためデータが読
み出された時の読出しアドレス信号に従ってメモリ１１
のアドレスにオール１が書き込まれることになる。この
ためメモリ１１からデータが全て読み出された後のメモ
リ１１の状態はオールｌとなっている。
チャートを示す、３３Ｂに音声データ（Ａ、Ｂ、Ｃ）が
入力してくる。またカウンタ２２ヘクロツクが入力しカ
ウント値をＲＯＭ２１に出力する。このときカウンタ２
０にもクロックが入力している。ＲＯＭ２１は図示しな
い制御部からの切替信号により音声データ用のアドレス
信号が用意される。３３Ｂ１２への制御信号が“旧”と
なることにより３３Ｂが出力可能状態となる。と同時に
３３Ｂ６も出力可能状態となる。すると入力データがパ
リティコードが付加されメモリ１１にＲＯＭ２１からの
アドレス信号（第３図３．１４）及び書込み信号（ライ
トデータ）に従って書き込まれる。この動作が何回か繰
り返されメモリの所定のアドレスにデータが書き込まれ
る。 （第３図Ａ、 Ｂ、 Ｃ） メモリ１１への書込みが終了すると同時に３ＳＢ１７が
出力可能状態となりカウンタ２０のカウント値が２進数
でメモリ１■に出力される。このカウンタ値がそのまま
読出しアドレス信号（第３図１．２，３．４，５．６）
であるからメモリ１１からは該読出しアドレス信号及び
読出し信号（リードデータ）に従って順番にデータが読
まれることになる。この時パリティチェンクも行われる
、出力されたデータは図示しない制御部ランチタイミン
グ信号に従ってＦＦ３に上長ラッチされ出力する。この
ｌデータづつの読出し動作が行われる度に初期値入力回
路１３により線路が“旧”となっているためデータが読
み出された時の読出しアドレス信号に従ってメモリ１１
のアドレスにオール１が書き込まれることになる。この
ためメモリ１１からデータが全て読み出された後のメモ
リ１１の状態はオールｌとなっている。
このため、メモリ１１には常に不定フレームはなくオー
ル１という誤同期、誤動作を引き起こす可能性の極めて
低いパターンが入力されているためシステムに信頼性が
増すものである。また常にメモリ１１の全てのアドレス
にデータが書き込まれるためパリティチエツクでエラー
を発生することはない。
ル１という誤同期、誤動作を引き起こす可能性の極めて
低いパターンが入力されているためシステムに信頼性が
増すものである。また常にメモリ１１の全てのアドレス
にデータが書き込まれるためパリティチエツクでエラー
を発生することはない。
初期値回路１３はフレームの各ビット対応の線路に並列
にブルア・ンプ抵抗をもつ構成とされ、３３Ｂの出力が
ハイインピーダンス（Ｒ／Ｗ信号が”Ｌｏ”）時に線路
が“旧”となるよう制御するものであり、よって本実施
例での初期値はオール１となる。３３Ｂ１２がハイイン
ピーダンス時でない場合、つまり出力可能状態（Ｒ／Ｗ
信号が“旧”）の場合で出力データが“Ｌｏ″ここでは
Ｏボルトの場合はプルアップ抵抗により引っ張られてい
る分の電圧は３ＳＢ内の地気に接地されるため線路は“
Ｌｏ ”出力となり入力データがそのまま３３Ｂからの
出力として得られるものである。
にブルア・ンプ抵抗をもつ構成とされ、３３Ｂの出力が
ハイインピーダンス（Ｒ／Ｗ信号が”Ｌｏ”）時に線路
が“旧”となるよう制御するものであり、よって本実施
例での初期値はオール１となる。３３Ｂ１２がハイイン
ピーダンス時でない場合、つまり出力可能状態（Ｒ／Ｗ
信号が“旧”）の場合で出力データが“Ｌｏ″ここでは
Ｏボルトの場合はプルアップ抵抗により引っ張られてい
る分の電圧は３ＳＢ内の地気に接地されるため線路は“
Ｌｏ ”出力となり入力データがそのまま３３Ｂからの
出力として得られるものである。
本発明によりメモリには常に不定フレームはなくオール
１という誤同期、誤動作を引き起こす可能性の極めて低
いパターンが人力されている。また常にメモリ１１の全
てのアドレスにデータが書き込まれるためパリティチエ
ツクでエラーを発生することはなくなり、システムの信
頼性が極めて高くなるものである。
１という誤同期、誤動作を引き起こす可能性の極めて低
いパターンが人力されている。また常にメモリ１１の全
てのアドレスにデータが書き込まれるためパリティチエ
ツクでエラーを発生することはなくなり、システムの信
頼性が極めて高くなるものである。
第１図は本発明におけるフレーム変換回路の原理構成図
、 第２図は本発明におけるフレーム変換回路の実施例を示
す図、 第３図は前記実施例におけるタイムチャートを示す図、 第４図は従来におけるフレーム変換回路の構成を示す図
、 第５図は第４図きにおけるタイムチャートを示す図、 第６図は１５ＤＮ等に使用される伝送装置と端末を接続
するシステムを示す図、 第７，８図は従来のフレーム変換回路における問題点を
示す図である。 図中 １１・ １２゜ １３・ １４・ １５・ １９・ ・メモリ ６．１７・・・３ステートバツフア ・フィリップフロップ ・書込みアドレス発生回路 ・読出しアドレス発生回路 ・初期値入力回路 ｆｆｒ！を匙システム 第６ 図 第 閃
、 第２図は本発明におけるフレーム変換回路の実施例を示
す図、 第３図は前記実施例におけるタイムチャートを示す図、 第４図は従来におけるフレーム変換回路の構成を示す図
、 第５図は第４図きにおけるタイムチャートを示す図、 第６図は１５ＤＮ等に使用される伝送装置と端末を接続
するシステムを示す図、 第７，８図は従来のフレーム変換回路における問題点を
示す図である。 図中 １１・ １２゜ １３・ １４・ １５・ １９・ ・メモリ ６．１７・・・３ステートバツフア ・フィリップフロップ ・書込みアドレス発生回路 ・読出しアドレス発生回路 ・初期値入力回路 ｆｆｒ！を匙システム 第６ 図 第 閃
Claims (2)
- （１）送信されてくる低速データ信号を書込みアドレス
発生回路のランダムなアドレス信号に従ってメモリに書
込み、読出しアドレス発生回路からの連続なアドレス信
号に従って高速データとして読出し送信するフレーム変
換回路に於いて、前記読出しアドレス信号に従って前記
メモリ（１１）の先頭アドレスから順に高速データ信号
としてデータを読出す毎に、前記読出しアドレス信号に
従って前記メモリの各アドレスに任意の初期値を書き込
む初期値入力回路（１９）を設けたことを特徴とするフ
レーム変換回路。 - （２）入力データのフレーム内ビットに対応した複数線
路のそれぞれに並列に設けられたプルアップ抵抗から構
成され、前記メモリ（１１）から高速データ信号として
各アドレスからデータが読み出される毎に、当該アドレ
スにオール１を書き込む初期値入力回路（１９）を設け
たことを特徴とする請求項第１のフレーム変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167840A JPH0331928A (ja) | 1989-06-29 | 1989-06-29 | フレーム変換回路 |
| CA002020015A CA2020015A1 (en) | 1989-06-29 | 1990-06-27 | Frame conversion circuit |
| EP19900112453 EP0405577A3 (en) | 1989-06-29 | 1990-06-29 | Frame conversion circuit |
| US08/155,159 US5341492A (en) | 1989-06-29 | 1993-11-19 | Frame conversion circuit including initial value input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167840A JPH0331928A (ja) | 1989-06-29 | 1989-06-29 | フレーム変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0331928A true JPH0331928A (ja) | 1991-02-12 |
Family
ID=15857055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167840A Pending JPH0331928A (ja) | 1989-06-29 | 1989-06-29 | フレーム変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5341492A (ja) |
| EP (1) | EP0405577A3 (ja) |
| JP (1) | JPH0331928A (ja) |
| CA (1) | CA2020015A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06137317A (ja) * | 1992-05-20 | 1994-05-17 | Carl Freudenberg:Fa | 旋回支承装置 |
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|---|---|---|---|---|
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-
1989
- 1989-06-29 JP JP1167840A patent/JPH0331928A/ja active Pending
-
1990
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- 1990-06-29 EP EP19900112453 patent/EP0405577A3/en not_active Ceased
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1993
- 1993-11-19 US US08/155,159 patent/US5341492A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06137317A (ja) * | 1992-05-20 | 1994-05-17 | Carl Freudenberg:Fa | 旋回支承装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0405577A2 (en) | 1991-01-02 |
| CA2020015A1 (en) | 1990-12-30 |
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| US5341492A (en) | 1994-08-23 |
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