JPH04186762A - 半導体集積回路上の抵抗回路 - Google Patents
半導体集積回路上の抵抗回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 4
- 239000002184 metal Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000009826 distribution Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 102000001475 rab1 GTP-Binding Proteins Human genes 0.000 description 1
- 108010054067 rab1 GTP-Binding Proteins Proteins 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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Abstract
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Description
回路上で用いられる抵抗回路の抵抗体のレイアウトに関
する。
を得る必要が起こる場合がある。第7図は、そのような
所定の電圧を得るための回路の一例であり、基準電圧V
refから、出力電圧vOutを得るためのものである
。
Vrefに、マイナス端子がノードN1にそれぞれ接続
されたオペアンプ138と、ゲートがオペアンプ138
の出力に、ソースがノードN1にそれぞれ接続されたN
チャネルトランジスタ140と、ノードN1と接地電位
との間に接続され、抵抗値rを有する抵抗144と、N
チャネルトランジスタ140のドレインに接続されたカ
レントミラー回路142と、カレントミラー回路142
と接地電位との間に接続され、抵抗値Rを有する抵抗1
46とを含む。
レインがノードN2を介してNチャネルトランジスタ1
40のドレインに、ゲートかノードN2にそれぞれ接続
されたPチャネルトランジスタ148と、ソースが電源
電圧に、ゲートがPチャネルトランジスタ148のゲー
トに、ドレインがノードN3を介して抵抗146にそれ
ぞれ接続されたPチャネルトランジスタ150とを含む
。
、基準電圧Vrefと等しくなる。したがって、抵抗1
44に流れる電流lは、以下の式で表わされる。
iと同じ電流iを、抵抗146に流す。
下の式で表わされる。
、Vout=12Vrefとなる。すなわち、基準電圧
Vrefから、基準電圧の12倍の値を持つ電圧Vou
tが得られる。
電圧を得る際には、一定の抵抗比を有する2つの抵抗1
44.146が用いられる。この場合、次のような2つ
の方法が考えられる。
リシリコンなどからなる抵抗体材料を、抵抗値に応じた
長さだけ形成する方法である。第2の方法は、一定の大
きさおよび形状に抵抗体を形成し、それらを必要な数だ
け相互に接続して、所定の抵抗値を得る方法である。
ている。その理由は以下のとおりである。
接続配線は抵抗の少ない金属材料で形成されることが多
い。これら材料は相互に、単位長さ当りの抵抗値が異な
る。そのため、第1の方法で所定の抵抗比を得るために
は、抵抗体の長さの比を、目的とする抵抗比と等しくし
ただけでは所定の抵抗比を得ることができない。
互にほぼ等しい。したがって、これらを所定の個数つな
いだときの比精度(得られた抵抗比の、目的とする抵抗
比に対する割合)は高くなる。
比を得る場合には、第8図に示されるようなユニット抵
抗体の配置がとられる。第8図を参照して、端子A、B
間に、抵抗値rのユニット抵抗体が1つ接続される。一
方、端子C,D間に、それぞれ抵抗値rを有するユニッ
ト抵抗体が12個直列に接続される。
、端子CSD間の抵抗値は12rである。
用いることにより、基準電圧Vrefに対し、出力電圧
12Vrefを得ることができる。
ようとすると、必然的にユニット抵抗の数が多くなる。
いるとする。一般に、ポリシリコンの抵抗を制御するた
めに、ポリシリコン中には不純物イオンが注入される。
生じない。しかし、不純物イオンの濃度の面内分布には
、何らかの傾斜があるのが通常である。これは、イオン
注入後の熱拡散プロセスで装置内の温度分布に不均一が
あったり、CVD (Chemica IVapor
Deposition)法で成膜する場合のガス流の
不均一などにより起こる。そのため、ユニット抵抗体の
抵抗値も、半導体の主表面内でばらつくことになる。
て、ユニット抵抗体の抵抗値が高く、第8図における下
方で抵抗値が低く仕上げられたとする。下方に配置され
た端子C,D間の抵抗は大きく、上方に位置する端子A
SB間の抵抗は小さくなる。したがって、その比は目的
とする12:1以上になってしまうことが予想される。
でない場合などにも引き起こされる。これは、通常、抵
抗体の抵抗値は、その温度とともに変化するためである
。
離れたユニット抵抗間でroΩずつ抵抗値が下がるもの
とする。第8図において、一番上の抵抗がrQであると
すると、端子C,D間の抵抗RoDは、次式で表わされ
る。
+−・・+ (r−12ro)=12r−78r0一方
、端子A、B間の抵抗RABは次式で表わされる。
78r o ) / rとなる。ro =0.Olr
(1%)とする。抵抗比R6D/RAB =11.22
となる。この値は、目的とされる値12とは大きく異な
る値である。
るのでその影響は一概には言えないが、距離10mm当
り20%もの変動を抵抗値に生ずることもある。このよ
うな場合、所定の電圧を得ることができず、半導体集積
回路が正しく動作することが不可能になる。
、大きな抵抗比を精度よく得ることができる、半導体集
積回路上の抵抗回路を提供することを目的とする。
回路は、主表面を有する半導体基板と、主表面上に形成
された絶縁膜と、絶縁膜上に形成された複数個の単位抵
抗体と、単位抵抗体の予め定める第1の複数個を接続し
て、第1の抵抗値を実現するための第1の接続手段と、
単位抵抗体の、第1の抵抗手段により接続されない予め
定められる第2の複数個を接続して、第2の抵抗値を実
現するための第2の接続手段とを含み、第1の接続手段
により接続された単位抵抗体の、主表面上における配置
の中心点と、第2の接続手段により接続された単位抵抗
体の、主表面上における配置の中心点とがほぼ一致して
いる。
路においては、請求項1に記載の回路に加えてさらに、
第1の複数の、第2の複数に対する比は、第1の抵抗値
の、第2の抵抗値に対する比よりも小さく選ばれている
。
は、請求項1に記載の回路に加えてさらに、第1の接続
手段により接続される2つの単位抵抗体の間に、第2の
接続手段により接続される単位抵抗体が配置されている
。
回路においては、第1の接続手段により接続される単位
抵抗体と、第2の接続手段により接続される単位抵抗体
とは、それぞれ、それぞれの配置の中心点に関して点対
称となるように配置されている。
変化していても、各接続手段により接続された単位抵抗
体全体の抵抗値の平均は、その配置の中心点における単
位抵抗体の抵抗値に近づく。
路においては、第1の抵抗値を実現するために接続され
る単位抵抗体の配置の中心位置と、第2の抵抗値を実現
するために接続される単位抵抗体の配置の中心位置とが
、はぼ一致して選ばれている。そのため、第1の抵抗値
を実現するための単位抵抗体、第2の抵抗値を実現する
ための単・ 位抵抗体の抵抗値の平均もほぼ等しくなる
。
路においてはさらに、小さい方の第2の抵抗値を実現す
る゛ための単位抵抗体の数が、第1の抵抗値を実現する
ための単位抵抗体の数に近く選ばれる。そのため、第2
の抵抗値を実現するための単位抵抗体を、第1の抵抗値
を実現するための単位抵抗体と同じ程度の密度で主表面
上に分散させることができる。したがって、単位抵抗体
の抵抗値の変化が、面内において一様でなくても、それ
ぞれの抵抗値を実現するための単位抵抗体の抵抗値に及
ぼされる変化が、互いにほぼ等しくな、 る。
回路においては、請求項1に記載の発明に係る作用に加
えてさらに、第1の接続手段により接続される単位抵抗
体と、第1の接続手段により接続される単位抵抗体とが
交互に配置される。
抗体の抵抗値の分布は、互いに近似したものとなる。
路においては、請求項1に記載の発明に係る作用に加え
てさらに、各抵抗値を実現するための単位抵抗体は、そ
れぞれに属する単位抵抗体の配置の中心に関して点対称
に配置されている。
、抵抗体の抵抗値のばらつきは互いに点対称となる1対
の単位抵抗体によってほぼ相殺される。結果として、い
ずれの抵抗値を実現するための単位抵抗体の抵抗値の平
均値も、点対称の中心における値とほぼ等しくなる。
図である。第4A図に示される端子T1.12間に接続
されたユニット抵抗の抵抗値をrとする。第4B図に示
されるように、端子T1.12間に同じユニット抵抗体
を2つ直列に接続したものを2つ並列に接続した回路も
、同じ抵抗rを有する。さらにまた、オームの法則によ
れば、第4C図に示されるように、抵抗値rを有するユ
ニット抵抗体を2つ並列接続したものを2つ直列接続し
ても、同じ抵抗値rを得ることができる。本発明は、抵
抗回路のこのような性質を利用したものである。
抵抗回路の概略レイアウト図である。第2図は、第1図
のn−n方向の矢視断面図である。
である。
基板10上のシリコン酸化膜12上に、概略6行×3列
のマトリックスを形成するように配置された、ポリシリ
コンからなるユニット抵抗体14〜44を含む。
ニット抵抗体14.16.18を含む。
列目に形成されたユニット抵抗体38.40を含む。第
3行は、図における右側からこの順に形成されたユニッ
ト抵抗体20.22.24を含む。第4行は、左からこ
の順に形成されたユニット抵抗体26.28.30を含
む。第5行は、第1列目および第3列目に形成されたユ
ニット抵抗体42.44を含む。第6行は、図おける右
側から順に形成されたユニット抵抗体32.34.36
を含む。
接続される。ユニット抵抗体14〜36は、それぞれこ
の順で金属配線48〜68により直列接続される。ユニ
ット抵抗体36はさらに、金属配線70によって端子り
に接続されている。
子Aに接続されている。ユニット抵抗体40は、金属配
線74によってユニット抵抗体38に接続される。ユニ
ット抵抗体44は、金属配線78によってユニット抵抗
体42に接続される。
続される。ユニット抵抗体40.44は、金属配線76
.80.84によって相互に接続される。金属配線84
は、同じく金属配線86により端子Bに接続されている
。
に接続される。また、ユニット抵抗体38〜44は、第
4C図に示される回路を構成し、これによって抵抗値r
を実現する。
体14〜36は、−点Pに対して点対称となるように配
置されている。ユニット抵抗体38〜44も、点Pに対
し点対称に配置されている。
行とは、第1の抵抗値を実現するための回路に属する。
値を実現するための回路に属する。第4行、第6行と、
第5行との関係も同様である。
1の抵抗比を得ることができる。しかし、各抵抗値を実
現するために用いられるユニット抵抗体の数は12およ
び4である。その比は3:1であり、抵抗比12・1よ
りも小さくなっている。
イアウトに比べて、以下の理由で高い比精度が得られる
。
方にかけて、ユニット抵抗の抵抗値がだんだん低くなる
ように、ユニット抵抗を形成するポリシリコン層が形成
された場合を考える。距離1ごとに、ユニット抵抗体の
抵抗値がr。Ωずつ減るものとし、各ユニット抵抗は距
離1ずっ離れて配置されているとする。第1図、第3図
における一番上方のユニット抵抗14.16.18がそ
れぞれ、抵抗値rΩに仕上ったとする。端子A、8間の
抵抗RAB1端子C,Dの抵抗RcDは以下のようにな
る。
ro)+ (r 3ro)+ (r 3ro)+
(r 3ro)+ (r 5ro)+ (r
5ro)+(r 5ro) =12r−30r。
より求められる。
RABは、11.9850となる。したがって、第8図
に示される従来の抵抗回路に比べて、著しく比精度が上
昇することがわかる。
下する場合が示された。しかし、前述のように各ユニッ
ト抵抗は点Pに対し点対称に配置されている。そのため
、抵抗値の傾斜がどの方向であっても、同様の効果を得
ることができる。互いに対称な2つのユニット抵抗の間
で、抵抗値の変化が概ね相殺されるためである。
導体集積回路上の抵抗回路のレイアウトが示されている
。この実施例は、第1の実施例と同様にオームの法則を
利用したものである。すなわち、第6図A図に示される
端子T1.12間の抵抗rが、第6B図に示されるよう
に接続された9個の抵抗rからなる回路によっても実現
されることを利用したものである。
リックス形成するように配列された、各々抵抗値rを有
するユニット抵抗14〜36.88〜104を含む。
されている。ユニット抵抗体14〜36、 は、金属配
線48〜68によって直列に接続されている。ユニット
抵抗36は、金属配線70によって端子りに接続されて
いる。
によって直列に接続されている。ユニット抵抗94〜9
8は、金属配線124.126によって直列に接続され
ている。ユニット抵抗100.102.104は、金属
配線132.134によって直列に接続されている。金
属配線116.124.132は、金属配線110によ
って相互に接続されている。金属配線118.126.
134は、金属配線112によって相互に接続されてい
る。ユニット抵抗88.94.100は、それぞれ金属
配線114.122.130によって金属配線106に
接続され、金属配線106は端子Aに接続されている。
120.128.136によって金属配線108に接続
され、金属配線108は端子Bに接続されている。
は12rとなる。端子A、B間の抵抗は、第6B図に示
される端子T1.12間の配線と同一になり、したがっ
て抵抗rΩとなる。
徴を有する。この配置においては、ユニット抵抗体が配
置の中心点に対して点対称となるように配置されている
。かつ、端子CSD間に接続されているユニット抵抗を
含む行と、端子A18間に接続されているユニット抵抗
の行とが、完全に交互に配置されている。したがって、
この配置においては、第1の実施例において挙げられた
ような利点がさらに効果を上げ、第1の実施例に示され
る抵抗回路よりもさらによい精度で12:1に近い抵抗
比を得ることができる この発明に係る抵抗回路においては、小さい方の抵抗値
を実現するユニット抵抗の数は、大きい方の抵抗値を実
現するユニット抵抗数に近いことが好ましい。ユニット
抵抗を交互に配置したり、点対称に配置したりすること
がより容易になるためである。また、双方のユニット抵
抗をできるだけ近接して分散する三とができ、抵抗値の
変化そのものにばらつきがあった場合にも、双方に同様
の影響が及ぼされる結果、得られる抵抗比からは、抵抗
値の変化そのもののばらつきによる影響が取り除かれる
からである。しかし、第1の実施例において示されたよ
うに、双方に含まれるユニット抵抗の数の比を、実現す
る抵抗比よりも多少1に近づけるだけでもかなりの効果
が得られる。
かし、本発明はこれらの実施例に限定されない。たとえ
ば、上述の実施例においては、簡単のために1対の抵抗
についてのみ説明された。
様の方法で高い比精度を得ることができる。
抗回路においては、第1の抵抗値および第2の抵抗値を
実現するための単位抵抗体の抵抗値の平均値は、互いに
ほぼ等しくなる。抵抗値の変化による影響は、第1の抵
抗値に対しても、第2の抵抗値に対しても同様に及ぼさ
れる。その結果、第1の抵抗値と第2の抵抗値との抵抗
比を精度よく実現することができる。
は、さらに、第2の抵抗値を実現するための単位抵抗体
の配置を、第1の抵抗値を実現するための単位抵抗体の
配置に近づけることができる。したがって、第1および
第2の抵抗値を実現するための各単位抵抗体の抵抗値の
ばらつきを、互いにより近づけることができる。
は、請求項1に記載の発明による効果に加えてさらに、
第1の抵抗値、第2の抵抗値を実現するための各単位抵
抗体の抵抗値の相違が最小に抑えられる。第1の抵抗値
、第2の抵抗値を実現するための単位抵抗体の抵抗値の
ばらつき方の相違がより小さくなり、求める抵抗比をよ
り精度よく実現することができる。
は、請求項1に記載の発明による効果に加えてさらに、
抵抗値の傾斜方向がいかなる方向であるかにかかわらず
、第1の抵抗値、第2の抵抗値を実現するための単位抵
抗体の抵抗値のばらつきを互いに同程度のものとするこ
とができる。
第2の抵抗値による抵抗比を高精度で実現することがで
きる。
路上の抵抗回路においても、大きな抵抗比を精度よく得
ることができる、半導体集積回路上の抵抗回路を提供す
ることができる。
積回路の平面図であり、 第2図は第1図の■−■方向の矢視断面図であり、 第3図は第1図に示される回路のレイアウトを模式的に
示す図であり、 第4A図〜第4C図は、この発明が関連するオームの法
則を説明するための回路図であり、第5図はこの発明の
第2の実施例に係る抵抗回路のレイアウトを模式的に示
す図であり、第6A図、第6B図は、この発明の第2の
実施例を説明するための回路図であり、 第7図は基準電圧から一定の電圧を得るための回路の回
路図であり、 第8図は、従来の抵抗回路におけるユニット抵抗体の配
置を模式的に示す図であり、 第9図はユニット抵抗の抵抗値の変化を示す図である。 図中、10は基板、12はシリコン酸化膜、14〜45
.88〜104はユニット抵抗、46〜86.106〜
136は金属配線を示す。 なお、図中同一符号は同一、または相当箇所を示す。 第1図 第2図 第3図 第4A図 T諌璧に−72 第4B図 第4C図 第5図 工1−−T2 第68図
Claims (1)
- 【特許請求の範囲】 (1)予め定められる第1の抵抗値および、前記第1の
抵抗値より小さな予め定められる第2の抵抗値とにより
定まる抵抗比を実現するための、半導体集積回路上の抵
抗回路であって、 主表面を有する半導体基板と、 前記主表面上に形成された絶縁膜と、 前記絶縁膜上に形成された複数個の単位抵抗体と、 前記単位抵抗体の、予め定められる第1の複数個を接続
して、前記第1の抵抗値を実現するための第1の接続手
段と、 前記単位抵抗体の、前記第1の接続手段により接続され
ない、予め定められる第2の複数個を接続して、前記第
2の抵抗値を実現するための第2の接続手段とを含み、 前記第1の接続手段により接続された前記単位抵抗体の
、前記主表面上における配置の中心点と、前記第2の接
続手段により接続された前記単位抵抗体の、前記主表面
上における配置の中心点とがほぼ一致している、半導体
集積回路上の抵抗回路。(2)前記第1の複数の、前記
第2の複数に対する比は、前記第1の抵抗値の、前記第
2の抵抗値に対する比より小さく選ばれている、請求項
1に記載の半導体集積回路上の抵抗回路。 (3)前記第1の接続手段により接続される2つの前記
単位抵抗体の間に、前記第2の接続手段により接続され
る前記単位抵抗体が配置されている、請求項1に記載の
半導体集積回路上の抵抗回路。 (4)前記第1の接続手段により接続される前記単位抵
抗体と、前記第2の接続手段により接続される前記単位
抵抗体とは、それぞれの、前記配置の中心点に対して点
対称に配置されている、半導体集積回路上の抵抗回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02316851A JP3084056B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路上の抵抗回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02316851A JP3084056B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路上の抵抗回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04186762A true JPH04186762A (ja) | 1992-07-03 |
JP3084056B2 JP3084056B2 (ja) | 2000-09-04 |
Family
ID=18081626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02316851A Expired - Lifetime JP3084056B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路上の抵抗回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3084056B2 (ja) |
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