JPH04186762A - 半導体集積回路上の抵抗回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路に関し、特に、半導体集積
回路上で用いられる抵抗回路の抵抗体のレイアウトに関
する。

［従来の技術］ 半導体集積回路中で、所定の電圧から、他の所定の電圧
を得る必要が起こる場合がある。第７図は、そのような
所定の電圧を得るための回路の一例であり、基準電圧Ｖ
ｒｅｆから、出力電圧ｖＯｕｔを得るためのものである
。

第７図を参照して、この回路は、プラス端子が基準電圧
Ｖｒｅｆに、マイナス端子がノードＮ１にそれぞれ接続
されたオペアンプ１３８と、ゲートがオペアンプ１３８
の出力に、ソースがノードＮ１にそれぞれ接続されたＮ
チャネルトランジスタ１４０と、ノードＮ１と接地電位
との間に接続され、抵抗値ｒを有する抵抗１４４と、Ｎ
チャネルトランジスタ１４０のドレインに接続されたカ
レントミラー回路１４２と、カレントミラー回路１４２
と接地電位との間に接続され、抵抗値Ｒを有する抵抗１
４６とを含む。

カレントミラー回路１４２は、ソースが電源電圧に、ド
レインがノードＮ２を介してＮチャネルトランジスタ１
４０のドレインに、ゲートかノードＮ２にそれぞれ接続
されたＰチャネルトランジスタ１４８と、ソースが電源
電圧に、ゲートがＰチャネルトランジスタ１４８のゲー
トに、ドレインがノードＮ３を介して抵抗１４６にそれ
ぞれ接続されたＰチャネルトランジスタ１５０とを含む
。

出力電圧Ｖｏｕｔは、ノードＮ３から取畠される。

第７図に示される回路は以下のように動作する。

ノードＮ１の電位は、オペアンプ１３８の働きによって
、基準電圧Ｖｒｅｆと等しくなる。したがって、抵抗１
４４に流れる電流ｌは、以下の式で表わされる。

１＝Ｖｒｅｆ／ｒ カレントミラー回路１４２は、抵抗１４４を流れる電流
ｉと同じ電流ｉを、抵抗１４６に流す。

したがって、ノードＮ３に現われる電圧Ｖｏｕｔは、以
下の式で表わされる。

Ｖｏｕｔ＝ｉＲ＝Ｒ・Ｖｒｅｆ／ｒ たとえばＲ：　ｒ＝１２　：　１に設定することにより
、Ｖｏｕｔ＝１２Ｖｒｅｆとなる。すなわち、基準電圧
Ｖｒｅｆから、基準電圧の１２倍の値を持つ電圧Ｖｏｕ
ｔが得られる。

上述のように、たとえば所定の基準電圧から他の所定の
電圧を得る際には、一定の抵抗比を有する２つの抵抗１
４４．１４６が用いられる。この場合、次のような２つ
の方法が考えられる。

第１の方法は、単位長さ当り一定の抵抗値を有する、ポ
リシリコンなどからなる抵抗体材料を、抵抗値に応じた
長さだけ形成する方法である。第２の方法は、一定の大
きさおよび形状に抵抗体を形成し、それらを必要な数だ
け相互に接続して、所定の抵抗値を得る方法である。

この２つの方法のうち、第２の方法が一般的に採用され
ている。その理由は以下のとおりである。

半導体上では、抵抗体は前述のようにポリシリコンで、
接続配線は抵抗の少ない金属材料で形成されることが多
い。これら材料は相互に、単位長さ当りの抵抗値が異な
る。そのため、第１の方法で所定の抵抗比を得るために
は、抵抗体の長さの比を、目的とする抵抗比と等しくし
ただけでは所定の抵抗比を得ることができない。

一方、第２の方法では、各単位抵抗体当りの抵抗値が相
互にほぼ等しい。したがって、これらを所定の個数つな
いだときの比精度（得られた抵抗比の、目的とする抵抗
比に対する割合）は高くなる。

以上の理由から、前述のようにたとえば１２・１の抵抗
比を得る場合には、第８図に示されるようなユニット抵
抗体の配置がとられる。第８図を参照して、端子Ａ、Ｂ
間に、抵抗値ｒのユニット抵抗体が１つ接続される。一
方、端子Ｃ，Ｄ間に、それぞれ抵抗値ｒを有するユニッ
ト抵抗体が１２個直列に接続される。

容易にわかるように、端子ＡＳＢ間の抵抗値はｒであり
、端子ＣＳＤ間の抵抗値は１２ｒである。

この抵抗回路を第７図に示される抵抗１４４．１４６に
用いることにより、基準電圧Ｖｒｅｆに対し、出力電圧
１２Ｖｒｅｆを得ることができる。

［発明が解決しようとする課題］ 第８図に示されるようなレイアウトで大きな抵抗比を得
ようとすると、必然的にユニット抵抗の数が多くなる。

ユニット抵抗か、前述のようにポリシリコンつくられて
いるとする。一般に、ポリシリコンの抵抗を制御するた
めに、ポリシリコン中には不純物イオンが注入される。

この不純物イオンの面内分布が一様であれば特に問題は
生じない。しかし、不純物イオンの濃度の面内分布には
、何らかの傾斜があるのが通常である。これは、イオン
注入後の熱拡散プロセスで装置内の温度分布に不均一が
あったり、ＣＶＤ　（Ｃｈｅｍｉｃａ　ＩＶａｐｏｒ　
　Ｄｅｐｏｓｉｔｉｏｎ）法で成膜する場合のガス流の
不均一などにより起こる。そのため、ユニット抵抗体の
抵抗値も、半導体の主表面内でばらつくことになる。

たとえば第９図を参照して、第８図における上方におい
て、ユニット抵抗体の抵抗値が高く、第８図における下
方で抵抗値が低く仕上げられたとする。下方に配置され
た端子Ｃ，Ｄ間の抵抗は大きく、上方に位置する端子Ａ
ＳＢ間の抵抗は小さくなる。したがって、その比は目的
とする１２：１以上になってしまうことが予想される。

さらに、抵抗値のばらつきは、面内で温度の分布が一様
でない場合などにも引き起こされる。これは、通常、抵
抗体の抵抗値は、その温度とともに変化するためである
。

この結果、次のような問題が生ずる。たとえば、距離１
離れたユニット抵抗間でｒｏΩずつ抵抗値が下がるもの
とする。第８図において、一番上の抵抗がｒＱであると
すると、端子Ｃ，Ｄ間の抵抗ＲｏＤは、次式で表わされ
る。

Ｒｅ　Ｄ＝　（ｒ−ｒＱ　）　＋　（ｒ−２ｒｅ　）　
＋−・・＋　（ｒ−１２ｒｏ）＝１２ｒ−７８ｒ０一方
、端子Ａ、Ｂ間の抵抗ＲＡＢは次式で表わされる。

ＲＡＢ＝ｒ したがって、抵抗比Ｒ６ｏ　：ＲＡ　Ｂ　＝　（１２−
７８ｒ　ｏ　）　／　ｒとなる。ｒｏ　＝０．Ｏｌｒ　
（１％）とする。抵抗比Ｒ６Ｄ／ＲＡＢ　＝１１．２２
となる。この値は、目的とされる値１２とは大きく異な
る値である。

抵抗値の変化率を示すｒｏはプロセス方式によって異な
るのでその影響は一概には言えないが、距離１０ｍｍ当
り２０％もの変動を抵抗値に生ずることもある。このよ
うな場合、所定の電圧を得ることができず、半導体集積
回路が正しく動作することが不可能になる。

この発明は上述の課題を解消するためになされたもので
、大きな抵抗比を精度よく得ることができる、半導体集
積回路上の抵抗回路を提供することを目的とする。

［課題を解決するための手段〕 請求項１に記載の発明に係る、半導体集積回路上の抵抗
回路は、主表面を有する半導体基板と、主表面上に形成
された絶縁膜と、絶縁膜上に形成された複数個の単位抵
抗体と、単位抵抗体の予め定める第１の複数個を接続し
て、第１の抵抗値を実現するための第１の接続手段と、
単位抵抗体の、第１の抵抗手段により接続されない予め
定められる第２の複数個を接続して、第２の抵抗値を実
現するための第２の接続手段とを含み、第１の接続手段
により接続された単位抵抗体の、主表面上における配置
の中心点と、第２の接続手段により接続された単位抵抗
体の、主表面上における配置の中心点とがほぼ一致して
いる。

請求項２の記載の発明に係る半導体集積回路上の抵抗回
路においては、請求項１に記載の回路に加えてさらに、
第１の複数の、第２の複数に対する比は、第１の抵抗値
の、第２の抵抗値に対する比よりも小さく選ばれている
。

請求項３に記載の半導体集積回路上の抵抗回路において
は、請求項１に記載の回路に加えてさらに、第１の接続
手段により接続される２つの単位抵抗体の間に、第２の
接続手段により接続される単位抵抗体が配置されている
。

請求項４に記載の発明に係る、半導体集積回路上の抵抗
回路においては、第１の接続手段により接続される単位
抵抗体と、第２の接続手段により接続される単位抵抗体
とは、それぞれ、それぞれの配置の中心点に関して点対
称となるように配置されている。

［作用］ 各単位抵抗体の抵抗値が、主表面上においである傾向で
変化していても、各接続手段により接続された単位抵抗
体全体の抵抗値の平均は、その配置の中心点における単
位抵抗体の抵抗値に近づく。

請求項１に記載の発明に係る半導体集積回路上の抵抗回
路においては、第１の抵抗値を実現するために接続され
る単位抵抗体の配置の中心位置と、第２の抵抗値を実現
するために接続される単位抵抗体の配置の中心位置とが
、はぼ一致して選ばれている。そのため、第１の抵抗値
を実現するための単位抵抗体、第２の抵抗値を実現する
ための単・　位抵抗体の抵抗値の平均もほぼ等しくなる
。

請求項２の記載の発明に係る半導体集積回路上の抵抗回
路においてはさらに、小さい方の第２の抵抗値を実現す
る゛ための単位抵抗体の数が、第１の抵抗値を実現する
ための単位抵抗体の数に近く選ばれる。そのため、第２
の抵抗値を実現するための単位抵抗体を、第１の抵抗値
を実現するための単位抵抗体と同じ程度の密度で主表面
上に分散させることができる。したがって、単位抵抗体
の抵抗値の変化が、面内において一様でなくても、それ
ぞれの抵抗値を実現するための単位抵抗体の抵抗値に及
ぼされる変化が、互いにほぼ等しくな、　　る。

請求項３に記載の発明に係る、半導体集積回路上の抵抗
回路においては、請求項１に記載の発明に係る作用に加
えてさらに、第１の接続手段により接続される単位抵抗
体と、第１の接続手段により接続される単位抵抗体とが
交互に配置される。

したがって、それぞれの抵抗値を実現するための単位抵
抗体の抵抗値の分布は、互いに近似したものとなる。

請求項４に記載の発明に係る半導体集積回路上の抵抗回
路においては、請求項１に記載の発明に係る作用に加え
てさらに、各抵抗値を実現するための単位抵抗体は、そ
れぞれに属する単位抵抗体の配置の中心に関して点対称
に配置されている。

単位抵抗体の抵抗値がどの方向に沿って傾斜していても
、抵抗体の抵抗値のばらつきは互いに点対称となる１対
の単位抵抗体によってほぼ相殺される。結果として、い
ずれの抵抗値を実現するための単位抵抗体の抵抗値の平
均値も、点対称の中心における値とほぼ等しくなる。

［実施例］ 第４Ａ図〜第４Ｃ図は、オームの法則を説明するための
図である。第４Ａ図に示される端子Ｔ１．１２間に接続
されたユニット抵抗の抵抗値をｒとする。第４Ｂ図に示
されるように、端子Ｔ１．１２間に同じユニット抵抗体
を２つ直列に接続したものを２つ並列に接続した回路も
、同じ抵抗ｒを有する。さらにまた、オームの法則によ
れば、第４Ｃ図に示されるように、抵抗値ｒを有するユ
ニット抵抗体を２つ並列接続したものを２つ直列接続し
ても、同じ抵抗値ｒを得ることができる。本発明は、抵
抗回路のこのような性質を利用したものである。

第１図は本発明の一実施例に係る、半導体集積回路上の
抵抗回路の概略レイアウト図である。第２図は、第１図
のｎ−ｎ方向の矢視断面図である。

第３図は、第１図に示される回路の模式的レイアウト図
である。

第１図〜第３図を参照して、この抵抗回路は、シリコン
基板１０上のシリコン酸化膜１２上に、概略６行×３列
のマトリックスを形成するように配置された、ポリシリ
コンからなるユニット抵抗体１４〜４４を含む。

このマトリックスの第１行は、左から順に形成されたユ
ニット抵抗体１４．１６．１８を含む。

マトリックスの第２行は、それぞれ第１列目および第３
列目に形成されたユニット抵抗体３８．４０を含む。第
３行は、図における右側からこの順に形成されたユニッ
ト抵抗体２０．２２．２４を含む。第４行は、左からこ
の順に形成されたユニット抵抗体２６．２８．３０を含
む。第５行は、第１列目および第３列目に形成されたユ
ニット抵抗体４２．４４を含む。第６行は、図おける右
側から順に形成されたユニット抵抗体３２．３４．３６
を含む。

ユニット抵抗体１４は、金属配線４６によって端子Ｃに
接続される。ユニット抵抗体１４〜３６は、それぞれこ
の順で金属配線４８〜６８により直列接続される。ユニ
ット抵抗体３６はさらに、金属配線７０によって端子り
に接続されている。

ユニット抵抗体３８．４２は、金属配線７２によって端
子Ａに接続されている。ユニット抵抗体４０は、金属配
線７４によってユニット抵抗体３８に接続される。ユニ
ット抵抗体４４は、金属配線７８によってユニット抵抗
体４２に接続される。

金属配線７４．７８は、金属配線８２によって相互に接
続される。ユニット抵抗体４０．４４は、金属配線７６
．８０．８４によって相互に接続される。金属配線８４
は、同じく金属配線８６により端子Ｂに接続されている
。

ユニット抵抗体１４〜３６は、抵抗値１２ｒを得るため
に接続される。また、ユニット抵抗体３８〜４４は、第
４Ｃ図に示される回路を構成し、これによって抵抗値ｒ
を実現する。

第１図〜第３図から容易にわかるように、ユニット抵抗
体１４〜３６は、−点Ｐに対して点対称となるように配
置されている。ユニット抵抗体３８〜４４も、点Ｐに対
し点対称に配置されている。

さらに、ユニット抵抗体のマトリックスの第１行と第３
行とは、第１の抵抗値を実現するための回路に属する。

また、その間に挿入されている第２行目は、第２の抵抗
値を実現するための回路に属する。第４行、第６行と、
第５行との関係も同様である。

本実施例の場合、以上の説明から明らかなように１２＝
１の抵抗比を得ることができる。しかし、各抵抗値を実
現するために用いられるユニット抵抗体の数は１２およ
び４である。その比は３：１であり、抵抗比１２・１よ
りも小さくなっている。

以上の実施例の抵抗回路によれば、第８図に示されるレ
イアウトに比べて、以下の理由で高い比精度が得られる
。

たとえば第１図および第３図において、図の上方から下
方にかけて、ユニット抵抗の抵抗値がだんだん低くなる
ように、ユニット抵抗を形成するポリシリコン層が形成
された場合を考える。距離１ごとに、ユニット抵抗体の
抵抗値がｒ。Ωずつ減るものとし、各ユニット抵抗は距
離１ずっ離れて配置されているとする。第１図、第３図
における一番上方のユニット抵抗１４．１６．１８がそ
れぞれ、抵抗値ｒΩに仕上ったとする。端子Ａ、８間の
抵抗ＲＡＢ１端子Ｃ，Ｄの抵抗ＲｃＤは以下のようにな
る。

ＲｏＤ＝ｒ＋ｒ＋ｒ ＋（ｒ　　２ｒｏ）十（ｒ　　２ｒｏ）＋　（ｒ　　２
ｒｏ）＋　（ｒ　　３ｒｏ）＋　（ｒ　　３ｒｏ）＋　
（ｒ　　３ｒｏ）＋　（ｒ　　　５ｒｏ）＋　　（ｒ　
　　５ｒｏ）＋（ｒ　　　５ｒｏ） ＝１２ｒ−３０ｒ。

これらより、比抵抗Ｒ６ｏ　／　ＲＡ　Ｂは以下の式に
より求められる。

Ｒｃｏ／ＲＡＢ＝ ｒｏ＝０．Ｏｌｒ　（１％）とすると、比抵抗Ｒ（Ｄ／
ＲＡＢは、１１．９８５０となる。したがって、第８図
に示される従来の抵抗回路に比べて、著しく比精度が上
昇することがわかる。

以上の説明では、抵抗値が、図の上から下に向かって低
下する場合が示された。しかし、前述のように各ユニッ
ト抵抗は点Ｐに対し点対称に配置されている。そのため
、抵抗値の傾斜がどの方向であっても、同様の効果を得
ることができる。互いに対称な２つのユニット抵抗の間
で、抵抗値の変化が概ね相殺されるためである。

第５図には、さらに進んだ、本発明の第２の実施例の半
導体集積回路上の抵抗回路のレイアウトが示されている
。この実施例は、第１の実施例と同様にオームの法則を
利用したものである。すなわち、第６図Ａ図に示される
端子Ｔ１．１２間の抵抗ｒが、第６Ｂ図に示されるよう
に接続された９個の抵抗ｒからなる回路によっても実現
されることを利用したものである。

第５図を参照して、この抵抗回路は、７行×３列のマト
リックス形成するように配列された、各々抵抗値ｒを有
するユニット抵抗１４〜３６．８８〜１０４を含む。

ユニット抵抗１４は金属配線４６によって端子Ｃに接続
されている。ユニット抵抗体１４〜３６、　は、金属配
線４８〜６８によって直列に接続されている。ユニット
抵抗３６は、金属配線７０によって端子りに接続されて
いる。

ユニット抵抗体８８〜９２は、金属配線１１６．１１８
によって直列に接続されている。ユニット抵抗９４〜９
８は、金属配線１２４．１２６によって直列に接続され
ている。ユニット抵抗１００．１０２．１０４は、金属
配線１３２．１３４によって直列に接続されている。金
属配線１１６．１２４．１３２は、金属配線１１０によ
って相互に接続されている。金属配線１１８．１２６．
１３４は、金属配線１１２によって相互に接続されてい
る。ユニット抵抗８８．９４．１００は、それぞれ金属
配線１１４．１２２．１３０によって金属配線１０６に
接続され、金属配線１０６は端子Ａに接続されている。

ユニット抵抗９２．９８．１０４は、それぞれ金属配線
１２０．１２８．１３６によって金属配線１０８に接続
され、金属配線１０８は端子Ｂに接続されている。

第５図に示される抵抗回路の場合、端子ＣＳＤ間の抵抗
は１２ｒとなる。端子Ａ、Ｂ間の抵抗は、第６Ｂ図に示
される端子Ｔ１．１２間の配線と同一になり、したがっ
て抵抗ｒΩとなる。

第５図に示されるようなユニット抵抗の配置は以下の特
徴を有する。この配置においては、ユニット抵抗体が配
置の中心点に対して点対称となるように配置されている
。かつ、端子ＣＳＤ間に接続されているユニット抵抗を
含む行と、端子Ａ１８間に接続されているユニット抵抗
の行とが、完全に交互に配置されている。したがって、
この配置においては、第１の実施例において挙げられた
ような利点がさらに効果を上げ、第１の実施例に示され
る抵抗回路よりもさらによい精度で１２：１に近い抵抗
比を得ることができる この発明に係る抵抗回路においては、小さい方の抵抗値
を実現するユニット抵抗の数は、大きい方の抵抗値を実
現するユニット抵抗数に近いことが好ましい。ユニット
抵抗を交互に配置したり、点対称に配置したりすること
がより容易になるためである。また、双方のユニット抵
抗をできるだけ近接して分散する三とができ、抵抗値の
変化そのものにばらつきがあった場合にも、双方に同様
の影響が及ぼされる結果、得られる抵抗比からは、抵抗
値の変化そのもののばらつきによる影響が取り除かれる
からである。しかし、第１の実施例において示されたよ
うに、双方に含まれるユニット抵抗の数の比を、実現す
る抵抗比よりも多少１に近づけるだけでもかなりの効果
が得られる。

以上、本発明が実施例に基づいて詳細に説明された。し
かし、本発明はこれらの実施例に限定されない。たとえ
ば、上述の実施例においては、簡単のために１対の抵抗
についてのみ説明された。

しかし、３つ以上の抵抗間の抵抗比を得る場合にも、同
様の方法で高い比精度を得ることができる。

Ｃ発明の効果コ 以上のように、請求項１に記載の半導体集積回路上の抵
抗回路においては、第１の抵抗値および第２の抵抗値を
実現するための単位抵抗体の抵抗値の平均値は、互いに
ほぼ等しくなる。抵抗値の変化による影響は、第１の抵
抗値に対しても、第２の抵抗値に対しても同様に及ぼさ
れる。その結果、第１の抵抗値と第２の抵抗値との抵抗
比を精度よく実現することができる。

請求項２の記載の半導体集積回路上の抵抗回路において
は、さらに、第２の抵抗値を実現するための単位抵抗体
の配置を、第１の抵抗値を実現するための単位抵抗体の
配置に近づけることができる。したがって、第１および
第２の抵抗値を実現するための各単位抵抗体の抵抗値の
ばらつきを、互いにより近づけることができる。

請求項３に記載の半導体集積回路上の抵抗回路において
は、請求項１に記載の発明による効果に加えてさらに、
第１の抵抗値、第２の抵抗値を実現するための各単位抵
抗体の抵抗値の相違が最小に抑えられる。第１の抵抗値
、第２の抵抗値を実現するための単位抵抗体の抵抗値の
ばらつき方の相違がより小さくなり、求める抵抗比をよ
り精度よく実現することができる。

請求項４に記載の半導体集積回路上の抵抗回路において
は、請求項１に記載の発明による効果に加えてさらに、
抵抗値の傾斜方向がいかなる方向であるかにかかわらず
、第１の抵抗値、第２の抵抗値を実現するための単位抵
抗体の抵抗値のばらつきを互いに同程度のものとするこ
とができる。

したがって、抵抗値の傾斜方向に関係なく、第１および
第２の抵抗値による抵抗比を高精度で実現することがで
きる。

すなわち、請求項１〜４に記載のいずれの半導体集積回
路上の抵抗回路においても、大きな抵抗比を精度よく得
ることができる、半導体集積回路上の抵抗回路を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明に係る抵抗回路の配置を示す、半導体集
積回路の平面図であり、 第２図は第１図の■−■方向の矢視断面図であり、 第３図は第１図に示される回路のレイアウトを模式的に
示す図であり、 第４Ａ図〜第４Ｃ図は、この発明が関連するオームの法
則を説明するための回路図であり、第５図はこの発明の
第２の実施例に係る抵抗回路のレイアウトを模式的に示
す図であり、第６Ａ図、第６Ｂ図は、この発明の第２の
実施例を説明するための回路図であり、 第７図は基準電圧から一定の電圧を得るための回路の回
路図であり、 第８図は、従来の抵抗回路におけるユニット抵抗体の配
置を模式的に示す図であり、 第９図はユニット抵抗の抵抗値の変化を示す図である。 図中、１０は基板、１２はシリコン酸化膜、１４〜４５
．８８〜１０４はユニット抵抗、４６〜８６．１０６〜
１３６は金属配線を示す。 なお、図中同一符号は同一、または相当箇所を示す。 第１図 第２図 第３図 第４Ａ図 Ｔ諌璧に−７２ 第４Ｂ図 第４Ｃ図 第５図 工１−−Ｔ２ 第６８図

Claims (1)

1. 【特許請求の範囲】 （１）予め定められる第１の抵抗値および、前記第１の
   抵抗値より小さな予め定められる第２の抵抗値とにより
   定まる抵抗比を実現するための、半導体集積回路上の抵
   抗回路であって、 主表面を有する半導体基板と、 前記主表面上に形成された絶縁膜と、 前記絶縁膜上に形成された複数個の単位抵抗体と、 前記単位抵抗体の、予め定められる第１の複数個を接続
   して、前記第１の抵抗値を実現するための第１の接続手
   段と、 前記単位抵抗体の、前記第１の接続手段により接続され
   ない、予め定められる第２の複数個を接続して、前記第
   ２の抵抗値を実現するための第２の接続手段とを含み、 前記第１の接続手段により接続された前記単位抵抗体の
   、前記主表面上における配置の中心点と、前記第２の接
   続手段により接続された前記単位抵抗体の、前記主表面
   上における配置の中心点とがほぼ一致している、半導体
   集積回路上の抵抗回路。（２）前記第１の複数の、前記
   第２の複数に対する比は、前記第１の抵抗値の、前記第
   ２の抵抗値に対する比より小さく選ばれている、請求項
   １に記載の半導体集積回路上の抵抗回路。 （３）前記第１の接続手段により接続される２つの前記
   単位抵抗体の間に、前記第２の接続手段により接続され
   る前記単位抵抗体が配置されている、請求項１に記載の
   半導体集積回路上の抵抗回路。 （４）前記第１の接続手段により接続される前記単位抵
   抗体と、前記第２の接続手段により接続される前記単位
   抵抗体とは、それぞれの、前記配置の中心点に対して点
   対称に配置されている、半導体集積回路上の抵抗回路。