KR950012977B1 - D/a 변환기 - Google Patents

Abstract

내용 없음.

Description

D/A 변환기

제 1 도는 두 적분기를 구비하는 변환기의 제 1 실시예.

제 2 도는 다른 캐패시터 회로망을 구비하는 제 1 실시예의 부분도.

제 3 도는 제 1 도의 변환기에서의 제어 유닛의 실시예.

제 4 도는 두 적분기를 구비하는 변환기의 제 2 실시예.

제 5 도는 제 4 도의 변환기에서의 제어 유닛의 실시예.

제 6 도는 3개의 적분기를 구비하는 변환기의 실시예.

* 도면의 주요부분에 대한 부호의 설명

1 : 제 1 절환 캐패시터 적분기 2 : 제 2 절환 캐패시터 적분기

5,6 : 증폭기 스테이지 9,10 : 캐패시터

11,12 : 캐패시터 회로망 14,15 : 제어 신호 입력

26 : 스위치

본 발명은 워드길이 m을 가진 디지탈 신호를 아나로그 신호로 변환시키기 위한 D/A 변환기에 관한 것이다.

상기 회로는, 제 1 적분 회로의 출력이 제 2 적분 회로의 입력에 결합되며, 적분 회로 각각은 (제 1 및 제 2 ) 제 1 및 제 2 증폭기 스테이지를 구비하며, 제 1 및 제 2 증폭기 스테이지의 인버팅 입력과 출력사이에 결합된 제 1 및 제 2 캐패시터 및 인버팅 및 비인버팅 입력을 가지며, 제 1 및 제 2 적분 회로는 제어 신호 입력에 인가되는 제어 신호의 영향하에서 적분 단계를 적절하게 이행하기에 적합하게되어 있으며, 입력 및 출력과 제어 신호 입력을 각각 가지는 제 1 및 제 2 입력회로의 시리즈 장치를 구비하며, 제 1 출력단에서의 제 1 제어신호와, 제 2 출력단에서의 제 2 제어 신호와, 제 1 출력단에서의 제 3 제어 신호와, 제 2 출력단에서의 제 4 제어 신호를 차례로 적절하게 공급하며, 제 1 및 제 2 적분 회로의 제어 신호 입력에 결합된 제 1 및 제 2 출력을 가지는 제어 유닛을 구비한다.

상기 타입의 변환기는 공개된 일본국 특허원(kokai) 제 59-8427호에 공지되어 있으며 n비트 디지탈 신호를 변환시키기 위한 것이다. 공지된 변환기에서의 적분 회로는 아나로그 적분기 형태이다.

공지된 변환기는 16비트 디지탈 신호를 아나로그 신호로 변환시키기 위한 것이며, 다음과 같이 동작하고, 제 1 제어 신호의 영향하에서, 제 1 적분 회로는 적분스텝의 M1배로 되어, 제 1 값이 28Vref에 비례하여 추출되며, 여기서 Vref는 기준값이다. 다음에, 제 2 적분 회로는 제 2 제어 신호에 의해 M2배로 되어 아나로그 신호로 되며 MSB. 28Vref에 비례하며, 제 2 회로의 출력에서 발생되며, 여기서, MSB는 16비트 디지탈신호의 8개의 최상위 비트의 2진수값과 동일하게 된다. 계속해서, 제 1 적분 회로의 출력은 제어 유닛의 리세트 신호의 영향하에서 초기 레벨(이경우 0에 리셋트)로 된다. 또, 제 1 회로는 제 3 제어 신호의 영향하에서 M3 적분 단계를 이행하여 Vref에 비례하는 값이 추출된다. 따라서, 제 2 회로는 제 4 제어 신호에 대해 M4배로 활성화된다. 발생되는 아나로그 출력신호는 (MSB. 28+LSB) Vref에 비례하게 발생되며, 여기서, LSB는 16비트 디지탈 신호의 8개의 최하위 비트의 2진수 값과 동일하게 된다. 공지된 변환기는 아나로그 출력신호에서 분산 오프셋 성분을 가지도록 나타낸다.

본 발명의 목적은 아나로그 출력신호에 어떤 교란 오프셋 성분을 가지지 않는 (실질적으로) D/A 변환기를 제공하는 것이다. 따라서, 본 발명의 D/A 변환기는 적분기가 절환 캐패시터 적분기이며 최소한 두개의 캐패시터를 구비하는 캐패시터 회로망은 제 1 적분기의 입력과 제 1 증폭기 스테이지의 인버팅 입력사이에 결합되며, 최소한 두 캐패시터를 구비하는 제 2 캐패시터 회로망은 제 2 적분기의 입력과 제 2 증폭기 스테이지의 인버팅 입력사이에 결합되며, 제 1 캐패시터 회로망은 주어진 타임 인터벌 동안에, 제 1 및 제 3 제어 신호의 영향하에서 제 1 증폭기 스테이지의 인버팅 입력에 M1, Cref1 및 M3, Cref1의 전 캐패시턴스에 적절하게 결합되며, 제 2 캐패시터 회로망은 주어진 타임 인터벌동안에, 제 2 및 제 4 제어 신호의 영향하에서 제 2 증폭기 스테이지의 인버팅 입력에 M2, Cref2 및 M4, Cref2의 전 캐패시턴스에 각각 적절하게 결합되며, Cref1 및 Cref2는 캐패시턴스에 고착되어, 워드길이 n을 가진 임의 디지탈 신호를 변환시키기 위해, M2+M4가 상수(K)로 되게 홀드하는 것을 특징으로 한다. n비트 디지탈 신호를 변환시키기 위해 상수(K)는 2^p가 되게 신택되며, 여기서, P≤n이 된다.

따라서, 본 발명은 워드길이 n을 가진 이진(디지탈) 신호를 변환시키기 위한 D/A 변환기에의 사용에 국한된 것은 아니다. 본 발명은 이진 시스템과 다른 수시스템과 관련될 수 있는 워드길이 n을 가진 디지탈신호를 변환시키기 위한 D/A 변환기에 사용될 수 있다. 예로서, 3 또는 4 서수 시스템이 사용될 수 있다.

본 발명은 다음의 사실을 인식하는데 기저를 두고 있다. 공지된 변환기는 신호에 의존하는 출력단에서 오프셋을 발생시키기 위해 나타난다. 이것은 n비트 디지탈 신호의 다른값에 대한 오프셋이 다른 크기를 가지는 것을 의미한다. 오프셋이 제 1 적분 회로의 출력에서의 오프셋 Vo로부터 발생되는 한 변환기의 출력에서의 오프셋은 (MSB+LSB).Vo로 된다. 이것은 MSB=0 및 LSB=255(10진법)가 되게하는 16비트 디지탈신호에 대해, 오프셋은 255Vo가 된다. 그러나, 1만큼 큰 16비트 디지탈 신호에 대해, 즉 MSB=1 및 LSB=01되어, 오프셋이 Vo가 된다.

본 발명에 따른 측정은 신호-무관 오프셋이 변환기의 출력에서 발생되게 두 적분 회로가 제어되는 것을 인식하는데 기저를 두고 있다. 이것은 오프셋 전압이 변환기의 출력에서 발생되므로, 오프셋 전압의 크기는 디지탈 신호의 값과는 무관하게 된다. 상기 고정된 오프셋 전압에 대해, 상기 전압의 크기는 간단한 방법으로 정해지며, 만약 요구된다면, 보상이 다음 단계에서 쉽게 실현된다. 본 발명의 제 2 적분 회로가 제 2 및 제 4 제어 신호를 초기에 수신하므로, 먼저 M2, Cref2의 전 캐패시턴스 및 M4, Cref2의 전 캐패시턴스는제 2 증폭기 스테이지의 인버팅 입력에 결합되며, 여기서, M2+M4는 상수 K와 동일하며, (M2+M4)에 비례하는 오프셋 전압, 즉 K.Vo는 변환기의 출력에서 발생한다. 따라서, 오프셋 전압은 변환신호에 관계없이 주어진 상수값을 가진다.

D/A 변환기는 M3=1이며, M4는 n비트 디지탈 신호의 p 최하위 비트에 의해 형성되는 2진수에 대응하는 값이며, M1은 n비트 디지탈 신호의 n-p 최상위 비트에 의해 형성되는 이진수값에 대응하는 값이다. 공지된 변환기에서의 제어에 대비하여, 제 1 적분 회로는 고정된 값(즉, 상술된 제 1 및 제 2 값)을 발생하며, 여기서, 단지 제 2 적분 회로가 n비트 디지탈 신호의 값으로부터 추출되는 제어 신호에 의해 제어된다. 모든 4개의 적분 스텝에서 변환되는 디지탈 신호의 값에 따른 신호는 본 발명의 변환기에서의 제 1 및 제 2 적분 회로에서 추출된다. 따라서, M1이 제 2 적분 단계에 대해 상술한 값 MSB, M2=K-M4으로, 제 3 적분단계에 대해 M3=1(이것은 제 1 적분기에서의 두 적분 단계후에, 출력신호가 (M1+1), Vref, 즉(MSB+1), Vref와 동이한 출력단에서 존재하며, 상기 신호는 따라서 n비트 디지탈 신호의 값에 따른다)이 되며, M4는 제 4 적분 단계에 대해 상술한 값 LSB가 된다.

D/A 변환기에서는, 제 3 절환 캐패시터 적분기는 제 3 증폭기 스테이지를 구비하며, 상기 증폭기 스테이지의 인버팅 입력과 출력사이에 결합된 제 3 캐패시터는 제 3 적분기의 입력과 증폭기 스테이지의 인버팅 입력사이에 결합된 최소한 두 캐패시터를 구비하며, 제 2 절환 캐패시터 적분기와 직렬로 배치되며, 상기 제 3 적분기는 상기 적분기의 제어 신호 입력에서 제어 신호의 영향하에서 적분 단계를 이행하기에 적합하게 되며, 제어 유닛은, 제 1 적분기의 출력에서의 신호를 초기 레벨로 가져가서, 제 1 출력에 인가되는 제 5 제어신호를 발생시키며, 또, 상기 제어 유닛은, 제 3 적분기의 제어 신호 입력에 결합된 제 3 출력에 인가되는 제 6 제어 신호 및 제 8 제어 신호를 차례로 발생시키기에 적합하며, 제 6 제어 신호후 및 제 8 제어 신호 앞에 제 2 출력에 인가되는 제어 신호를 발생시키기에 적합하며, 제 1 캐패시터 회로망은 주어진 타임 인터벌 동안에 M5.Cref1의 전 캐패시턴스를 제 5 제어 신호의 영향하에서 제 1 증폭기 스테이지의 인버팅 입력에 결합시키기에 적합하며, 제 3 캐패시터 회로망은 주어진 타임 인터벌 동안에, M6, Cref3 및 M8, Cref3의 전 캐패시턴스를 제 6 및 제 8 제어 신호의 영향하에서 제 3 증폭기 스테이지 인버팅 입력에 결합시키기에 적합하며, 제 2 캐패시터 회로망은 주어진 타임 인터벌 동안에, M7, Cref2의 전 캐패시턴스를 제 7 제어 신호의 영향하에서 제 2 증폭기 스테이지의 인버팅 입력에 결합시키기에 적합하며, Cref3는 고정된 캐패시턴스가 되는 것을 특징으로 한다. 만약, M6+M8가 상수(K)로 홀드되는 임의 n-비트 디지탈 신호를 변환시키기 위해, 예로서, p+q≤n이 되어 2^q로 될때, 오프셋이 변환기의 출력에서 발생되며, 상기 오프셋은 거의 일정하며, 디지탈 신호의 값에 무관하게 된다.

본 발명의 변환기는 최소한 제 4 적분기를 제 3 적분기와 직렬로 배치시킴으로 더욱 확장시킬 수 있다.

n비트 디지탈 신호를 변환시키기 위해, D/A 변환기는 M3=M5=M7=1이 되는 것을 특징으로 하여, 여기서 M8는 n비트 디지탈 신호의 q 최하위 비트로 구성된 2진수에 대응하는 값이며, M1은 n-p-q 최상위비트로 구성된 2진수에 대응하는 값이며, M4는 n비트 디지탈 신호의 잔존 p비트로 구성된 2진수에 대응하는 값인 것을 특징으로 한다. 변환된 n비트 디지탈 신호는 3부분으로 갈라지는데, 즉, (10진수) M1 또는 MSB를 구성하는 n-p-q 최상위 비트, (10진수) M8 또는 LSB를 구성하는 q 최하위 비트 및 (10진수) M4 또는 ISB를 구성하는 잔존 p비트로 갈라진다. 제 1 및 제 2 적분기에서의 제 1 ,4 적분 단계는 상술된 실시예에서와 동일하며, 차이는 M1이 n-p-q 최상위 비트에 대응하며, M2=K-ISB 및 M4=ISB가 되는 점이다. 제 3 적분기에 의해 이행되는 제 6 적분 단계는 제 4 적분 단계후의 어떤 순간에 이행될 수 있으며, 상기 제 4 적분 단계는 제 2 적분기에 의해 이행된다. 제 6 및 제 8 적분 단계는 제 3 적분기에 의해 이행되며, K.Cref3의 전 캐패시턴스는 제 3 증폭기 스테이지의 인버팅 입력에 결합되며, 상기 캐패시턴스는 임의의 디지탈 신호에 대해 일정하다.

변환기 p의 2-스테이지 설계에서, 이 짝수이면 n/2가 된다. 3-스테이지 설계에서, n이 3으로 나누어지면 p=q=n/3으로 된다. 이 경우, 캐패시터 회로망에서의 전 캐패시턴스는 최하위로되며, 캐패시터에 대한 IC에서의 요구되는 표면영역은 가장 작게된다.

초기 출력레벨로 리세트하기 위해, 또다른 스위칭 소자 및 캐패시터의 병렬장치가 제 1 적분 회로의 인버팅 입력과 출력사이에서 결합되며, 다른 스위칭 소자는 리세트 신호를 수신하기 위한 제어 신호 입력을 가진다.

캐패시터 회로망은 다른 방법으로 구성될 수 있다. 한 가능성은 거의 동일한 캐패시턴스를 가지는 캐패시터 회로망을 제공하는 것이다. 또다른 가능성은 캐패시터 회로망에 연속 캐패시터를 제공하여 각 순간에 2보다 큰 캐패시턴스를 가지게 한다. 제 1 가능성이 더욱 양호한데, 왜냐하면, 캐패시터에서의 확장은 이경우 낮게될 수 있기 때문이다.

변환기의 출력신호상의 확장 영향은 서로 상보성인 제 2 캐패시터 회로망에 부분적으로 전 캐패시턴스 M2.Cref2 및 M4.Cref2를 구성함으로 더 억제된다. 제 3 캐패시터 회로망에서도 캐패시턴스 M6.Cref3 및 M8.Cref8의 실현이 동일하게 적용된다. 이하, 첨부된 도면으로 본 발명은 더욱 상세하게 설명하기로 한다.

제 1 도는 제 1 및 제 2 절환 캐패시터 적분기(1) 및 (2)의 직렬장치를 구비하는 D/A 변환기를 도시한 것이다. 상기 목적으로, 제 1 적분기의 출력(3)은 제 2 적분기(2)의 입력(4)에 결합된다. 적분기는 인버팅(-) 및 비-인버팅(+) 입력을 가지는 증폭기 스테이지(5) 및 (6)과 출력(7) 및 (8)과 인버팅 입력과 출력사이에 각각 결합된 캐패시터(9) 및 (10)과, 최소한 두 캐패시터를 구비하며, 입력(13)과 (4)사이에 결합된 최소한 두 캐패시터를 구비하는 캐패시터 회로망(11) 및 (12)과, 증폭기 스테이지의 인버팅 입력을 구비한다. 증폭기 스테이지(5) 및 (6)의 비 인버팅 입력(+)는 일정전위(대지)에 결합된다. 제 1 및 제 2 적분기(1) 및 (2)의 제어 신호 입력(14) 및 (15)은 제어 유닛(18)으로부터 리드(16.1) 내지 (16.m) 및 (17.1) 내지 (17.K)를 통해 인가되는 제어 신호를 수신하기 위한 것이다. 제 1 적분기(1)에 대한 제어 신호는 캐패시터 회로망(11)의 입력(14.1) 내지 (14.m)을 거쳐 스위치(25.1) 내지 (25.m)에 인가되어 상기 스위치를 제어한다. 제 2 적분기(2)에 대한 제어 신호는 캐패시터 회로망(12)의 입력(15.1) 내지 (15.K)를 거쳐 스위치(26.1) 내지 (26.K)에 인가되어 상기 스위치를 제어한다. 캐패시터 회로망(11)은 캐패시턴스 Cref1을 모두 가지는 m캐패시터(27.1) 내지 (27.m)을 구비한다. 스위치(25.1) 내지 (25.m)의 한 위치에 있어서, 캐패시터(27.1) 내지 (27.m)은 입력단자(13)와 대지사이에 결합되며, 상기 스위치의 다른 위치에 있어서, 캐패시터가 증폭기 스테이지(5)의 인버팅 입력과 대지사이에 결합된다.

상기 캐패시터는 캐패시터 회로망(12)에서의 스위치(26.1) 내지 (26.k)에 인가된다. 모든 캐패시터(26.1) 내지 (26.K)는 캐패시턴스 Cref2를 가진다. 캐패시터 회로망(11) 및 (12)는 기생 캐패시턴스에 민감하지 않으며, 여기에 대해서는 필립 기술잡지 41, No 4, 페이지 109 내지 129호 제 14 도를 참조하면 된다. 스위치 및 캐패시터의 실질적인 다른 형태는 상기 잡지의 제 13 도를 참조로하여 기술된 회로를 사용하여 적절하게 취한다. 상기 잡지의 제 13a 도에 참조로 기술된 회로의 사용은 캐패시터 회로망(11)에 대해 제 2 도에 도시되어 있다. 제 1 도의 실시예의 동작을 설명하기 위해, 덜 이상적인 회로망이 제공되며, 상기 회로망은 상술한 잡지 제 11b 도를 참조하면 된다.

제 1 및 제 2 리세트 신호 R1 및 R2를 제어 유닛(18)으로부터 리드(19) 및 (20)를 거쳐 캐패시터(9) 및 (10)에 병렬로 배치되며 스위치로 형성되는 스위칭 소자(21) 및 (22)에 인가된다. 제어 유닛(18)은 입력(23.0) 내지 (23.n-1)를 거쳐 제어 유닛(18)에 인가되는 n비트 디지탈 신호로부터의 제어 신호를 추출한다. 제어 유닛은 클럭 발생기(24)로부터 클럭 펄스를 수신한다.

제 1 도의 변환기는 다음과 같이 동작된다. 도시된 스위치(25.1) 내지 (25.m)의 위치에 있어서, 캐패시터(27.1) 내지 (27.m)는 전압 Vref로 충전된다. 상기 스위치의 위치는, 논리 로우신호가 모든 리드(16.1) 내지 (16.m)을 거쳐 상기 스위치에 인가되므로 실현될 수 있다. 리세트 신호 R1은 리드(19)를 거쳐 스위치(21)에 인가된다. 따라서 캐패시터(9)가 방전된다. 리세트 신호 R2의 영향하에서, 캐패시터(10)가 역시 방전된다. 리세트 신호 R2는 다른 순간에서 발생될 수 있으며, 상기 순간은, 적분기(2)가 첫번째 적분 단계를 이행하는 순간앞이다. 제 1 제어 신호는 리드(16.1) 내지 (16.m)을 거쳐 적분기(1)에 인가된다. 이것은 리드 a의 M1에서 짧은 주기동안에 신호를 "하이"로 되게 한다. 따라서 m스위치의 M1이 짧은 주기동안에 도시된 것과는 다른 위치로 절환되게 한다. m캐패시터(25)의 M1은 방전되며, 이때, 캐패시터(9)는 충전된다. M1.Vref.Cref 1/C2=M1.α.Vref가 되는 전압은 출력(7)에서 발생되며, 여기서 C2는 캐패시터(9)의 캐패시턴스이다.

스위치(26.1) 내지 (26.K)의 도시된 위치에 있어서, 캐패시터(28.1) 내지 (28.K)는 상술한 전압으로 충전된다. 스위치(26)의 위치는 논리 로우신호에 의해 정해지며, 상기 신호는 리드(17.1) 내지 (17.K)를 거쳐 스위치에 인가된다. 따라서, 제 2 제어 신호가 리드(17.1) 내지 (17.K)를 거쳐 적분기(2)에 인가된다. 이것은 K리드(17)의 M2(=K-M4)에서, "하이"신호가 짧은 주기동안에 K 스위치(26)의 M2에 인가되며, 여기서 상기 주기는 도시된 위치와는 다른 위치이다. M2 캐패시터(28)는 따라서 방전되며, 캐패시터(10)는 충전된다. M1.(K-M4).α,β, Vref의 전압은 출력(8)에서 발생되며, β는 Cref2/C4와 동일하며, C4는 캐패시터(10)의 캐패시턴스이다. 따라서 제 3 제어 신호가 리드(16)를 거쳐 적분기(1)에 인가된다. 이것은 신호가 m리드(16)의 M3(=1)에서의 짧은 주기동안에 "하이"로 되는 것을 의미한다(M1+1).α.Vref와 동일한 전압은 출력(7)에서 발생된다. 최종적으로, 제 4 제어 신호는 리드(17)를 거쳐 적분기(2)에 인가된다. 이것은 신호가 K리드(17)의 M4에서의 짧은 주기에서 신호가 "하이"로 되는 것을 의미한다. 적절하게, 제 2 적분 단계동안에 "로우"로 잔존하는 K리드의 상기 M4가 된다. 상기 캐패시터 회로망(12)에서의 잔존 M4캐패시터는 증폭기 스테이지(6)의 인버팅 입력에 결합된다. 상기 측정의 장점은 캐패시터(26)의 캐패시턴스에서의 확산이 출력신호(7)에 최소 영향을 주는 것이다.

M4.(M1+1).α.β.Vref+M1.(K-M4).α.β.Vref

전압은 제 2 적분기(2)의 출력(8)에서 발생된다. 이것은, (M1.K+M4).α.β.Vref 또는 =2^p에 대해(M1.2^p+M4).α.β.Vref, 여기서, p≤n, K=2^p에 대해, 제 1 도에서의 m은 2^n-p가 된다. n비트 디지탈 신호 b_n-1…b₀, 를 변환시키기 위해서는 제 1 도를 참조하면, 상기 값이 제어 유닛(18)의 입력(23)에 인가되며, (10진수) LSB가 M4에 대해 취해지며, 이진수 b_p-1…b_1b0에 대응하며, 즉, 이진수가 디지탈 신호의 n-p최상위 비트로 구성된다.

제 2 및 제 4 적분 단계에서, 변환기에 의해 변환되는 어떤 임의의 n비트 디지탈 신 호에 대해 (M2-M4)Cref2의 결합된 고정 캐패시턴스는 증폭기 스테이지(6)의 인버팅 입력에 결합된다. 이것은 출력(7)에서의 오프셋 Vo에 의해 출력(8)에서의 오프셋이 모든 경우에 동일한 고정값을 가지는 것을 의미한다. 이것은 다음의 연산에 의해 도시될 수 있다.

제 1 적분 단계후에, 출력(7)은 전압 M1.α.Vref+Vo를 나타낸다. 제 2 적분 단계후에는 출력(8)은 전압(M1.α.Vref+Vo).(K-M4).β를 나타낸다. 제 3 적분 단계후에는, 출력(7)은 전압(M1+1).α.Vref+Vo를 나타낸다. 제 4 적분 단계후에는 (M1.K+M4).α.β.Vref+K.β.Vo의 전압이 출력(8)에서 나타난다. 여기서 K는 임의의 n비트 디지탈 신호에 대해 일정하므로, 출력(8)에서의 오프셋 전압은 전환되는 임의 디지탈 신호에 대해 일정하다.

K가 우수에 대해, p=n/2로 적절하게 취해진다. 이것은 캐패시터 회로망(11) 및 (12)에서의 전체 캐패시터수가 가장 작게되며, 즉 2.2^p로 되며, 따라서 요구되는 IC 표면은 가장 작게된다. 캐패시터(27) 및 캐패시터(28)에 대해 한 요구사항은, 가능한 동일한 캐패시턴스를 가지는 것이다. 따라서, 제 1 도에 도시된 타입의 변환기 수단에 의한 변환은 상당히 정확하게 되어 신속하게 디지탈을 아나로그로 변환시킨다. 실제로, 클럭 펄스 발생기(24)의 단지 5개의 클럭 펄스가 한 변환에 요구되며, 즉, 리세트 신호를 발생시키기 위해서는 제 1 클럭 펄스가, 제 4 제어 신호를 발생시키기 위해서는 4개의 클럭 펄스가 요구된다.

제 1 도의 변환기는 제 2 도의 회로망(11')과 유사한 캐패시터 회로망을 구비하며, 상술한 바와 동일하게 동작된다. 리드(16.1)상의 논리 로우신호의 경우에, 스위치(25.1a) 및 (25.1b)는 도시된 위치에 있게된다. 따라서, 캐패시터(27.1)는 전압 Vref로 충전된다. 리드(16.1)상의 신호가 "하이"로 되면, 두 스위치(25.1a) 및 (25.1b)는 도시된 것과는 다른 위치로 절환된다. 캐패시터(27.1)는 증폭기 스테이지((5)의 인버팅입력을 거쳐 방전되어 적분 회로(9)가 충전된다. 스위치(25.2a) 및 (25.2b) 내지 (25.ma) 및 (25.mb)는 동일하게 작용한다.

제 3 도는 제 1 도의 변환기에서의 제어 유닛(18)의 가능한 실시예를 도시한 것이다. 제어 유닛은 5-카운터(60)를 구비한다. 카운터(60)의 입력(61)에 인가되는 클럭 발생기(24)의 클럭 펄스(c1)의 영향하에서, 5개의 출력(62.1) 내지 (62.5)의 출력(62.i)는 각 순간에 "하이"로 되며, 출력(62.1)으로 시작된다. 상기 출력은 러세트 펄스 R1제어 신호 및 R2를 제공한다. 다음의 클럭 펄스에서, 출력(62.2)은 "하이"로 된다. 상기 출력은 앤드-게이트(63.1) 내지 (636.m)의 입력에 결합된다. 상기 앤드-게이트의 다른 입력(63)이 회로(65)의 m출력단(64.1) 내지 (64.m)의 관련 출력에 결합된다. 상기 회로는 n-p 입력(66)을 가지며, 여기에 디지탈 신호 MSB가 인가된다. 즉, n비트 디지탈 수의 n-p 최상위 비트로 구성된 디지탈 수 b_n-1…b_p가 변환된다. 회로(65)는 출력(64)의 "하이"와 동수를 제공하며, 즉, 전체 M1 출력이 되며, 이것은 상술한 n-p 비트 디지탈 수에 대응하는 십진수와 일치한다. 이것은 M=2^n-p를 의미한다. 따라서, 출력(62.2)는 "하이"로 되며, 앤드-게이트(63)가 인에이블 되며, 회로(65)의 출력(64)이 통과한다. 출력(64.1)에서의 신호는 앤드 게이트(63.1) 및 오어 게이트(67)를 거쳐 리드(16.1)에 제공된다. 유사하게, i가 2에서 2^n-p까지 확장되어 있는 출력 64.i에서의 신호는 앤드 게이트(63.i)를 거쳐 리드(16.i)에 인가된다. 이것은 제 1 도의 변환기에서의 제 1 적분 단계를 실현시킨다. 발생기(24)의 다음 클럭 펄스에서, 출력(62.2)은 다시 로우로되며, 앤드 게이트(63)가 방해되며 출력(62.3)은 "하이"로 된다.

상기 출력은 앤드 게이트의 입력(68.1) 내지 (68.K)에 결합되어, 상기 게이트를 인에이블 되게한다. 회로(70)의 출력(69.1) 내지 (19.K)는 인버터(71.1) 내지 (71.K)를 통해, 앤드 게이트(68.1) 내지 (68.K)의 다른 입력에 결합되어 있다. 회로(70)는 p입력(72.1) 내지 (72.p)를 가지며, 여기서 변환되는 n비트 디지탈 신호의 p 최하위 비트에 대응하는 디지탈 수 b_p-1…b₀가 인가된다. 상기 회로는 회로(65)와 동일하게 작용한다. 이것은 K(=2') 출력(69)의 M4가 "하이"로 되는 것을 의미한다. i가 1에서 K까지 화장되어 있는 출력(69.i)에서의 신호는 인버터(71.i), 앤드 게이트(68.i) 및 오어 게이트(73.i)를 거쳐 리드(17.i)에 인가된다. 인버터(71)에서의 신호 인버션 때문에, K리드(17)의 K-M4는 "하이"신호가 된다. 이것은 제 1 도의 콘버터에서의 제 2 적분 단계를 따른다. 다음의 클럭 펄스에서 출력(62.3)은 다시 "로우"로 되며, 앤드-게이트(68)는 방해를 받으며, 출력(62.4)은 "하이"로 된다. 상기 출력은 오어 게이트(67)의 제 2 입력에 결합되어, 리드(16.1)상에 "하이" 신호가 되게 한다. 변환기에서의 제 3 적분 단계에서, 연속 클럭 펄스에서, 출력(62.4)은 다시 "로우"로 되며 출력(62.5)은 ''하이"로 된다. 출력(62.5)은 K 앤드-게이트(74.1) 내지 (74.K)의 입력에 결합되어 있다.

상기 앤드 게이트(74.i)의 다른 입력은 회로(70)의 대응 출력(69.i)에 결합되어 있다(여기서 i는 1에서 K까지 확장), 앤드 게이트(74.i)의 출력은 관련 오어-게이트(73.i)의 제 2 입력에 결합되어 있다. 출력(62.5)에서의 "하이"신호는 앤드 게이트를 인에이블시켜 출력(69)에서의 "하이"신호가 앤드 게이트(74)를 인에이블되게 하여, 출력(69)에 존재하는 신호가 리드(17)에 인가될 수 있다. 이것은 "하이"신호가 K리드(17)의 M4상에 나타나는 것을 의미한다. 따라서, 회로망(12)에서의 캐패시터의 상보성 부분은 증폭기 스테이지(6)의 인버팅 입력에 결합되어 있다. 이것은 제 1 도의 변환기에서의 제 4 적분 단계가 되게하여, 그후, n-비트 디지탈 신호의 변환이 완성되게 한다. 발생기(24)의 다음의 클럭 펄스에서, 새로운 n비트 디지탈 신호가 회로(65) 및 (70)의 입력(66) 및 (72)에 인가되며, 출력(62.5)은 다시 "로우"로 되며, 출력(62.1)은 "하이"로 되고, 연속 n비트 디지탈 신호의 변환이 시작된다.

제 4 도는 비록 제 1 도의 변환기와 유사하나 두-스테이지 D/A 변환기의 제 2 실시예를 도시한 것이다. 단지 캐패시터 회로망 및 제어 유닛만이 다르게 형성되어 있다. 이것은 참조번호(11"),(12") 및 (18')로 나타낸다. 캐패시터 회로망(11")은 r캐패시터 (37.1) 내지 (37.r)을 구비한다. 후술하는 바에 명확하듯이, r=n-p가 된다. 캐패시터 회로망(12")는 캐패시터(38.1) 내지 (38.p)를 구비한다. 캐패시터(37.1) 내지(37.r)중의 한 캐패시턴스는 앞의 서수를 가진 캐패시터보다 그만큼 크다. 따라서, 이것은 캐패시터(37.1) 내지 (37.r)은 c1,2c,…2^n-p,c1과 동일한 캐패시턴스를 가진다. 유사하게, 캐패시터(38.1) 내지 (38.p)는 c3,2c3,…2p,c3와 동일하게 되는 캐패시턴스를 가진다. 적절하게, 캐패시터(37.2) 내지 (37.r) 및 (38.2) 내지 (38.p)는 하나 이상의 유닛 캐패시터 c1 및 c3의 병렬회로에 의해 형성된다. 이것은 캐패시턴스 사이에 최적비를 가지는 것을 목적으로 한다. 제어 유닛(18')은 다르게 동작하는데, 이것은 캐패시터 회로망의 제어가 달라야 하기 때문이다. 변환기는 다음과 같이 동작해야 한다.

리드(16.1) 내지 (16.r)는 논리 로우 신호를 나타내어, 모든 스위치(25.1) 내지 (25.r)가 도시된 위치에 있게한다. 캐패시터(37.1) 내지 (37.r)는 전압 Vref로 충전된다.

제어 유닛(18')는 리드(19) 및 (20)를 거쳐 리세트 신호 R1 및 R2를 먼저 스위치(21) 및 (22)에 인가시켜, 캐패시터(9) 및 (10)가 방전된다. 따라서, 다수의 리드(16.1) 내지 (16.r)상의 신호는 "하이"로 되며, 다수의 스위치(25.1) 내지 (25.r)는 짧은 주기동안에 절환되어, M1.C1의 전 캐패시턴스는 증폭기 스테이지(5)의 인버팅 입력에 결합된다. 실제로, 이것은 다수의 리드(16.1)상의 신호가 n비트 디지탈 신호의 비트 b^p에 대응하며, 리드(16.2)상의 신호가 비트 b_p+1,…등에 대응하여, 리드(16.r)상의 신호가 n비트 디지탈 신호의 비트 b_n-1에 대응되게 한다. 따라서, 다수의 리드(17.1) 내지 (17.p)상의 신호는 "하이"로 되며, 다수의 스위치(26.1) 내지 (26.p)는 짧은 주기동안에 절환된다. 따라서, 상기 신호는 다수의 리드(17.1) 내지 (17.p)상에서 "하이"로 되며, M4,M3의 전 캐패시턴스는 증폭기 스테이지(6)의 인버팅 입력에 결합되어 있다. 실제로, 상술한 디지탈 수의 비트 bi가 논리 "1"이면, 관련 리드(17.i), 비트 b₁로서 동일 인덱스를 가진 리드상의 신호는 "하이"(i는 다시 0 내지 p-1로 연장)로 된다.

제 5 도는 제 4 도의 변환기에서의 제어 유닛(18')의 실시예를 도시한 것이다. 제 5 도의 제어 유닛의 회로 다이어그램은 제 3 도의 제어 유닛과 매우 유사하다. 제 3 도의 제어 유닛과의 유일한 차이는 제어 유닛의 회로(65) 및 (70)이 제 5 도의 제어 유닛에 존재하지 않으며, 단지 r(=n-p) 앤드 게이트(63), p 앤드 게이트(68), p 앤드 게이트(74), p 오어 게이트(73) 및 p인버터(71)만 존재한다. 이것은, 입력(23.0) 내지 (23.p-1)가 인버터(71.1) 내지 (71.p), 및 앤드 게이트(68.1) 내지 (68.p)에 결합되며, 입력(23.p) 내지(23.n-1)이 앤드 게이트(63.1) 내지 (63.r)에 직접 결합되어 있다. 반면에, 상기 제어 유닛의 동작은 제 3 도의 제어 유닛의 동작과 동일하므로 더이상 설명하지 않는다.

제 6 도는 n비트 디지탈 신호를 변환시키기 위한 3-스테이지 변환기를 도시한 것이다. 변환기의 적분기(1) 및 (2)는 제 1 도의 변환기의 적분기(1) 및 (2)는 제 1 도의 변환기의 적분기(1) 및 (2)의 구조와 동일하다. 적분기(43)의 구조는 적분기(1) 및 (2)의 구조와 동일하다. 캐패시터 회로망(57)은 그라운드와 관련 스위치(51.1) 내지 (51.K')사이에 배치된 K'캐패시터(53.1) 내지 (58.K')를 구비한다. 모든 캐패시터(53)는 동일한 캐패시턴스 Cref3을 가진다. 스위치(51)는 제어 유닛(18')에 의해 발생되며, 리드(47.1) 내지 (47.K')를 거쳐 스위치에 인가되는 신호의 영향하에서 절환될 수 있다. 리세트 신호 R3는 상기 캐패시터를 방전시키기 위해 캐패시터(54)에 병렬로 배치되는 스위치(50)에 인가된다.

제 6 도의 변환기는 다음과 같이 동작한다. 제 6 도의 변환기의 제 1 의 4 적분 단계는 제 1 도의 변환기의 4 적분 단계에 대응한다. 상술된 바와같이, 출력(8)은 (M1.K+M4).α.β.Vref와 동일하게 되는 전압을 따른다. 따라서, 리세트 신호 R1이 다시 발생한다. 출력(7)에서의 전압은 0으로 된다. 따라서, "하이"신호, 제 5 제어 신호가 다수의 신호 리드(16)상에서 발생되며, M5.Cref1의 전 캐패시턴스는 짧은 주기동안에 증폭이 스테이지(55)의 인버팅 입력에 결합된다. 이것은 리드(16.1)상의 신호가 "하이" (M5=1)로 되는 것을 의미한다. α.Vref의 전압은 출력(7)에서 발생된다. 리세트 신호 R3가 스위치(50)에 인가된 후에, 캐패시터(54)는 방전된다.

상기 방전은 앞선 순간에서 발생되어야 한다. 예로서, 변환 개시부에서, 캐패시터(9)의 방전과 동시에 일어난다. 따라서, 제어 유닛(18")은 리드(47.1)를 거쳐 47.K에 제 6 제어 신호를 발생하며, M6.Cref3(=K'-M8).Cref3)의 전 캐패시턴스가 증폭기 스테이지(55)의 인버팅 입력에 결정된다. 전압(K'-M8).δ.(M1.K+M4).α.β.Vref는 증폭기 스테이지(55)의 출력(56)에서 발생되며, 여기서, δ=Cref3/c6이며, c6은 캐패시터(54)의 캐패시턴스이다. 여기서, 상기 최종 적분 단계는 교번적으로 이행되지만, 제 4 적분 단계후에 이행된다. 따라서, 리드(17.1) 내지 (17.K)를 거쳐 캐패시터 회로망(12)에 인가되는 제 7제어 신호의 영향하에서, 상기 다수의 스위치(26)는 짧은 주기동안에, 도시된 위치와는 다른 위치로 절환되며, M7.Cref2의 전 캐패시턴스는 증폭기 스테이지(6)의 인버팅 입력에 결합된다. 이것은 리드(17.1)상의 신호가 "하이" (M7=1)로 된다. α.β.Vref+(M1.K+M4).α.β.Vref 전압은 출력(8)에서 발생된다. 따라서, 리드(47)를 거쳐 캐패시터 회로망(57)에 인가되는 제 8제어 신호의 영향하에서, M8.Cref3의 전 캐패시턴스는 증폭기 스테이지(55)의 인버팅 입력에 결합된다. 회로망(57)에서의 캐패시터(53)의 상보성 부분은 증폭기 스테이지(55)의 인버팅 입력에 적절하게 결합된다(K K', M1+K'.M4+M8).α.β.δ.Vref 전압은 출력(56)에서 발생된다. K=2^p및 K'=2'에 대해 (M1,2^(p+q)+M4,2^q+M8).α.β.δ.Vref로 되며, p+q≤n이 된다. 이것은, 제 6 도의 캐패시터 회로망(11)이 m(=2^n-p-q) 캐패시터(25)를 가지는 것을 의미한다.

제어 유닛(18")의 입력(23)에 인가되는, n비트 디지탈 신호 b_n-1…b₀를 변환시키기 위해, 제 6 도를 참조하면, (십진수) LSB는 M8에 대해 취해지며, 상기 수는 n비트 디지탈 신호에서의 q 최하위 비트로 구성된 이진수 b_p-1…b₀에 대응한다. M1에 대해, (십진수) MSB는 어떤수가 디지탈 신호의 n-p-q 최상위 비트로 구성된 이진수 b_n-1…b_p+q에 대응하는가를 나타낸다. M4에 대해, (십진수) ISB는 어떤수가 잔존 p비트에 의해 구성된 이진수 b_p+q-1…b_q에 대응하는가를 나타낸다.

만약 오프셋 α.β.V₀가 출력(8)에서의 제 4 적분 단계 다음에 존재하면, 상기 오프셋은 제 8 적분 단계후에, 출력(56)에서의 (M8+K,K')β.δ.V의 오프셋을 야기시킨다. 단지 M8.β.δ.V만 비트 디지탈 신호의 값에 따른다. β 및 δ는 통상 1보다 작으며, 각각, 1/K' 또는 2^-q및 1/K 또는 2^-p와 동일하게 된다. 유사하게, α는 2^n+p-1q와 동일하게 된다. 따라서, n비트 디지탈 신호의 가능성에 대해, 진폭이 각 스테이지에서 얻어지며, 상기 신호는 동일 스테이지의 입력신호와 동일하게 된다.

3 및 p=q=n/3으로 계산될 수 있는 n에 대해, 캐패시터 회로망에서의 전체 캐패시터 수는 최하로 된다. 즉, 3.2n/3이 되면, 요구되는 IC 표면은 최소로 된다. 또, n에 대해 충분히 큰값에서의 3-스테이지 변환기는 제 1 도의 2-스테이지 변환기보다 적은 캐패시터가 요구되며, 변환기의 두 타입에 대해 동일한 n값을 가진다. 그러나, 3-스테이지 변환기는 3-스테이지 변환기에서 보다 더많은 클럭 발생기(24)의 클럭 펄스가 요구된다. 따라서, 3-스테이지 변환기의 변환은 2-스테이지 변환기에서의 변환보다 약간 길게 취해진다.

물론, 제 6 도에서의 제어 유닛(18")은 제 3 도의 제어 유닛의 구조와 유사한 구조를 가진다. 제어 유닛(18")에 대한 회로를 설계하기 위해, 본 발명에 숙련된 사람의 지식을 벗어난 지식은 불필요하다. 실제로, 상기 회로는 단지 2-스테이지 변환기에 대한 제어 유닛을 3-스테이지 변환기에 대한 제어 유닛으로 확장시킨 것이다. 제어 유닛(18")의 설명은 생략한다.

본 발명은 도시된 실시예에 따른 변환기에 제한되지 않는다. 본 발명은 본 발명에 관련되지 않은 실시예의 포인트와는 다른 실시예도 사용될 수 있다. 예로서, 다른 캐패시터 회로망, 예로서, 제 2 도 또는 4 도를 감조로 기술된 형태의 캐패시터 회로망을 가진 제 6 도의 3-스테이지 변환기를 제공할 수 있다. 만약, 제 4 도의 캐패시터 회로망이 사용되며, 제어는 어렵게 되며, 제어 유닛은 다르게 형성된다. 따라서, 상기 제어유닛은 3-스테이지 변환기에 사용되기 위한 제 5 도의 제어 유닛의 논리적인 확장이 되며, 특정 지식이 요구되지 않는다.

Claims (14)

1. 제 1 적분 회로의 출력은 제 2 적분 회로의 입력에 결합되며, 적분 회로 각각은 (제 1 및 제 2) 제 1 및 제 2 증폭기 스테이지를 구비하며, 제 1 및 제 2 증폭기 스테이지의 인버팅 입력과 출력 사이에 결합된 제 1 및 제 2 캐패시터 및 인버팅 및 비인버팅 입력을 가지며, 제 1 및 제 2 적분 회로는 제어 신호 입력에 인가되는 제어 신호의 영향하에서 적분 단계를 적절하게 이행하기에 적합하게 되어 있으며, 입력 및 출력과 제어 신호 입력을 각각 가지는 제 1 및 제 2 집적회로의 시리즈 장치를 구비하며, 제 1 출력단에서의 제 1 제어 신호와, 제 2 출력단에서의 제 2 제어 신호와, 제 1 출력단에서의 제 3 제어 신호와, 제 2 출력단에서의 제 4 제어 신호를 차례로 적절하게 공급하며, 제 1 및 제 2 제어 신호의 제어 신호 입력에 결합된 제 1 및 제 2 출력을 가지며 제어 유닛을 구비하여, 워드 길이 n을 가지는 디지탈 신호를 아나로그 신호로 변환시키기 위한 D/A 변환기에 있어서, 적분기는 절환 캐패시터 적분기어며, 최소한 두개의 캐패시터를 구비하는 캐패시터 회로망은 제 1 적분기의 입력과 제 1 증폭기 스테이지의 인버팅 입력 사이에 결합되며, 최소한 두 캐패시터를 구비하는 제 2 캐패시터 회로망은 제 2 적분기의 입력과 제 2 증폭기 스테이지의 인버팅 입력 사이에 결합되며, 제 1 캐패시터 회로망은 주어진 타임 인터벌 동안에, 제 1 및 제 3 제어 신호의 영향하에서 제 1 증폭기 스테이지의 인버팅 입력에 M1.Cref1 및 M3.Cref1의 전 캐패시턴스에 적절하게 결합되며, 제 2 캐패시터 회로망은 주어진 타임 인터벌 동안에, 제 2 및 제 4 제어 신호의 영향하에서 제 2 증폭기 스테이지의 인버팅 입력에 M2.Cref2 및 M4.Cref2의 전 캐패시던스에 각각 적절하게 결합되며, Cref1 및 Cref2는 캐패시턴스에 고착되어, 워드 길이 n을 가진 임의 디지탈 신호를 변환시키기 위해, M2+M4가 상수(K)로 되게 홀드하는 것을 특징으로 하는 D/A 변환기.
2. 제 1 항에 있어서, 상수(K)는 2^p가 되며, 여기서, p≤n인 것을 특징으로 하는 D/A 변환기.
3. 제 2 항에 있어서, M3=1이며, M4는 n비트 디지탈 신호의 P 최하위 비트에 의해 형성된 2진수에 대응하는 값이며, M1은 n비트 디지탈 신호의 n-p 최상위 비트에 의해 형성된 2진수에 대응하는 값이 되는 것을 특징으로 하는 D/A 변환기.
4. 제 1 또는 2항에 있어서, 제 3 절환 캐패시터 적분기는 제 3 증폭기 스테이지를 구비하며, 상기 증폭기 스테이지의 인버팅 입력과 출력 사이에 결합된 제 3 캐패시터는 제 3 적분기의 입력과 증폭기 스테이지의 인버팅 입력 사이에 결합된 최소한 두 캐패시터를 구비하며, 제 2 절환 캐패시터 적분기와 직렬로 배치되며, 상기 제 3 적분기는 상기 적분기의 제어 신호 입력에서 제어 신호의 영향하에서 적분 단계를 이행하기에 적합하게 되며, 제어 유닛은, 제 1 적분기의 출력에서의 신호를 초기 레벨로 가져가서, 제 1 출력에 인가되는 제 5 제어 신호를 발생시키며, 또, 상기 제어 유닛은, 제 3 적분기의 제어 신호 입력에 결합된 제 3 출력에 인가되는 제 6 제어 신호 및 제 8 제어 신호를 차례로 발생시키기에 적합하며, 제 6 제어 신호후 및 제 8 제어 신호 앞에, 제 2 출력에 인가되는 제 7 제어 신호를 발생시키기에 적합하며, 제 1 캐패시터 회로망은 주어진 타임 인터벌 동안에 M5.Cref1의 전 캐패시턴스를 제 5 제어 신호의 영향하에서 제 1 증폭기 스테이지의 인버팅입력에 결합시키기에 적합하며, 제 3 캐패시터 회로망은 주어진 타임 인터벌 동안에, M6.Cref3 및 M8.Cref3의 캐패시턴스를 제 6 및 제 8 제어 신호의 영향하에서 제 3 증폭기 스테이지의 인버팅 입력에 결합시키기에 적합하며, 제 2 캐패시터 회로망은 주어진 타임 인터벌 동안에, M7.Cref2의 캐패시턴스를 제 7 제어 신호의 영향하에서 제 2 증폭기 스테이지의 인버팅 입력에 결합시키기에 적합하며, Cref3는 고정된 캐패시턴스가 되는 것을 특징으로 하는 D/A 변환기.
5. 제 4 항에 있어서, 워드 길이 n을 가진 임의 디지탈 신호를 변환시키기 위해, M6+M8는 상수(K')가 되는 것을 특징으로 하는 D/A 변환기.
6. 제 5 항에 있어서, 상수(K')는 2^q가 되며, 여기서 p+1≤n이 되는 것을 특징으로 하는 D/A 변환기.
7. 제 6 항에 있어서, M3=M5=M7=1이며, M8은 n비트 디지탈 신호의 q 최하위 비트로 구성된 2진수에 대응하는 값이며, M1은 n-p-q 최상위 비트로 구성된 2진수에 대응하는 값이며, M4는 n비트 디지탈신호의 잔존 p비트로 구성된 2진수에 대응하는 값인 것을 특징으로 하는 D/A 변환기.
8. 제 1, 2 또는 3 항에 있어서, n은 짝수이며, p=n/2인 것을 특징으로 하는 D/A 변환기.
9. 제 5 내지 7 항중의 어느 한 항에 있어서, n은 3으로 계산될 수 있으며, p=q=n/3인 것을 특징으로 하는 D/A 변환기.
10. 제 4 항에 있어서, 다른 스위칭 소자 및 캐패시터의 병렬 장치는 제 1 적분 회로의 인버팅 입력과 출력사이에 결합되며, 다른 스위칭 소자는 리세트 신호를 수신하기 위한 제어 신호 입력을 가지는 것을 특징으로 하는 D/A 변환기.
11. 제 1, 2, 3, 5, 6, 7 또는 10 항중 어느 한 항에 있어서, 캐패시터 회로망에서의 모든 캐패시터는 거의 동일한 캐패시턴스를 가지는 것을 특징으로 하는 D/A 변환기.
12. 제 1, 2, 3, 5, 6, 7 또는 10 항중 어느 한 항에 있어서, 인덱스 m(m은 상수)을 캐패시터 회로망에서의 캐패시터에 부가하며, 인덱스 1은 최하위 캐패시터를 가지는 캐패시터에 할당되며, 연속 표식은 연속 증가 캐패시턴스를 가지는 캐패시터에 할당되며, 인덱스 i 및 인덱스 i+1을 가진 캐패시터사이의 캐패시턴스비는 i의 각 값에 대해 거의 1/2이 되며 여기서 1≤i≤im-1이며 im은 최상위 인덱스 값인 것을 특징으로 하는 D/A 변환기.
13. 제 1 항에 있어서, 전 캐패시턴스는 M2.Cref2 및 M4.Cref2는 서로 상보성인 제 2 캐패시터 회로망에서의 부분으로 구성되는 것을 특징으로 하는 D/A 변환기.
14. 제 5 항에 있어서, 전 캐패시턴스는 M6.Cref3 및 M8.Cref3은 서로 상보성인 제 3 캐패시터 회로망에서의 부분으로 구성되는 것을 특징으로 하는 D/A 변환기.

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