JP2008278482A - マルチスピードリングオシレータ - Google Patents

Abstract

【課題】ＥＤＡツールを使用する開発に適合した物理レイアウトを有し、ラントパルスなしで周波数遷移するマルチスピードリングオシレータの提供。
【解決手段】本オシレータは、少なくとも２つのリングオシレータ周波数から選択するように機能する周波数選択信号を受信するための、該選択信号を用いて第１及び第２の制御信号を発生させる制御回路、奇数個のノットゲートが直列に接続され、第１の制御信号に応答し及び論理ノットまたはイグノア関数を第１の発振入力信号について実行して第１の出力信号を発生する一次スイッチングノットゲートを含む一次チェーン、並びに、直列に接続されたノットゲートよりなり、上記一次スイッチングノットゲートに論理的に並列な、第２の制御信号に応答し及び上記関数を第２の発振入力信号について実行して第２の出力信号を発生する二次スイッチングノットゲートを含む二次チェーンを備える。
【選択図】図１

Description

本発明は、概括的にはデジタル回路に関し、より詳細にはマルチスピードのリングオシレータに関する。

リングオシレータは、その出力電位が論理ハイと論理ローの間で発振するデバイスであり、奇数個のノット（ＮＯＴ）ゲート群、例えばインバータ群を含む。従来のリングオシレータのノットゲート群は、循環するチェーン状に結合され、奇数個のノットゲート群の最後のノットゲートの出力電位を最初のノットゲートへの入力としてフィードバックさせる。チェーンには奇数個のノットゲート群が含まれるため、最後のノットゲートから出る論理電位は、以前に最初のノットゲートに入来した入力電位の論理ノットである。このように、ループ中のそれぞれのノットゲートの出力電圧は発振する。以前の入力電圧の有限の時間の後に最後のノットゲートの出力電圧が最初のノットゲートにアサートされるため、それぞれのノットゲートは予測可能な周波数で発振する。

開発及び品質管理のためにチップを検査し、使用休止期間中の省電力を容易にし、製造過程の変動を克服し、応用の際のチップ電圧及び温度環境における違いを克服し、かつ／または一定のクロック周波数仕様を提供するために、リングオシレータの周波数を制御することが有益である場合がある。

リングオシレータの周波数を制御するための１つの既知の技法は、リングにおけるインバータの数を変えることである。直列のリングオシレータの選択されたインバータをバイパスさせるためのデジタルゲート及び半導体スイッチの例が、例えばＮｅｉｄｏｒｆｆへの特許文献１、Ｓｈｅｒへの特許文献２及びＣｈｏｗへの特許文献３に記述されている。別の既知の技法には、インバータの遅延時間を変更することが含まれる。デジタル的に選択可能で、並列に接続された３値のゲートを具備し、それによりそれぞれのインバータの実質の駆動強度及びしたがって遅延を個別に制御可能なインバータが、Ｍｏｔｏｙａｍａへの特許文献１に記述されている。

これらの既知の技法には、伝統的に、マイクロプロセッサ中の累積回路遅延によって許容される可能な限り高い周波数にて動作する、組み込み型のＣＭＯＳマイクロプロセッサシステムにおいて広範囲に採用されることを妨げる欠点及び制約がある。これらの既知の技法は、電子設計自動化（Electronic Design Automation：ＥＤＡ）ツールによく適合しているとはいえない。これらの既知の技法は、標準のセルライブラリを使用する論理合成や、標準セル駆動のレイアウト技法による物理的合成に適していない。従来のリングオシレータはそれよりも、その都度特注の設計及びレイアウトを必要とし、実装するコスト及び実際の時間を増大させる。さらに、Ｍｏｔｏｙａｍａ’５３２の技法は３値論理を必要とし、ＥＤＡツールがより容易に利用可能なデジタルＣＭＯＳ回路としてより広く使用される論理ファミリーと互換性がない。

米国特許第４，５１７，５３２号明細書 米国特許第５，６８９，２１３号明細書 米国特許第５，８１５，０４３号明細書

埋め込み型ＣＭＯＳマイクロプロセッサシステムのための現在の半導体技術においては、例えば１３０ｎｍや４５ｎｍの狭い線幅が採用され、各段間の配線遅延が重要となりかつ寄生容量のためインバータゲート遅延を上回る可能性があり、リングオシレータの設計及びレイアウトにＥＤＡツールを使用する能力が望まれる。また、望ましいのは、リングオシレータの周波数遷移が、準安定性を引き起こすことがあるどんな短いパルス（ラントパルス、すなわち細かなパルス）もなく、確実に起こることである。双安定素子は、論理ハイと論理ローの間で長時間留まり、通常のシステム動作を中断しまたは停止する可能性がある。埋め込み型マイクロプロセッサシステムに対しては、例えば実時間の制御システムにおける障害は深刻な結果を引き起こす可能性があるため、準安定性が発生することのないクロックオシレータであることが重要である。

ＥＤＡツールを使用する開発に対して適合した物理レイアウトを有し且つラントパルスなしで周波数遷移をするマルチスピードリングオシレータが望まれることになる。

一実施形態によると本発明は、少なくとも２つの異なったリングオシレータ周波数から選択するように機能する周波数選択信号を受信するための制御回路であって、該選択信号を使用して第１及び第２の制御信号を発生する制御回路、奇数個のノット（ＮＯＴ）ゲートが直列に接続されてなる一次チェーンであって、前記第１の制御信号に応答し及び論理ノット（ＮＯＴ）関数またはイグノア（ＩＧＮＯＲＥ）関数を第１の発振入力信号について実行して第１の出力信号を発生するように動作する一次スイッチングノットゲートを含む一次チェーン、並びに、直列に接続されたノットゲートよりなり、上記一次チェーンの少なくとも上記一次スイッチングノットゲートに論理的に並列な二次チェーンであって、上記第２の制御信号に応答し及び論理ノット関数またはイグノア関数を第２の発振入力信号について実行して第２の出力信号を発生するように動作する二次スイッチングノットゲートを含む二次チェーンを具備するマルチスピードリングオシレータを提供する。

上記周波数選択信号は、論理ハイまたは論理ロー電位を含むことができる。上記一次スイッチングノットゲートはナンド（ＮＡＮＤ）ゲートを含むことができる。上記二次スイッチングノットゲートはナンドゲートを含むことができる。上記制御回路はＤフリップフロップを含むことができる。上記Ｄフリップフロップは、一次スイッチングノットゲートにＱ出力信号を供給するために接続されたＱ出力端子、及び、上記二次スイッチングノットゲートにＱＮ出力信号を供給するために接続されたＱＮ出力端子を有することができる。上記Ｄフリップフロップは、上記一次チェーンにおいてノードに接続されたクロック入力端子を有し、クロック入力信号として発振信号を受信できる。上記一次チェーンは、上記ノード及び上記一次スイッチングノットゲートの間に多くのノットゲートを含み、ラントパルスを回避できる。上記二次チェーンは、チップ上で上記一次チェーンに対して物理的に垂直に配列されることができる。上記一次チェーンは、上記一次スイッチングノットゲートから上記第１の出力信号を及び上記二次スイッチングノットゲートから上記第２の出力信号を直接的または間接的に受信するためのナンドゲートであって、上記第１及び第２の出力信号を使用して該第１の出力信号または該第２の出力信号の１つによる発振に対応して自身の出力信号を発振させるためのナンドゲートを含むことができる。

別の実施形態によると本発明は、少なくとも２つの異なったリングオシレータ周波数から選択するように機能する周波数選択信号を受信すること、該周波数選択信号を使用して第１の制御信号及び第２の制御信号を発生すること、直列に接続された奇数個のノットゲートよりなる一次チェーンにおける一次スイッチングノットゲートに該第１の制御信号を供給することであって、該一次スイッチングノットゲートが、該第１の制御信号に応答し及び論理ノット関数またはイグノア関数を第１の発振入力信号について実行して第１の出力信号を発生するように動作すること、及び、直列に接続されたノットゲートよりなる二次チェーンにおける二次スイッチングノットゲートに上記第２の制御信号を供給することであって、該二次チェーンが上記一次チェーンにおける少なくとも上記一次スイッチングノットゲートに対して論理的に並列であり、該二次スイッチングノットゲートが、該第２の制御信号に応答し及び論理ノット関数またはイグノア関数を第２の発振入力信号について実行して第２の出力信号を発生するように動作することを含む方法を提供する。

本方法の上記周波数選択信号は、論理ハイまたは論理ロー電位を含むことができる。上記一次スイッチングノットゲートはナンド（ＮＡＮＤ）ゲートを含むことができる。上記二次スイッチングノットゲートはナンドゲートを含むことができる。上記第１の制御信号及び第２の制御信号を発生することは、Ｄフリップフロップを使用することを含むことができる。上記Ｄフリップフロップは、一次スイッチングノットゲートにＱ出力信号を供給するために接続されたＱ出力端子、及び、上記二次スイッチングノットゲートにＱＮ出力信号を供給するために接続されたＱＮ出力端子を有することができる。上記Ｄフリップフロップは、上記一次チェーンにおいてノードに接続されたクロック入力端子を有し、クロック入力信号として発振信号を受信できる。上記一次チェーンは、上記ノード及び上記一次スイッチングノットゲートの間に多くのノットゲートを含み、ラントパルスを回避できる。上記二次チェーンは、チップ上で上記一次チェーンに対して物理的に垂直に配列されることができる。上記一次チェーンは、上記一次スイッチングノットゲートから上記第１の出力信号を及び上記二次スイッチングノットゲートから上記第２の出力信号を直接的または間接的に受信するためのナンドゲートであって、上記第１及び第２の出力信号を使用して該第１の出力信号または該第２の出力信号の１つによる発振に対応して自身の出力信号を発振させるためのナンドゲートを含むことができる。

さらに別の実施形態によると本発明は、少なくとも２つの異なったリングオシレータ周波数から選択するように機能する周波数選択信号を受信するための手段であって、該選択信号を使用して第１の制御信号及び第２の制御信号を発生するための手段、奇数個のノットゲートが直列に接続されてなる一次チェーンにおける一次スイッチングノットゲート手段であって、該第１の制御信号に応答し及び論理ノット関数またはイグノア関数を第１の発振入力信号について実行して第１の出力信号を発生するように動作する手段、並びに、直列に接続されたノットゲートよりなり、前記一次チェーンの少なくとも前記一次スイッチングノットゲートに論理的に並列な二次チェーンにおける二次スイッチングノットゲート手段であって、上記第２の制御信号に応答し及び論理ノット関数またはイグノア関数を第２の発振入力信号について実行して第２の出力信号を発生するように動作する手段を具備するマルチスピードリングオシレータを提供する。

以下の記述は、当業者が本発明を為しかつ使用することを可能とするために提供され、さらに特定の応用との関連にて提供される。実施形態に対して様々な変更が可能であり、かつここに定義された一般的な原理は、本発明の精神及び範囲から逸脱することなく、これら及び他の実施形態及び応用に適用することができる。したがって本発明は、例示の実施形態及び応用に限定されることを意図するものではなく、ここに開示された原理、特徴、及び説明と整合する最も広い範囲を許容されるべきである。

一実施形態によると本発明は、マルチスピードの、周波数制御可能なリングオシレータを提供し、埋め込み型の相補型金属酸化物半導体（ＣＭＯＳ：Complementary Metal Oxide-Semiconductor）マイクロプロセッサシステムのクロック動作のためにこれを使用可能である。一実施形態において本リングオシレータは、全体的にデジタルであり、複数のノットゲートよりなる一次チェーン及び複数のノットゲートよりなる１つまたは複数の二次チェーンを備える。一実施形態において、論理ハイ電位と論理ロー電位を入れ替えるように動作する論理デバイスをノットゲートと言う。例としてのノットゲートは、その論理デバイスが必要なときに動作して論理ノット作用をもたらす限り、例えば、インバータ、アンド（ＡＮＤ）ゲート、ナンド（ＮＡＮＤ）ゲート、オア（ＯＲ）ゲート、ノア（ＮＯＲ）ゲート、エクスクルーシブオア（ＸＯＲ）ゲート、エクスクルーシブノア（ＸＮＯＲ）ゲートなどを含むものであって良い。

図１は、本発明の一実施形態によるマルチスピードリングオシレータ１００を示す回路図である。リングオシレータ１００には、直列に接続されたノットゲート群よりなる一次チェーン２０、及び一次チェーン２０のノットゲートの少なくとも１つに対して論理的に並列な、直列に接続されたノットゲート群よりなる二次チェーン３０が含まれる。一実施形態においては、二次チェーン３０は、そのチップレイアウトにおいて一次チェーン２０に対して物理的に垂直に配列される。スイッチング経路に一次チェーン２０のノットゲートのみが事実上含まれる場合（ここでは「ショートパス（short path）」と呼ぶ）に、発振の高周波数化が起こる。スイッチング経路に一次チェーン２０（二次チェーン３０に論理的に並列な１つまたは複数のノットゲートを差し引き）及び二次チェーン３０のノットゲートが事実上含まれる場合（ここでは「ロングパス（long path）」と呼ぶ）に、発振の低周波数化が起こる。示された実施形態においては、二次チェーン３０は、一次チェーン２０の１つのノットゲートに論理的に並列であって良い。しかしながら、他の実施形態においては、二次チェーン３０は、一次チェーン２０の複数のノットゲートに論理的に並列であって良い。

図示された実施形態においては、一次チェーン２０には、リングに直列に接続された反転ゲート２１、２２、２３及び２４、ナンドゲート２５及び２６、反転ゲート２７が含まれる。二次チェーン３０には、直列に接続された反転ゲート３１、３２、３３、３４、３５及び３６、ナンドゲート３７が含まれる。二次チェーン３０のゲート３１の入力端子は、一次チェーン２０の反転ゲート２４の出力端子に接続され、そして二次チェーン３０のナンドゲート３７の出力端子は、一次チェーン２０のナンドゲート２６のＡ入力に接続される。したがって、本実施形態においては、二次チェーン３０はナンドゲート２５に対して論理的に並列である。

リングオシレータ１００はさらに、スイッチング経路としてショートパス（すなわち一次チェーン２０だけ）またはロングパス（すなわちナンドゲート２５を差し引いて二次チェーン３０と結合された一次チェーン２０）の何れが機能するかを制御するための制御回路を含む。制御回路は、そのＤ入力端子で入力ノード４２から周波数選択制御電圧を受信し且つそのクロック入力端子でクロック信号を受信するように接続されたＤフリップフロップ４０を含むことができる。Ｄフリップフロップ４０はさらに、そのＱ出力端子からナンドゲート２５のＡ入力端子へ第１の制御電圧（Ｄ入力端子にて受信された周波数選択制御電圧と等価）を供給し且つそのＱＮ端子からナンドゲート３７のＡ入力へ第２の制御電圧（第１の制御電圧の論理ノット）を供給するように、接続することができる。Ｄフリップフロップ４０がナンドゲート２５及びナンドゲート３７の動作を制御して、ショートパスまたはロングパスを有効に選択する。したがって、ナンドゲート２５とナンドゲート３７のそれぞれは、一般にスイッチングノットゲートと呼ばれ、本実施形態においては、ノット関数（NOT function）とイグノア関数（IGNORE function）を、以下で記述されるように切り替える。

リングオシレータ１００は一般に、以下の通り動作する：Ｄフリップフロップ４０が、ショートパスまたはロングパスの１つを有効にするためにそのＤ入力端子にて周波数選択制御信号を受信する。ショートパス及びロングパスのそれぞれは、奇数のノットゲート群を含むため、動作パスの何れの１つのノードでも、例えば出力端子４８にて、動作パス１周の総遅延により決定される周波数で発振する。

より詳細には、入力端子４２にて論理ハイ電位がアサートされると、その後のクロック遷移にてＤフリップフロップ４０のＱ出力端子から一次チェーン２０のナンドゲート２５のＡ入力端子へ論理ハイ電位が転送され、同時に、Ｄフリップフロップ４０のＱＮ出力端子から二次チェーン３０のナンドゲート３７のＡ入力端子へ論理ロー電位が転送される。ナンドゲート２５のＡ入力端子にてアサートされた論理ハイ電位により、ナンドゲート２５のＢ入力端子及び出力端子がノットゲートとして動作する。ナンドゲート３７のＡ入力端子にてアサートされた論理ロー電位により、その出力電位は、そのＢ入力電位にかかわらず論理ハイになる。したがって、ナンドゲート３７はイグノア関数を実行することになり、そのＢ入力端子で起こる何れの電圧発振にもかかわらず、ナンドゲート２６のＡ入力端子に対し、この場合には固定した論理ハイ出力電位である固定した論理信号を発生させる。ナンドゲート２６のＡ入力端子にて固定した論理ハイ電位がアサートされることで、ナンドゲート２６のＢ入力端子及び出力端子はノットゲートとして動作する。したがって、電圧発振はショートパス中でのみ起きる。リングオシレータ１００は、一次チェーン２０のゲート２１〜２７及びそれらの相互接続の配線の合計の遅延に対応する周波数ｆ_Ｈを有する出力信号を、出力端子４８に提供する。

さらに入力端子４２にて論理ロー電位がアサートされると、その後のクロック遷移でＤフリップフロップ４０のＱ出力端子から一次チェーン２０のナンドゲート２５のＡ入力端子へ論理ロー電位が転送され、同時に、Ｄフリップフロップ４０のＱＮ出力端子からナンドゲート３７のＡ入力端子へ論理ハイ電位が転送される。ナンドゲート２５のＡ入力端子にてアサートされた論理ロー電位により、その出力電位はそのＢ入力電位にかかわらず論理ハイになる。したがって、ナンドゲート２５はイグノア関数を実行することになり、そのＡ入力端子で起こる何れの電圧発振にもかかわらず、ナンドゲート２６のＢ入力に対し、この場合には固定した論理ハイ出力電位である固定した論理信号を発生させる。ナンドゲート２６のＢ入力端子にて論理ハイ電位がアサートされることで、ナンドゲート２６のＡ入力端子及び出力端子はノットゲートとして動作する。ナンドゲート３７のＡ入力端子にてアサートされた論理ハイ電位により、ナンドゲート３７のＢ入力端子及び出力端子はノットゲートとして動作する。したがって、電圧発振はロングパス中で、すなわち一次チェーン２０（ナンドゲート２５を含めないで）を通りさらに二次チェーン３０を通って起きる。リングオシレータ１００は、ゲート２１〜２４、ゲート３１〜３７、ゲート２６と２７、及び、相互接続の配線の合計の遅延に対応する周波数ｆ_Ｌを有する出力信号を、出力端子４８に提供する。

出力端子４８におけるリングオシレータ１００の周波数は、論理ハイ電位または論理ロー電位を入力端子４２に印加することによってｆ_Ｈとｆ_Ｌの間で選択可能である。一実施形態においては、出力ノード４８にて発振する出力電圧を測定可能であり、図示された実施形態においては、このノードはナンドゲート２６の出力端子を含む。ナンドゲート２６が、そのＡ入力及びＢ入力端子にて、常に固定した論理ハイ電位及び発振電位を受信することが理解されるであろう。したがって、本実施形態においてナンドゲート２６は常時ノットゲートとして動作する。

本発明の一実施形態においては、ナンドゲート２５によって発生された発振する出力信号とナンドゲート３７によって発生された発振する出力信号との切り替えは、リングオシレータ１００における発振する電圧信号の固定した位相点で起こるように適合される。一実施形態においては、Ｄフリップフロップ４０のクロック入力端子は、そのクロック信号をノード４３、すなわち反転ゲート２２の出力端子から獲得する。したがって、ショートパスとロングパスの間の周波数切り替えはクロック遷移に同期して起こる。

設計においては、制御回路、例えばＤフリップフロップ４０が、それが再びオフまたはオンされることを妨げる状態においてオンまたはオフされないよう確実に同期させるように注意すべきである。クロック入力信号は望ましくは、回路が準安定、例えば望ましくない状態にロックされた状態になる可能性がある何れのラントパルスをももたらすことなく、リングオシレータ１００が、高い周波数と低い周波数の間で切り替えられるように設計される。例えば、立ち上がりエッジトリガ型Ｄフリップフロップ４０に対して、入力端子４２での制御電圧が論理ハイ電位から論理ロー電位に変化した後に生起することになる、ノード４３での論理ロー電位から論理ハイ電位への遷移とナンドゲート２５のＡ入力端子の論理ハイ電位から論理ロー電位への遷移の間の遅延時間は、Ｄフリップフロップ４０のクロック−出力遅延と関連配線遅延の和となるであろう。ノード４３とナンドゲート２５のＢ入力端子の間のノットゲートの数、図１においては２個が示されるが、を調整すること、かつそれらの遅延をクロック−出力遅延と関連配線遅延の和に対比して知ることによって、ナンドゲート２５のＡ入力の論理ハイ電位から論理ロー電位への遷移が、Ｂ入力端子が論理ハイ電位である間に起きるように調整することができ、したがって発振信号の早めの遷移を回避し、そしてラントパルスの可能性を回避する。あるいはまた、適切な回路変更により、標準のデジタルゲートを採用する別の回路を使用して、一次チェーン２０の発振信号をリングオシレータ１００の動的状態に同期させることが可能である。

明確化のために、図１においては、電源供給と接地接続は図示されていない。さらに図１は、標準的な回路図記法と記号を使用して回路要素及びそれらの電気的相互接続について表わすと同時に、さらに、半導体表面におけるゲートの物理レイアウトの一般的な特徴を、スケールは正確ではないが表わしている。このレイアウトの１つの特徴として、二次チェーン３０に対し一次チェーン２０が垂直に配列されることが含まれる。

図示のリングオシレータ１００は、設計的に完全にデジタル化されている。リングオシレータ１００は、他のタイプのゲート、例えばパス−スルー（pass-through）論理ゲートと対照的に標準セルのゲートにより実施できる。したがってその設計及び構築に対して、例えば１チップ上の埋め込み型ＣＭＯＳマイクロプロセッサシステムの部分としてＥＤＡツールを使用できる。ノットゲート、例えばインバータ２１〜２４、２７及び３１〜３６、ナンドゲート２５、２６及び３７、Ｄフリップフロップ４０は、標準セルのライブラリ、例えばＡＲＭ Ｌｔｄ．によって提供されたＴＳＭＣの論理ロー電位ｌ８μｍプロセスに対するＳＡＧＥ−Ｘ(登録商標)標準セルライブラリから選択することができる。そのライブラリにおいては、上記各反転ゲートに対してＩＮＶセルを、上記各ナンドゲートに対してＮＡＮＤ２セルを、上記Ｄフリップフロップに対してＤＦＦセルを、その応用に対して適切に選ばれるセルの利用可能なオプション属性と共に選択できる。他の製造会社及び半導体プロセスファミリのための他のセルライブラリも、追加的にまたは代替として使用することができる。標準セルを採用することによりリングオシレータ１００を実施するために、かつそれを埋め込み型のマイクロプロセッサシステムに取り入れるために、例えばＣａｄｅｎｃｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ Ｉｎｃ．、Ｍａｇｍａ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｉｎｃ．、及び／またはＳｙｎｏｐｓｙｓ Ｉｎｃ．から利用可能な自動化された論理合成、レイアウト、配線プログラムを使用することが可能になる。本発明の実施形態は、高度に熟練した専門のＣＭＯＳ物理レイアウト技術者を必要とすることなくリングオシレータ１００の実施方法を容易化することができる。

別の実施形態においてはリングオシレータ１００が、一次チェーン２０及び二次チェーン３０において、図示のものより少ないまたはより多いノットゲートを有することができる。さらにリングオシレータ１００は、適切な制御回路変更により、一次チェーン２０に沿って別の場所にて接続された追加的二次チェーン３０を有することが可能である。さらにリングオシレータ１００は、１より大きな水準の階層構造の二次チェーン３０を有することができる。例えばリングオシレータ１００の二次チェーン３０それ自体が、それ自身にとっての二次チェーン（図示せず）を有することができる。二次チェーン３０は、何れのリングオシレータパスにおいてもそのノットゲートの数が電圧発振を確実にするべく奇数である限り、例えばそれが論理的に並列である一次チェーン２０におけるノットゲートの数がまた偶数である際に、偶数のノットゲートを有することができる。一次チェーン２０は１より多いタップを有するものであって良い。別の制御デバイスまたはデバイスの組み合わせが、Ｄフリップフロップ４０に取って代わることができる。ソフトウェアによってノットゲート群の出し入れを動的に切り替えることができよう。ソフトウェアは、必要とされるタスクを達成するためにより遅いクロック（そしてそれに対応する電力の節約）で足りる場合に、それらの応用における電力を削減することが可能であって良い。

図２は、本発明の実施形態に従ってマルチスピードリングオシレータを形成し、及び使用する方法２００を示すフロー図である。方法２００は、ステップ２０５において、ノットゲート群よりなり、そのノットゲート群の１つが一次スイッチングノットゲート（例えばナンドゲート）を含む、一次チェーンを形成することで開始する。ステップ２１０においては、ノットゲートよりなる二次チェーンが、少なくとも一次スイッチングノットゲートに対して論理的に並列に形成され、その二次チェーンは二次スイッチングノットゲートを含む。ステップ２０５及び２１０は、ＥＤＡツール及び従来のセルライブラリを使用して実施することができる。ステップ２１５においては、第１の制御信号が一次スイッチングノットゲートに提供され、一次スイッチングノットゲートにノット関数またはイグノア関数を実行させる。ステップ２２０においては、第２の制御信号が二次スイッチングノットゲートに提供され、二次スイッチングノットゲートにノット関数またはイグノア関数を実行させる。一次スイッチングノットゲートまたは二次スイッチングノットゲートの１つのみを一時に動作させることによってスイッチング経路を有効に変更することが可能であり、異なった周波数の発振を選択することができる。次に、方法２００は終了する。

本発明の好適な実施形態の以上の記述は例としてのみ示すものであり、そして以上の説明を考慮すると、上で記述された実施形態及び方法の他の変更及び修正が可能となる。ここに詳しく説明された様々な実施形態は、ハードウェア、ソフトウェア、またはその任意の必要とされる組み合わせを利用して実施することができる。さらに言えば、ここに詳しく説明された様々な機能性を実施する能力のある何れのタイプの論理をも利用することができる。構成要素（component）は、プログラムされた汎用デジタルコンピュータを使用して、特定用途向集積回路を使用して、または相互接続された従来の構成要素及び回路のネットワークを使用して実施することができる。接続は、有線で、無線で、モデムで、等である場合がある。ここに記述された実施形態は、網羅的であること、または限定することを意図するものではない。本発明は、特許請求の範囲によってのみ限定される。

本発明の実施形態によるマルチスピードリングオシレータの回路図である。 本発明の実施形態に係る、マルチスピードリングオシレータを形成し及び使用する方法を示すフロー図である。

符号の説明

２０ 一次チェーン（primary chain）
２１〜２４，３１〜３６ インバータ
２５，２６，３７ ナンドゲート
３０ 二次チェーン（secondary chain）
４０ Ｄフリップフロップ
１００ リングオシレータ

Claims (11)

1. 少なくとも２つの異なったリングオシレータ周波数から選択するように機能する周波数選択信号を受信するための制御回路であって、該選択信号を使用して第１の制御信号及び第２の制御信号を発生する制御回路、
   奇数個のノット（ＮＯＴ）ゲートが直列に接続されてなる一次チェーンであって、前記第１の制御信号に応答し及び論理ノット（ＮＯＴ）関数またはイグノア（ＩＧＮＯＲＥ）関数を第１の発振入力信号について実行して第１の出力信号を発生するように動作する一次スイッチングノットゲートを含む一次チェーン、並びに、
   直列に接続されたノットゲートよりなり、前記一次チェーンの少なくとも前記一次スイッチングノットゲートに論理的に並列な二次チェーンであって、前記第２の制御信号に応答し及び論理ノット関数またはイグノア関数を第２の発振入力信号について実行して第２の出力信号を発生するように動作する二次スイッチングノットゲートを含む二次チェーン
   を備えたことを特徴とするマルチスピードリングオシレータ。
2. 前記周波数選択信号が、論理ハイまたは論理ロー電位を含むことを特徴とする請求項１に記載のリングオシレータ。
3. 前記一次スイッチングノットゲートがナンド（ＮＡＮＤ）ゲートを含むことを特徴とする請求項１に記載のリングオシレータ。
4. 前記二次スイッチングノットゲートがナンドゲートを含むことを特徴とする請求項１に記載のリングオシレータ。
5. 前記制御回路がＤフリップフロップを含むことを特徴とする請求項１に記載のリングオシレータ。
6. 前記Ｄフリップフロップが、前記一次スイッチングノットゲートにＱ出力信号を供給するように接続されたＱ出力端子、及び、前記二次スイッチングノットゲートにＱＮ出力信号を供給するように接続されたＱＮ出力端子を有することを特徴とする請求項５に記載のリングオシレータ。
7. 前記Ｄフリップフロップが、前記一次チェーンにおいてノードに接続されたクロック入力端子を有し、クロック入力信号として発振信号を受信することを特徴とする請求項５に記載のリングオシレータ。
8. 前記一次チェーンが、前記ノード及び前記一次スイッチングノットゲートの間に多くのノットゲートを含み、ラントパルスを回避することを特徴とする請求項７に記載のリングオシレータ。
9. 前記二次チェーンがチップ上で前記一次チェーンに対し物理的に垂直に配列されることを特徴とする請求項１に記載のリングオシレータ。
10. 前記一次チェーンが、前記一次スイッチングノットゲートから前記第１の出力信号を及び前記二次スイッチングノットゲートから前記第２の出力信号を直接的または間接的に受信するためのナンドゲートであって、前記第１及び第２の出力信号を使用して該第１の出力信号または該第２の出力信号の１つによる発振に対応して自身の出力信号を発振させるためのナンドゲートを含むことを特徴とする請求項１に記載のリングオシレータ。
11. 少なくとも２つの異なったリングオシレータ周波数から選択するように機能する周波数選択信号を受信すること、
    該周波数選択信号を使用して第１の制御信号及び第２の制御信号を発生すること、
    直列に接続された奇数個のノットゲートよりなる一次チェーンにおける一次スイッチングノットゲートに該第１の制御信号を供給することであって、該一次スイッチングノットゲートが、該第１の制御信号に応答し及び論理ノット関数またはイグノア関数を第１の発振入力信号について実行して第１の出力信号を発生するように動作すること、及び、
    直列に接続されたノットゲートよりなる二次チェーンにおける二次スイッチングノットゲートに前記第２の制御信号を供給することであって、該二次チェーンが前記一次チェーンにおける少なくとも前記一次スイッチングノットゲートに対して論理的に並列であり、該二次スイッチングノットゲートが、該第２の制御信号に応答し及び論理ノット関数またはイグノア関数を第２の発振入力信号について実行して第２の出力信号を発生するように動作すること
    を含むことを特徴とする方法。

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