JP2002158567A - クロック信号からのパルス信号の生成 - Google Patents
クロック信号からのパルス信号の生成Info
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Abstract
(57)【要約】
【課題】 遅延素子における遅延時間の変動を考慮して
も、クロック信号の周期を過度に低下させずにパルス信
号の特定の期間に関する要求値を満足させることのでき
る技術を提供する。 【解決手段】 クロック信号ＣＬＫの立ち上がりエッジ
から第１の遅延時間Ｔｄ１だけ遅延したエッジを有する
第１の遅延信号Ｑ３０，Ｑ３４を生成する。また、クロ
ック信号ＣＬＫの立ち下がりエッジから第２の遅延時間
Ｔｄ２だけ遅延したエッジを有する第２の遅延信号Ｑ３
２，Ｑ３６を生成する。そして、これらの第１の遅延信
号Ｑ３０，Ｑ３４と、第２の遅延信号Ｑ３２，Ｑ３６と
の論理演算を行うことによって、パルス信号Ｓoutを生
成する。
も、クロック信号の周期を過度に低下させずにパルス信
号の特定の期間に関する要求値を満足させることのでき
る技術を提供する。 【解決手段】 クロック信号ＣＬＫの立ち上がりエッジ
から第１の遅延時間Ｔｄ１だけ遅延したエッジを有する
第１の遅延信号Ｑ３０，Ｑ３４を生成する。また、クロ
ック信号ＣＬＫの立ち下がりエッジから第２の遅延時間
Ｔｄ２だけ遅延したエッジを有する第２の遅延信号Ｑ３
２，Ｑ３６を生成する。そして、これらの第１の遅延信
号Ｑ３０，Ｑ３４と、第２の遅延信号Ｑ３２，Ｑ３６と
の論理演算を行うことによって、パルス信号Ｓoutを生
成する。
Description
【０００１】
【発明の属する技術分野】この発明は、一定周期のクロ
ック信号から特定のパルス信号を生成する技術に関す
る。
ック信号から特定のパルス信号を生成する技術に関す
る。
【０００２】
【従来の技術】図１３は、クロック信号ＣＬＫから特定
のパルス信号Ｑ２３０を生成するための従来のパルス信
号生成回路２００の一例を示すブロック図である。この
回路２００は、Ｄフリップフロップ２１０（以下、「Ｄ
ＦＦ２１０」と呼ぶ）と、直列に接続された２つの遅延
素子２２０，２２２と、２つの入力端子の一方が反転入
力端子となっているＮＡＮＤゲート２３０とを備えてい
る。クロック信号ＣＬＫは、ＤＦＦ２１０のクロック入
力端子に与えられている。ＤＦＦ２１０の出力Ｑ２１０
は第１の遅延素子２２０に入力されており、反転出力＃
Ｑ２１０はＤ入力端子にフィードバックされている。第
１の遅延素子２２０で遅延された遅延信号Ｑ２２０は、
ＮＡＮＤゲート２３０の非反転入力端子に入力される。
また、この遅延信号Ｑ２２０は、第２の遅延素子２２２
でさらに遅延された後にＮＡＮＤゲート２３０の反転入
力端子に入力される。
のパルス信号Ｑ２３０を生成するための従来のパルス信
号生成回路２００の一例を示すブロック図である。この
回路２００は、Ｄフリップフロップ２１０（以下、「Ｄ
ＦＦ２１０」と呼ぶ）と、直列に接続された２つの遅延
素子２２０，２２２と、２つの入力端子の一方が反転入
力端子となっているＮＡＮＤゲート２３０とを備えてい
る。クロック信号ＣＬＫは、ＤＦＦ２１０のクロック入
力端子に与えられている。ＤＦＦ２１０の出力Ｑ２１０
は第１の遅延素子２２０に入力されており、反転出力＃
Ｑ２１０はＤ入力端子にフィードバックされている。第
１の遅延素子２２０で遅延された遅延信号Ｑ２２０は、
ＮＡＮＤゲート２３０の非反転入力端子に入力される。
また、この遅延信号Ｑ２２０は、第２の遅延素子２２２
でさらに遅延された後にＮＡＮＤゲート２３０の反転入
力端子に入力される。
【０００３】図１４（ａ）〜（ｆ）は、このパルス信号
生成回路２００の動作を示すタイミングチャートであ
る。第１の遅延素子２２０から出力される第１の遅延信
号Ｑ２２０（図１４（ｃ））は、クロック信号ＣＬＫの
立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延し
たエッジを有している。また、第２の遅延素子２２２か
ら出力される第２の遅延信号Ｑ２２２（図１４（ｄ））
は、第１の遅延信号Ｑ２２０の立ち上がりエッジからさ
らに第２の遅延時間Ｔｄ２だけ遅延したエッジを有して
いる。従って、第２の遅延信号Ｑ２２２のエッジは、ク
ロック信号ＣＬＫの立ち上がりエッジからは、遅延時間
（Ｔｄ１＋Ｔｄ２）だけ遅延している。ＮＡＮＤゲート
２３０は、これらの２つの遅延信号Ｑ２２０，Ｑ２２２
から、図１４（ｅ）に示すパルス信号Ｑ２３０（図１４
（ｅ））を生成する。
生成回路２００の動作を示すタイミングチャートであ
る。第１の遅延素子２２０から出力される第１の遅延信
号Ｑ２２０（図１４（ｃ））は、クロック信号ＣＬＫの
立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延し
たエッジを有している。また、第２の遅延素子２２２か
ら出力される第２の遅延信号Ｑ２２２（図１４（ｄ））
は、第１の遅延信号Ｑ２２０の立ち上がりエッジからさ
らに第２の遅延時間Ｔｄ２だけ遅延したエッジを有して
いる。従って、第２の遅延信号Ｑ２２２のエッジは、ク
ロック信号ＣＬＫの立ち上がりエッジからは、遅延時間
（Ｔｄ１＋Ｔｄ２）だけ遅延している。ＮＡＮＤゲート
２３０は、これらの２つの遅延信号Ｑ２２０，Ｑ２２２
から、図１４（ｅ）に示すパルス信号Ｑ２３０（図１４
（ｅ））を生成する。
【０００４】このパルス信号Ｑ２３０は、例えばＲＡＭ
の書き込み制御信号として使用される。すなわち、パル
ス信号Ｑ２３０は、クロック信号ＣＬＫの一周期Ｔｃの
間に、特定の期間ＴｗだけＬレベルとなるような信号と
して設計されている。この期間Ｔｗの直前にはセットア
ップ時間Ｔｓが設定されており、また、期間Ｔｗの直後
にはホールド時間Ｔｈが設定されている。これらの期間
Ｔｓ，Ｔｗ，Ｔｈには、設計上の要求値がそれぞれ設定
される。２つの遅延時間Ｔｄ１，Ｔｄ２は、これらの期
間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求値を満足するよう
に設定される。
の書き込み制御信号として使用される。すなわち、パル
ス信号Ｑ２３０は、クロック信号ＣＬＫの一周期Ｔｃの
間に、特定の期間ＴｗだけＬレベルとなるような信号と
して設計されている。この期間Ｔｗの直前にはセットア
ップ時間Ｔｓが設定されており、また、期間Ｔｗの直後
にはホールド時間Ｔｈが設定されている。これらの期間
Ｔｓ，Ｔｗ，Ｔｈには、設計上の要求値がそれぞれ設定
される。２つの遅延時間Ｔｄ１，Ｔｄ２は、これらの期
間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求値を満足するよう
に設定される。
【０００５】
【発明が解決しようとする課題】しかし、この回路の設
計においては、遅延素子２２０，２２２の製造誤差や温
度依存性等による遅延時間のバラツキを考慮して、遅延
時間Ｔｄ１，Ｔｄ２にかなり大きな誤差を想定するのが
普通である。このため、図１３に示す従来の回路の設計
では、これらの期間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求
値を満足するように遅延時間Ｔｄ１，Ｔｄ２を設定する
ことが困難な場合がある。ここで、仮に、３つの期間Ｔ
ｓ，Ｔｗ，Ｔｈに以下のような要求値が設定されている
場合を想定する。
計においては、遅延素子２２０，２２２の製造誤差や温
度依存性等による遅延時間のバラツキを考慮して、遅延
時間Ｔｄ１，Ｔｄ２にかなり大きな誤差を想定するのが
普通である。このため、図１３に示す従来の回路の設計
では、これらの期間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求
値を満足するように遅延時間Ｔｄ１，Ｔｄ２を設定する
ことが困難な場合がある。ここで、仮に、３つの期間Ｔ
ｓ，Ｔｗ，Ｔｈに以下のような要求値が設定されている
場合を想定する。
【０００６】条件Ｃ１：Ｔｓ≧１ｎｓ； 条件Ｃ２：Ｔｗ≧１０ｎｓ； 条件Ｃ３：Ｔｈ≧３ｎｓ
【０００７】ところで、温度特性等による遅延時間Ｔｄ
１，Ｔｄ２の変動は、通常は、ノミナル値（典型値）の
約０．６倍から約１．６倍の間の値を取る。従って、遅
延時間Ｔｄ１，Ｔｄ２の最大値は、最小値の約２．７倍
（＝１．６／０．６）程度にもなりうる。このような誤
差を考慮すると、上記条件Ｃ１〜Ｃ３は、以下のように
書き換えられる。
１，Ｔｄ２の変動は、通常は、ノミナル値（典型値）の
約０．６倍から約１．６倍の間の値を取る。従って、遅
延時間Ｔｄ１，Ｔｄ２の最大値は、最小値の約２．７倍
（＝１．６／０．６）程度にもなりうる。このような誤
差を考慮すると、上記条件Ｃ１〜Ｃ３は、以下のように
書き換えられる。
【０００８】条件Ｃ１ａ：Ｔｓ＝Ｔｄ１＝１ｎｓ（mi
n）〜２．７ｎｓ（max）； 条件Ｃ２ａ：Ｔｗ＝Ｔｄ２＝１０ｎｓ（min）〜２７ｎ
ｓ（max）； 条件Ｃ３ａ：Ｔｈ≧３ｎｓ
n）〜２．７ｎｓ（max）； 条件Ｃ２ａ：Ｔｗ＝Ｔｄ２＝１０ｎｓ（min）〜２７ｎ
ｓ（max）； 条件Ｃ３ａ：Ｔｈ≧３ｎｓ
【０００９】ここで、（min）は遅延時間Ｔｄ１，Ｔｄ
２が最小値となる条件を意味し、（max）は遅延時間Ｔ
ｄ１，Ｔｄ２が最大値となる条件を意味する。従って、
遅延時間Ｔｄ１，Ｔｄ２がいずれも最大値となる条件で
は、クロック周期Ｔｃは約３３ｎｓ（＝２．７＋２７＋
３）となり、これは約３０ＭＨｚに相当する。一方、上
記条件Ｃ１ａ〜Ｃ３ａから決まるクロック周期Ｔｃの最
小値（ＲＡＭのサイクル期間）は１４（＝１＋１０＋
３）ｎｓであり、これは約７１ＭＨｚに相当する。すな
わち、約７１ＭＨｚで動作させることが可能なＲＡＭを
用いたとしても、図１３の回路で書き込み制御信号を生
成する場合には、そのＲＡＭを約３０ＭＨｚ（約４２％
の速度）で動作させることができるだけである。
２が最小値となる条件を意味し、（max）は遅延時間Ｔ
ｄ１，Ｔｄ２が最大値となる条件を意味する。従って、
遅延時間Ｔｄ１，Ｔｄ２がいずれも最大値となる条件で
は、クロック周期Ｔｃは約３３ｎｓ（＝２．７＋２７＋
３）となり、これは約３０ＭＨｚに相当する。一方、上
記条件Ｃ１ａ〜Ｃ３ａから決まるクロック周期Ｔｃの最
小値（ＲＡＭのサイクル期間）は１４（＝１＋１０＋
３）ｎｓであり、これは約７１ＭＨｚに相当する。すな
わち、約７１ＭＨｚで動作させることが可能なＲＡＭを
用いたとしても、図１３の回路で書き込み制御信号を生
成する場合には、そのＲＡＭを約３０ＭＨｚ（約４２％
の速度）で動作させることができるだけである。
【００１０】このように、従来のパルス信号生成回路で
は、パルス信号の特定の期間に関する要求値を満足させ
るためには、遅延素子における遅延時間の変動を考慮し
て、クロック信号の周期をかなり低下させなければなら
ないという問題があった。
は、パルス信号の特定の期間に関する要求値を満足させ
るためには、遅延素子における遅延時間の変動を考慮し
て、クロック信号の周期をかなり低下させなければなら
ないという問題があった。
【００１１】本発明は、上述した従来の課題を解決する
ためになされたものであり、遅延素子における遅延時間
の変動を考慮しても、クロック信号の周期を過度に低下
させずにパルス信号の特定の期間に関する要求値を満足
させることのできる技術を提供することを目的とする。
ためになされたものであり、遅延素子における遅延時間
の変動を考慮しても、クロック信号の周期を過度に低下
させずにパルス信号の特定の期間に関する要求値を満足
させることのできる技術を提供することを目的とする。
【００１２】
【課題を解決するための手段およびその作用・効果】上
記目的を達成するために、本発明は、一定周期のクロッ
ク信号から特定のパルス信号を生成するための回路であ
って、前記クロック信号の立ち上がりエッジと立ち上が
りエッジとを検出するエッジ検出部と、第１の遅延量を
有する少なくとも１つの第１の遅延素子を有し、前記ク
ロック信号の立ち上がりエッジから前記第１の遅延量で
遅延した第１の遅延エッジを有する少なくとも１つの第
１の遅延信号を生成する第１の遅延信号生成部と、第２
の遅延量を有する少なくとも１つの第２の遅延素子を有
し、前記クロック信号の立ち下がりエッジから前記第２
の遅延量で遅延した第２の遅延エッジを有する少なくと
も１つの第２の遅延信号を生成する第２の遅延信号生成
部と、前記少なくとも１つの第１の遅延信号と、前記少
なくとも１つの第２の遅延信号との論理演算を行うこと
によって前記パルス信号を生成する論理演算部と、を備
えることを特徴とする。
記目的を達成するために、本発明は、一定周期のクロッ
ク信号から特定のパルス信号を生成するための回路であ
って、前記クロック信号の立ち上がりエッジと立ち上が
りエッジとを検出するエッジ検出部と、第１の遅延量を
有する少なくとも１つの第１の遅延素子を有し、前記ク
ロック信号の立ち上がりエッジから前記第１の遅延量で
遅延した第１の遅延エッジを有する少なくとも１つの第
１の遅延信号を生成する第１の遅延信号生成部と、第２
の遅延量を有する少なくとも１つの第２の遅延素子を有
し、前記クロック信号の立ち下がりエッジから前記第２
の遅延量で遅延した第２の遅延エッジを有する少なくと
も１つの第２の遅延信号を生成する第２の遅延信号生成
部と、前記少なくとも１つの第１の遅延信号と、前記少
なくとも１つの第２の遅延信号との論理演算を行うこと
によって前記パルス信号を生成する論理演算部と、を備
えることを特徴とする。
【００１３】このパルス信号生成回路では、クロック信
号の立ち上がりエッジから第１の遅延信号を生成し、ク
ロック信号の立ち下がりエッジから第２の遅延信号を生
成して、これらの遅延信号の論理演算を行うことによっ
てパルス信号を生成するので、従来のようにクロック信
号の立ち上がりエッジのみからパルス信号を生成する場
合に比べて、遅延量の変動の影響を小さくすることがで
きる。この結果、遅延素子における遅延量の変動を考慮
しても、クロック信号の周期を過度に低下させずにパル
ス信号の特定の期間に関する要求値を満足させることが
可能である。
号の立ち上がりエッジから第１の遅延信号を生成し、ク
ロック信号の立ち下がりエッジから第２の遅延信号を生
成して、これらの遅延信号の論理演算を行うことによっ
てパルス信号を生成するので、従来のようにクロック信
号の立ち上がりエッジのみからパルス信号を生成する場
合に比べて、遅延量の変動の影響を小さくすることがで
きる。この結果、遅延素子における遅延量の変動を考慮
しても、クロック信号の周期を過度に低下させずにパル
ス信号の特定の期間に関する要求値を満足させることが
可能である。
【００１４】なお、前記パルス信号の一周期は、前記ク
ロック信号の一周期と同一に設定されることが好まし
い。この構成では、遅延量の変動によるパルス信号への
影響を小さく抑えることが可能である。
ロック信号の一周期と同一に設定されることが好まし
い。この構成では、遅延量の変動によるパルス信号への
影響を小さく抑えることが可能である。
【００１５】また、前記第１と第２の遅延量は、前記ク
ロック信号の一周期の１／２未満の値にそれぞれ設定さ
れていることが好ましい。この構成では、遅延量そのも
のが小さくなるので、温度特性などに起因する遅延量の
変動も小さく抑えることが可能である。
ロック信号の一周期の１／２未満の値にそれぞれ設定さ
れていることが好ましい。この構成では、遅延量そのも
のが小さくなるので、温度特性などに起因する遅延量の
変動も小さく抑えることが可能である。
【００１６】さらに、前記第１と第２の遅延量は互いに
等しいことが好ましい。この構成では、遅延量が変動し
ても、第１の遅延量で決定されるパルス信号のエッジ
と、第２の遅延量で決定されるパルス信号のエッジとの
間の期間が常にほぼ一定に保たれる。
等しいことが好ましい。この構成では、遅延量が変動し
ても、第１の遅延量で決定されるパルス信号のエッジ
と、第２の遅延量で決定されるパルス信号のエッジとの
間の期間が常にほぼ一定に保たれる。
【００１７】なお、前記エッジ検出部は、第１のクロッ
ク入力端子と第１のＤ入力端子と第１の出力端子と第１
の反転出力端子とを有し、前記クロック信号が第１のク
ロック入力端子に入力されているとともに、前記第１の
反転出力端子からの反転出力が前記第１のＤ入力端子に
フィードバックされている第１のＤフリップフロップ
と、第２のクロック入力端子と第２のＤ入力端子と第２
の出力端子と第２の反転出力端子とを有し、前記クロッ
ク信号を反転した反転クロック信号が前記第２のクロッ
ク入力端子に入力されているとともに、前記第１のＤフ
リップフロップの前記第１の出力端子からの出力が前記
第２のＤ入力端子に入力されている第２のフリップフロ
ップと、を備えていてもよい。このとき、前記第１のＤ
フリップフロップの前記第１の出力端子からの出力が前
記第１の遅延素子に入力されているとともに、前記第２
のＤフリップフロップの前記第２の出力端子からの出力
が前記第２の遅延素子に入力されている。
ク入力端子と第１のＤ入力端子と第１の出力端子と第１
の反転出力端子とを有し、前記クロック信号が第１のク
ロック入力端子に入力されているとともに、前記第１の
反転出力端子からの反転出力が前記第１のＤ入力端子に
フィードバックされている第１のＤフリップフロップ
と、第２のクロック入力端子と第２のＤ入力端子と第２
の出力端子と第２の反転出力端子とを有し、前記クロッ
ク信号を反転した反転クロック信号が前記第２のクロッ
ク入力端子に入力されているとともに、前記第１のＤフ
リップフロップの前記第１の出力端子からの出力が前記
第２のＤ入力端子に入力されている第２のフリップフロ
ップと、を備えていてもよい。このとき、前記第１のＤ
フリップフロップの前記第１の出力端子からの出力が前
記第１の遅延素子に入力されているとともに、前記第２
のＤフリップフロップの前記第２の出力端子からの出力
が前記第２の遅延素子に入力されている。
【００１８】この構成では、クロック信号の立ち上がり
エッジと立ち上がりエッジとをうまく検出することが可
能である。
エッジと立ち上がりエッジとをうまく検出することが可
能である。
【００１９】なお、本発明は、種々の態様で実現するこ
とが可能であり、例えば、パルス信号生成回路やパルス
信号生成方法等の態様で実現することができる。
とが可能であり、例えば、パルス信号生成回路やパルス
信号生成方法等の態様で実現することができる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。 Ａ．第１実施例： Ｂ．第２実施例： Ｃ．第３実施例： Ｄ．第４実施例： Ｅ．第５実施例： Ｆ．第６実施例： Ｇ．変形例：
例に基づいて以下の順序で説明する。 Ａ．第１実施例： Ｂ．第２実施例： Ｃ．第３実施例： Ｄ．第４実施例： Ｅ．第５実施例： Ｆ．第６実施例： Ｇ．変形例：
【００２１】Ａ．第１実施例：図１は、本発明の第１実
施例としてのパルス信号生成回路１００の構成を示すブ
ロック図である。このパルス信号生成回路１００は、２
つのＤフリップフロップ２０，２２と、２つの遅延素子
３０，３２と、２つの入力端子の一方が非反転入力端子
となっているＮＡＮＤゲート４０とを備えている。な
お、以下では「Ｄフリップフロップ」を「ＤＦＦ」と呼
ぶ。
施例としてのパルス信号生成回路１００の構成を示すブ
ロック図である。このパルス信号生成回路１００は、２
つのＤフリップフロップ２０，２２と、２つの遅延素子
３０，３２と、２つの入力端子の一方が非反転入力端子
となっているＮＡＮＤゲート４０とを備えている。な
お、以下では「Ｄフリップフロップ」を「ＤＦＦ」と呼
ぶ。
【００２２】クロック信号ＣＬＫは、第１のＤＦＦ２０
のクロック入力端子に入力されているとともに、反転さ
れて第２のＤＦＦ２２のクロック端子にも入力されてい
る。第１のＤＦＦ２０の反転出力＃Ｑ２０は、第１のＤ
ＦＦ２０のＤ入力端子にフィードバックされている。第
１のＤＦＦ２０の出力Ｑ２０は、第２のＤＦＦ２２のＤ
入力端子に入力されているとともに、第１の遅延素子３
０にも入力されている。第２のＤＦＦ２２の出力Ｑ２２
は、第２の遅延素子３２に入力されている。第１の遅延
素子３０で遅延された第１の遅延信号Ｑ３０は、ＮＡＮ
Ｄゲート４０の非反転入力端子に入力される。また、第
２の遅延素子３２で遅延された第２の遅延信号Ｑ３２
は、ＮＡＮＤゲート４０の反転入力端子に入力される。
なお、２つのＤＦＦ２０，２２は、初期状態ではリセッ
トされているので、初期状態ではそれらの出力Ｑ２０，
Ｑ２２はＬレベルをとる。
のクロック入力端子に入力されているとともに、反転さ
れて第２のＤＦＦ２２のクロック端子にも入力されてい
る。第１のＤＦＦ２０の反転出力＃Ｑ２０は、第１のＤ
ＦＦ２０のＤ入力端子にフィードバックされている。第
１のＤＦＦ２０の出力Ｑ２０は、第２のＤＦＦ２２のＤ
入力端子に入力されているとともに、第１の遅延素子３
０にも入力されている。第２のＤＦＦ２２の出力Ｑ２２
は、第２の遅延素子３２に入力されている。第１の遅延
素子３０で遅延された第１の遅延信号Ｑ３０は、ＮＡＮ
Ｄゲート４０の非反転入力端子に入力される。また、第
２の遅延素子３２で遅延された第２の遅延信号Ｑ３２
は、ＮＡＮＤゲート４０の反転入力端子に入力される。
なお、２つのＤＦＦ２０，２２は、初期状態ではリセッ
トされているので、初期状態ではそれらの出力Ｑ２０，
Ｑ２２はＬレベルをとる。
【００２３】図２は、第１実施例のパルス信号生成回路
１００の動作を示すタイミングチャートである。第１の
ＤＦＦ２０の出力Ｑ２０（図２（ｂ））は、クロック信
号ＣＬＫの立ち上がりエッジのたびにレベルが反転する
信号である。一方、第２のＤＦＦ２２の出力Ｑ２２（図
２（ｃ））は、クロック信号ＣＬＫの立ち下がりエッジ
のたびにレベルが反転する信号である。
１００の動作を示すタイミングチャートである。第１の
ＤＦＦ２０の出力Ｑ２０（図２（ｂ））は、クロック信
号ＣＬＫの立ち上がりエッジのたびにレベルが反転する
信号である。一方、第２のＤＦＦ２２の出力Ｑ２２（図
２（ｃ））は、クロック信号ＣＬＫの立ち下がりエッジ
のたびにレベルが反転する信号である。
【００２４】第１のＤＦＦ２０の出力Ｑ２０は、第１の
遅延素子３０で第１の遅延時間Ｔｄ１だけ遅延されて第
１の遅延信号Ｑ３０（図２（ｄ））となる。一方、第２
のＤＦＦ２２の出力Ｑ２２は、第２の遅延素子３２で第
２の遅延時間Ｔｄ２だけ遅延されて第２の遅延信号Ｑ３
２（図２（ｅ））となる。すなわち、第１の遅延信号Ｑ
３０は、クロック信号ＣＬＫの立ち上がりエッジから第
１の遅延時間Ｔｄ１だけ遅延したエッジを有する信号で
ある。また、第２の遅延信号Ｑ３２は、クロック信号Ｃ
ＬＫの立ち下がりエッジから第２の遅延時間Ｔｄ２だけ
遅延したエッジを有する信号である。ＮＡＮＤゲート４
０は、これらの遅延信号Ｑ３０，Ｑ３２を論理演算する
ことによって、パルス信号Ｑ４０（図２（ｆ））を生成
する。
遅延素子３０で第１の遅延時間Ｔｄ１だけ遅延されて第
１の遅延信号Ｑ３０（図２（ｄ））となる。一方、第２
のＤＦＦ２２の出力Ｑ２２は、第２の遅延素子３２で第
２の遅延時間Ｔｄ２だけ遅延されて第２の遅延信号Ｑ３
２（図２（ｅ））となる。すなわち、第１の遅延信号Ｑ
３０は、クロック信号ＣＬＫの立ち上がりエッジから第
１の遅延時間Ｔｄ１だけ遅延したエッジを有する信号で
ある。また、第２の遅延信号Ｑ３２は、クロック信号Ｃ
ＬＫの立ち下がりエッジから第２の遅延時間Ｔｄ２だけ
遅延したエッジを有する信号である。ＮＡＮＤゲート４
０は、これらの遅延信号Ｑ３０，Ｑ３２を論理演算する
ことによって、パルス信号Ｑ４０（図２（ｆ））を生成
する。
【００２５】パルス信号Ｑ４０の立ち下がりエッジは、
クロック信号ＣＬＫの立ち上がりエッジから第１の遅延
時間Ｔｄ１だけ遅延している。また、パルス信号Ｑ４０
の立ち上がりエッジは、クロック信号ＣＬＫの立ち下が
りエッジから第２の遅延時間Ｔｄ２だけ遅延している。
このように、第１実施例のパルス信号生成回路１００で
は、パルス信号Ｑ４０の立ち下がりエッジと立ち上がり
エッジとが、同じクロック信号の異なる種類のエッジか
らの遅延によってそれぞれ生成されているので、遅延時
間の誤差によるパルス信号への影響が少なくて済むとい
う利点がある。この結果、以下に説明するように、クロ
ック信号ＣＬＫの周期Ｔｃを従来に比べて短く設定する
ことが可能である。
クロック信号ＣＬＫの立ち上がりエッジから第１の遅延
時間Ｔｄ１だけ遅延している。また、パルス信号Ｑ４０
の立ち上がりエッジは、クロック信号ＣＬＫの立ち下が
りエッジから第２の遅延時間Ｔｄ２だけ遅延している。
このように、第１実施例のパルス信号生成回路１００で
は、パルス信号Ｑ４０の立ち下がりエッジと立ち上がり
エッジとが、同じクロック信号の異なる種類のエッジか
らの遅延によってそれぞれ生成されているので、遅延時
間の誤差によるパルス信号への影響が少なくて済むとい
う利点がある。この結果、以下に説明するように、クロ
ック信号ＣＬＫの周期Ｔｃを従来に比べて短く設定する
ことが可能である。
【００２６】ここでは、上述した従来技術で説明した例
と同様に、ＮＡＮＤゲート４０からの出力信号Ｑ４０
（図２（ｆ））の３つの期間Ｔｓ，Ｔｗ，Ｔｈに、それ
ぞれ以下のような条件Ｃ１〜Ｃ３が設定されているもの
と仮定する。
と同様に、ＮＡＮＤゲート４０からの出力信号Ｑ４０
（図２（ｆ））の３つの期間Ｔｓ，Ｔｗ，Ｔｈに、それ
ぞれ以下のような条件Ｃ１〜Ｃ３が設定されているもの
と仮定する。
【００２７】条件Ｃ１：Ｔｓ≧１ｎｓ； 条件Ｃ２：Ｔｗ≧１０ｎｓ； 条件Ｃ３：Ｔｈ≧３ｎｓ
【００２８】図２（ｆ）から理解できるように、これら
の期間Ｔｓ，Ｔｗ，Ｔｈは、クロック信号ＣＬＫの周期
Ｔｃおよび遅延時間Ｔｄ１，Ｔｄ２と、以下の（１）〜
（３）式の関係がある。
の期間Ｔｓ，Ｔｗ，Ｔｈは、クロック信号ＣＬＫの周期
Ｔｃおよび遅延時間Ｔｄ１，Ｔｄ２と、以下の（１）〜
（３）式の関係がある。
【００２９】 Ｔｓ＝Ｔｄ１ …（１） Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１ …（２） Ｔｈ＝Ｔｃ／２−Ｔｄ２ …（３）
【００３０】このとき、上記条件Ｃ１〜Ｃ３は、以下の
条件Ｃ４〜Ｃ６に書き換えられる。 条件Ｃ４：Ｔｓ＝Ｔｄ１≧１ｎｓ； 条件Ｃ５：Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１≧１０ｎ
ｓ； 条件Ｃ６：Ｔｈ＝Ｔｃ／２−Ｔｄ２≧３ｎｓ
条件Ｃ４〜Ｃ６に書き換えられる。 条件Ｃ４：Ｔｓ＝Ｔｄ１≧１ｎｓ； 条件Ｃ５：Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１≧１０ｎ
ｓ； 条件Ｃ６：Ｔｈ＝Ｔｃ／２−Ｔｄ２≧３ｎｓ
【００３１】ここで、第１の遅延時間Ｔｄ１の最大値Ｔ
ｄ１maxは、その最小値Ｔｄ１minの２．７倍であると仮
定し、第２の遅延時間Ｔｄ２の最大値Ｔｄ２maxもその
最小値Ｔｄ２minの２．７倍であると仮定する。また、
２つの遅延時間Ｔｄ１，Ｔｄ２のうちの一方が最小値を
取るときには他方も最小値をとり、一方が最大値を取る
ときには他方も最大値をとると仮定する。この後者の仮
定は、遅延時間の最大値や最小値に、遅延素子３０，３
２の温度依存性の影響が含まれていることを考慮したも
のである。すなわち、一方の遅延素子が温度依存性の影
響で最大値を取るときに他方の遅延素子が温度依存性の
影響で最小値を取る、という事態は考えられず、両方が
共に最小値を取るか、共に最大値を取ると考えるのが妥
当である。
ｄ１maxは、その最小値Ｔｄ１minの２．７倍であると仮
定し、第２の遅延時間Ｔｄ２の最大値Ｔｄ２maxもその
最小値Ｔｄ２minの２．７倍であると仮定する。また、
２つの遅延時間Ｔｄ１，Ｔｄ２のうちの一方が最小値を
取るときには他方も最小値をとり、一方が最大値を取る
ときには他方も最大値をとると仮定する。この後者の仮
定は、遅延時間の最大値や最小値に、遅延素子３０，３
２の温度依存性の影響が含まれていることを考慮したも
のである。すなわち、一方の遅延素子が温度依存性の影
響で最大値を取るときに他方の遅延素子が温度依存性の
影響で最小値を取る、という事態は考えられず、両方が
共に最小値を取るか、共に最大値を取ると考えるのが妥
当である。
【００３２】ところで、上記条件Ｃ４は、第１の遅延時
間Ｔｄ１がその最小値Ｔｄ１minを取るときに最も厳し
い。また、上記条件Ｃ６は、第２の遅延時間Ｔｄ２がそ
の最大値Ｔｄ２max（＝２．７×Ｔｄ２min）を取るとき
に最も厳しい。従って、条件Ｃ４〜Ｃ６は、次の条件Ｃ
４ａ〜Ｃ６ａに書き換えることができる。
間Ｔｄ１がその最小値Ｔｄ１minを取るときに最も厳し
い。また、上記条件Ｃ６は、第２の遅延時間Ｔｄ２がそ
の最大値Ｔｄ２max（＝２．７×Ｔｄ２min）を取るとき
に最も厳しい。従って、条件Ｃ４〜Ｃ６は、次の条件Ｃ
４ａ〜Ｃ６ａに書き換えることができる。
【００３３】条件Ｃ４ａ：Ｔｓ＝Ｔｄ１min≧１ｎｓ 条件Ｃ５ａ：Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１≧１０ｎ
ｓ 条件Ｃ６ａ：Ｔｈ＝Ｔｃ／２−２．７×Ｔｄ２min≧３
ｎｓ
ｓ 条件Ｃ６ａ：Ｔｈ＝Ｔｃ／２−２．７×Ｔｄ２min≧３
ｎｓ
【００３４】ここで、遅延時間Ｔｄ１，Ｔｄ２がそれぞ
れの最小値Ｔｄ１min，Ｔｄ２minを取るときに、期間Ｔ
ｗが１０ｎｓとなる場合を想定する。このとき、次の
（４）〜（６）式が成立する。 Ｔｄ１min≧１ｎｓ …（４） Ｔｄ２min＋Ｔｃ／２−Ｔｄ１min＝１０ｎｓ …（５） Ｔｃ／２−２．７×Ｔｄ２min≧３ｎｓ …（６）
れの最小値Ｔｄ１min，Ｔｄ２minを取るときに、期間Ｔ
ｗが１０ｎｓとなる場合を想定する。このとき、次の
（４）〜（６）式が成立する。 Ｔｄ１min≧１ｎｓ …（４） Ｔｄ２min＋Ｔｃ／２−Ｔｄ１min＝１０ｎｓ …（５） Ｔｃ／２−２．７×Ｔｄ２min≧３ｎｓ …（６）
【００３５】（５）式を（４）式に代入すると、次の
（７）式が得られる。 Ｔｄ２min＋Ｔｃ／２≧１１ｎｓ …（７）
（７）式が得られる。 Ｔｄ２min＋Ｔｃ／２≧１１ｎｓ …（７）
【００３６】（６）式と（７）式をＴｃについて解く
と、下記の（８）式が得られる。 Ｔｃ≧１７．７ｎｓ …（８）
と、下記の（８）式が得られる。 Ｔｃ≧１７．７ｎｓ …（８）
【００３７】ここで、Ｔｄ１min＝１ｎｓ，Ｔｃ＝１
７．７ｎｓの場合を考えると、（５）式から、Ｔｄ２mi
nは２．１５ｎｓとなる。Ｔｃ＝１７．７ｎｓ，Ｔｄ１
＝Ｔｄ１min＝１ｎｓ，Ｔｄ２＝Ｔｄ２min＝２．１５ｎ
ｓのときに上記条件Ｃ４〜Ｃ６が成立することは、容易
に確認できる。
７．７ｎｓの場合を考えると、（５）式から、Ｔｄ２mi
nは２．１５ｎｓとなる。Ｔｃ＝１７．７ｎｓ，Ｔｄ１
＝Ｔｄ１min＝１ｎｓ，Ｔｄ２＝Ｔｄ２min＝２．１５ｎ
ｓのときに上記条件Ｃ４〜Ｃ６が成立することは、容易
に確認できる。
【００３８】一方、遅延時間Ｔｄ１，Ｔｄ２の最大値Ｔ
ｄ１max，Ｔｄ２maxは、それぞれの最小値Ｔｄ１min，
Ｔｄ２minの２．７倍なので、それぞれ２．７ｎｓ，
５．８ｎｓとなる。この最大値条件のとき、すなわち、
Ｔｃ＝１７．７ｎｓ，Ｔｄ１＝Ｔｄ１max＝２．７ｎ
ｓ，Ｔｄ２＝Ｔｄ２max＝５．８ｎｓのときも、上記条
件Ｃ４〜Ｃ６が成立することが確認できる。従って、遅
延時間Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周
期Ｔｃを１７．７ｎｓ（５６．５ＭＨｚ）に設定すれ
ば、パルス信号Ｑ４０の各期間Ｔｓ，Ｔｗ，Ｔｈの要求
値を満足することが可能である。
ｄ１max，Ｔｄ２maxは、それぞれの最小値Ｔｄ１min，
Ｔｄ２minの２．７倍なので、それぞれ２．７ｎｓ，
５．８ｎｓとなる。この最大値条件のとき、すなわち、
Ｔｃ＝１７．７ｎｓ，Ｔｄ１＝Ｔｄ１max＝２．７ｎ
ｓ，Ｔｄ２＝Ｔｄ２max＝５．８ｎｓのときも、上記条
件Ｃ４〜Ｃ６が成立することが確認できる。従って、遅
延時間Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周
期Ｔｃを１７．７ｎｓ（５６．５ＭＨｚ）に設定すれ
ば、パルス信号Ｑ４０の各期間Ｔｓ，Ｔｗ，Ｔｈの要求
値を満足することが可能である。
【００３９】ところで、上記条件Ｃ１〜Ｃ３から決まる
クロック周期Ｔｃの最小値は１４（＝１＋１０＋３）ｎ
ｓであり、これは約７１ＭＨｚに相当する。これに対し
て、本実施例では、遅延時間の変動を考慮しても、クロ
ック周期を１７．７ｎｓ（５６．５ＭＨｚ）に設定する
ことが可能である。例えば、このパルス信号Ｑ４０をＲ
ＡＭの書き込み制御信号として使用するときには、ＲＡ
Ｍの最大可能動作周波数（７１ＭＨｚ）の約８０％の周
波数で動作させることが可能である。一方、従来技術で
説明したように、図１３に示した従来の回路では、ＲＡ
Ｍの最大可能動作周波数の約４２％の周波数（３０ＭＨ
ｚ）で動作させることが可能であるにすぎなかった。す
なわち、第１実施例の回路では、図１３に示した従来の
回路に比べて約１．９倍の周波数のパルス信号を生成す
ることが可能である。
クロック周期Ｔｃの最小値は１４（＝１＋１０＋３）ｎ
ｓであり、これは約７１ＭＨｚに相当する。これに対し
て、本実施例では、遅延時間の変動を考慮しても、クロ
ック周期を１７．７ｎｓ（５６．５ＭＨｚ）に設定する
ことが可能である。例えば、このパルス信号Ｑ４０をＲ
ＡＭの書き込み制御信号として使用するときには、ＲＡ
Ｍの最大可能動作周波数（７１ＭＨｚ）の約８０％の周
波数で動作させることが可能である。一方、従来技術で
説明したように、図１３に示した従来の回路では、ＲＡ
Ｍの最大可能動作周波数の約４２％の周波数（３０ＭＨ
ｚ）で動作させることが可能であるにすぎなかった。す
なわち、第１実施例の回路では、図１３に示した従来の
回路に比べて約１．９倍の周波数のパルス信号を生成す
ることが可能である。
【００４０】以上の説明から理解できるように、第１実
施例の回路では、遅延素子３０，３２における遅延時間
Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周期Ｔｃ
を過度に低下させずにパルス信号Ｑ４０の各期間に関す
る要求値を満足させることができる。
施例の回路では、遅延素子３０，３２における遅延時間
Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周期Ｔｃ
を過度に低下させずにパルス信号Ｑ４０の各期間に関す
る要求値を満足させることができる。
【００４１】但し、遅延時間Ｔｄ１，Ｔｄ２は、クロッ
ク周期Ｔｃの１／２未満の値に設定することが好まし
い。これは、以下のような理由による。例えば、遅延時
間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合に
は、パルス信号Ｑ４０の立ち下がりエッジは、クロック
信号ＣＬＫの立ち下がりエッジの後に発生する。従っ
て、このときには、パルス信号Ｑ４０の立ち下がりエッ
ジを、クロック信号ＣＬＫの立ち下がりエッジから生成
することが可能になる。換言すれば、遅延時間Ｔｄ１が
クロック周期Ｔｃの１／２以上である場合には、遅延時
間Ｔｄ１からクロック信号の半周期Ｔｃ／２だけ減算し
た時間（Ｔｄ１−Ｔｃ／２）を算出し、クロック信号Ｃ
ＬＫの立ち下がりエッジからこの時間（Ｔｄ１−Ｔｃ／
２）だけ遅延した時刻で、パルス信号Ｑ４０の立ち下が
りエッジを発生させることができる。この方法では、遅
延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場
合に比べて遅延時間の変動による影響が少なくなるとい
う利点がある。従って、図１の回路においては、遅延時
間Ｔｄ１，Ｔｄ２はクロック周期Ｔｃの１／２未満の値
に設定することが好ましい。
ク周期Ｔｃの１／２未満の値に設定することが好まし
い。これは、以下のような理由による。例えば、遅延時
間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合に
は、パルス信号Ｑ４０の立ち下がりエッジは、クロック
信号ＣＬＫの立ち下がりエッジの後に発生する。従っ
て、このときには、パルス信号Ｑ４０の立ち下がりエッ
ジを、クロック信号ＣＬＫの立ち下がりエッジから生成
することが可能になる。換言すれば、遅延時間Ｔｄ１が
クロック周期Ｔｃの１／２以上である場合には、遅延時
間Ｔｄ１からクロック信号の半周期Ｔｃ／２だけ減算し
た時間（Ｔｄ１−Ｔｃ／２）を算出し、クロック信号Ｃ
ＬＫの立ち下がりエッジからこの時間（Ｔｄ１−Ｔｃ／
２）だけ遅延した時刻で、パルス信号Ｑ４０の立ち下が
りエッジを発生させることができる。この方法では、遅
延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場
合に比べて遅延時間の変動による影響が少なくなるとい
う利点がある。従って、図１の回路においては、遅延時
間Ｔｄ１，Ｔｄ２はクロック周期Ｔｃの１／２未満の値
に設定することが好ましい。
【００４２】ところで、パルス信号Ｑ４０のＬレベルの
期間Ｔｗは、遅延時間Ｔｄ１，Ｔｄ２の変動に応じて変
化するが、その変化の仕方は２つの遅延時間Ｔｄ１，Ｔ
ｄ２の大小関係によって異なる。図３は、第１の遅延時
間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときに、
遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合
（図３（ｂ））と、最大値をとる場合（図３（ｃ））と
を比較して示す説明図である。第１の遅延時間Ｔｄ１が
第２の遅延時間Ｔｄ２よりも小さいときには、遅延時間
が最小値をとる場合よりも最大値をとる場合の方が期間
Ｔｗが長くなることが理解できる。
期間Ｔｗは、遅延時間Ｔｄ１，Ｔｄ２の変動に応じて変
化するが、その変化の仕方は２つの遅延時間Ｔｄ１，Ｔ
ｄ２の大小関係によって異なる。図３は、第１の遅延時
間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときに、
遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合
（図３（ｂ））と、最大値をとる場合（図３（ｃ））と
を比較して示す説明図である。第１の遅延時間Ｔｄ１が
第２の遅延時間Ｔｄ２よりも小さいときには、遅延時間
が最小値をとる場合よりも最大値をとる場合の方が期間
Ｔｗが長くなることが理解できる。
【００４３】図４は、第１と第２の遅延時間Ｔｄ１，Ｔ
ｄ２が等しいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞ
れ最小値をとる場合と、それぞれ最大値をとる場合とを
比較して示す説明図である。２つの遅延時間Ｔｄ１，Ｔ
ｄ２が等しいときには、遅延時間が変動しても、期間Ｔ
ｗの長さはほぼ一定に保たれる。
ｄ２が等しいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞ
れ最小値をとる場合と、それぞれ最大値をとる場合とを
比較して示す説明図である。２つの遅延時間Ｔｄ１，Ｔ
ｄ２が等しいときには、遅延時間が変動しても、期間Ｔ
ｗの長さはほぼ一定に保たれる。
【００４４】図５は、第１の遅延時間Ｔｄ１が第２の遅
延時間Ｔｄ２よりも大きいときに、遅延時間Ｔｄ１，Ｔ
ｄ２がそれぞれ最小値をとる場合と最大値をとる場合と
を比較して示す説明図である。第１の遅延時間Ｔｄ１が
第２の遅延時間Ｔｄ２よりも大きいときには、遅延時間
が最小値をとる場合よりも、最大値をとる場合の方が期
間Ｔｗが短くなる。
延時間Ｔｄ２よりも大きいときに、遅延時間Ｔｄ１，Ｔ
ｄ２がそれぞれ最小値をとる場合と最大値をとる場合と
を比較して示す説明図である。第１の遅延時間Ｔｄ１が
第２の遅延時間Ｔｄ２よりも大きいときには、遅延時間
が最小値をとる場合よりも、最大値をとる場合の方が期
間Ｔｗが短くなる。
【００４５】このように、期間Ｔｗ（すなわち、クロッ
ク信号の立ち上がりエッジを遅延させて得られた遅延エ
ッジと、立ち下がりエッジを遅延させて得られた遅延エ
ッジとで挟まれる期間）の長さに対する遅延時間Ｔｄ
１，Ｔｄ２の変動の影響は、遅延時間Ｔｄ１，Ｔｄ２の
大小関係に依存している。従って、期間Ｔｗの要求値の
条件に応じて、遅延時間Ｔｄ１，Ｔｄ２の大小関係を適
切に設定することが好ましい。例えば、期間Ｔｗの長さ
を常にほぼ一定にするためには、遅延時間Ｔｄ１，Ｔｄ
２を等しく設定することが好ましい。
ク信号の立ち上がりエッジを遅延させて得られた遅延エ
ッジと、立ち下がりエッジを遅延させて得られた遅延エ
ッジとで挟まれる期間）の長さに対する遅延時間Ｔｄ
１，Ｔｄ２の変動の影響は、遅延時間Ｔｄ１，Ｔｄ２の
大小関係に依存している。従って、期間Ｔｗの要求値の
条件に応じて、遅延時間Ｔｄ１，Ｔｄ２の大小関係を適
切に設定することが好ましい。例えば、期間Ｔｗの長さ
を常にほぼ一定にするためには、遅延時間Ｔｄ１，Ｔｄ
２を等しく設定することが好ましい。
【００４６】パルス信号Ｑ４０は、ＲＡＭの書き込み制
御のみでなく、他の用途にも利用することが可能であ
る。図６は、パルス信号Ｑ４０を、データバス上のデー
タ転送のためのストローブパルスとして使用する例を示
す説明図である。図６（ｂ）は遅延時間Ｔｄ１，Ｔｄ２
が最小値をとる条件におけるパルス信号Ｑ４０を示し、
図６（ｄ）はその条件におけるデータバス上のデータ信
号のタイミングを示している。また、図６（ｃ）は遅延
時間Ｔｄ１，Ｔｄ２が最大値をとる条件におけるパルス
信号Ｑ４０を示し、図６（ｅ）はその条件におけるデー
タバス上のデータ信号のタイミングを示している。
御のみでなく、他の用途にも利用することが可能であ
る。図６は、パルス信号Ｑ４０を、データバス上のデー
タ転送のためのストローブパルスとして使用する例を示
す説明図である。図６（ｂ）は遅延時間Ｔｄ１，Ｔｄ２
が最小値をとる条件におけるパルス信号Ｑ４０を示し、
図６（ｄ）はその条件におけるデータバス上のデータ信
号のタイミングを示している。また、図６（ｃ）は遅延
時間Ｔｄ１，Ｔｄ２が最大値をとる条件におけるパルス
信号Ｑ４０を示し、図６（ｅ）はその条件におけるデー
タバス上のデータ信号のタイミングを示している。
【００４７】この例から理解できるように、遅延時間Ｔ
ｄ１，Ｔｄ２が温度依存性等に起因して変動し、これに
応じてパルス信号Ｑ４０のタイミングが変化するときに
は、データバス上のデータ信号のタイミングもこれと同
様な傾向で変化する。すなわち、データ信号の変化点か
らパルス信号Ｑ４０の立ち下がりエッジまでの期間Ｔｐ
や、パルス信号Ｑ４０の立ち上がりエッジからデータ信
号の変化点までの期間Ｔｑは、温度による影響を受けた
としても一定以上の長さに保たれる。従って、データ信
号のタイミングが温度依存性等の影響で変化しても、パ
ルス信号Ｑ４０をストローブパルスとして用いれば、デ
ータ転送を確実に行うことが可能である。また、上述し
たように、第１実施例の回路１００によれば、パルス信
号Ｑ４０の周波数を従来よりも大きな値に設定すること
ができるので、データ転送を高速に行うことが可能であ
る。
ｄ１，Ｔｄ２が温度依存性等に起因して変動し、これに
応じてパルス信号Ｑ４０のタイミングが変化するときに
は、データバス上のデータ信号のタイミングもこれと同
様な傾向で変化する。すなわち、データ信号の変化点か
らパルス信号Ｑ４０の立ち下がりエッジまでの期間Ｔｐ
や、パルス信号Ｑ４０の立ち上がりエッジからデータ信
号の変化点までの期間Ｔｑは、温度による影響を受けた
としても一定以上の長さに保たれる。従って、データ信
号のタイミングが温度依存性等の影響で変化しても、パ
ルス信号Ｑ４０をストローブパルスとして用いれば、デ
ータ転送を確実に行うことが可能である。また、上述し
たように、第１実施例の回路１００によれば、パルス信
号Ｑ４０の周波数を従来よりも大きな値に設定すること
ができるので、データ転送を高速に行うことが可能であ
る。
【００４８】Ｂ．第２実施例：図７は、本発明の第２実
施例のパルス信号生成回路１１０の構成を示すブロック
図である。このパルス信号生成回路１１０は、前段回路
１１２と、後段回路１１４と、ＡＮＤゲート５０とを有
している。前段回路１１２は、図１に示した第１実施例
のパルス信号生成回路１００と同じ構成を有している。
後段回路１１４は、２つのＤＦＦ２４，２６と、２つの
遅延素子３４，３６と、２つの入力端子の一方が反転入
力端子となっているＮＡＮＤゲート４２とを有してい
る。後段回路１１４内の各素子の間の接続状態は、前段
回路１１２内の各素子の間の接続状態と基本的に同じで
ある。また、後段回路１１４内の遅延素子３４，３６
は、前段回路１１２内の遅延素子３０，３２とそれぞれ
同じ遅延時間Ｔｄ１，Ｔｄ２を有している。但し、後段
回路１１４内の第１のＤＦＦ２４のＤ入力端子には、前
段回路１１２内の第２のＤＦＦ２２からの出力Ｑ２２が
入力されている。また、前段回路１１２の第１のＤＦＦ
２０と異なり、後段回路１１４の第１のＤＦＦ２４の反
転出力は、ＤＦＦ２４のＤ入力端子にはフィードバック
されていない。また、後段回路１１４内の２つのＤＦＦ
２４，２６は初期状態ではセットされているので、初期
状態ではそれらの出力Ｑ２４，Ｑ２６はＨレベルをと
る。ＡＮＤゲート５０は、前段回路１１２と後段回路１
１４の出力Ｑ４０，Ｑ４２（すなわち２つのＮＡＮＤゲ
ート４０，４２の出力）の論理積をとることによって、
最終的なパルス信号Ｓoutを生成する。
施例のパルス信号生成回路１１０の構成を示すブロック
図である。このパルス信号生成回路１１０は、前段回路
１１２と、後段回路１１４と、ＡＮＤゲート５０とを有
している。前段回路１１２は、図１に示した第１実施例
のパルス信号生成回路１００と同じ構成を有している。
後段回路１１４は、２つのＤＦＦ２４，２６と、２つの
遅延素子３４，３６と、２つの入力端子の一方が反転入
力端子となっているＮＡＮＤゲート４２とを有してい
る。後段回路１１４内の各素子の間の接続状態は、前段
回路１１２内の各素子の間の接続状態と基本的に同じで
ある。また、後段回路１１４内の遅延素子３４，３６
は、前段回路１１２内の遅延素子３０，３２とそれぞれ
同じ遅延時間Ｔｄ１，Ｔｄ２を有している。但し、後段
回路１１４内の第１のＤＦＦ２４のＤ入力端子には、前
段回路１１２内の第２のＤＦＦ２２からの出力Ｑ２２が
入力されている。また、前段回路１１２の第１のＤＦＦ
２０と異なり、後段回路１１４の第１のＤＦＦ２４の反
転出力は、ＤＦＦ２４のＤ入力端子にはフィードバック
されていない。また、後段回路１１４内の２つのＤＦＦ
２４，２６は初期状態ではセットされているので、初期
状態ではそれらの出力Ｑ２４，Ｑ２６はＨレベルをと
る。ＡＮＤゲート５０は、前段回路１１２と後段回路１
１４の出力Ｑ４０，Ｑ４２（すなわち２つのＮＡＮＤゲ
ート４０，４２の出力）の論理積をとることによって、
最終的なパルス信号Ｓoutを生成する。
【００４９】図８は、第２実施例のパルス信号生成回路
１１０の動作を示すタイミングチャートである。図８
（ａ），（ｂ），（ｃ），（ｄ）に示す信号ＣＬＫ，Ｑ
３０，Ｑ３２，Ｑ４０は、前段回路１１２の信号であ
り、第１実施例において図２（ａ），（ｄ），（ｅ），
（ｆ）に示した対応する信号とそれぞれ同じものであ
る。また、図８（ｅ），（ｆ），（ｇ）に示す信号Ｑ３
４，Ｑ３６，Ｑ４２は、後段回路１１４の信号であり、
前段回路１１２における信号Ｑ３０，Ｑ３２，Ｑ４０か
らそれぞれクロック周期Ｔｃだけ後ろにシフトした信号
になっている。例えば、前段回路１１２からの出力Ｑ４
０が奇数番目の周期Ｔｃにおけるパルス信号に相当し、
後段回路１１４からの出力Ｑ４２は偶数番目の周期Ｔｃ
におけるパルス信号に相当する。ＡＮＤゲート５０から
出力されるパルス信号Ｓoutは、これらの出力Ｑ４０，
Ｑ４２のいずれかがＬレベルである期間にＬレベルとな
るように、これらの出力Ｑ４０，Ｑ４２を論理演算する
ことによって生成されている。この結果、このパルス信
号Ｓoutは、各クロック周期Ｔｃ毎にＬレベルとなる期
間Ｔｗが１回ずつ現れる信号となっている。
１１０の動作を示すタイミングチャートである。図８
（ａ），（ｂ），（ｃ），（ｄ）に示す信号ＣＬＫ，Ｑ
３０，Ｑ３２，Ｑ４０は、前段回路１１２の信号であ
り、第１実施例において図２（ａ），（ｄ），（ｅ），
（ｆ）に示した対応する信号とそれぞれ同じものであ
る。また、図８（ｅ），（ｆ），（ｇ）に示す信号Ｑ３
４，Ｑ３６，Ｑ４２は、後段回路１１４の信号であり、
前段回路１１２における信号Ｑ３０，Ｑ３２，Ｑ４０か
らそれぞれクロック周期Ｔｃだけ後ろにシフトした信号
になっている。例えば、前段回路１１２からの出力Ｑ４
０が奇数番目の周期Ｔｃにおけるパルス信号に相当し、
後段回路１１４からの出力Ｑ４２は偶数番目の周期Ｔｃ
におけるパルス信号に相当する。ＡＮＤゲート５０から
出力されるパルス信号Ｓoutは、これらの出力Ｑ４０，
Ｑ４２のいずれかがＬレベルである期間にＬレベルとな
るように、これらの出力Ｑ４０，Ｑ４２を論理演算する
ことによって生成されている。この結果、このパルス信
号Ｓoutは、各クロック周期Ｔｃ毎にＬレベルとなる期
間Ｔｗが１回ずつ現れる信号となっている。
【００５０】以上の説明から理解できるように、第２実
施例のパルス信号生成回路１１０は、クロック信号ＣＬ
Ｋの各周期Ｔｃ毎に、Ｌレベルとなる期間Ｔｗが１回ず
つ現れるパルス信号Ｓoutを生成することができる。ま
た、このパルス信号Ｓoutを反転すれば、クロック信号
ＣＬＫの各周期Ｔｃ毎にＨレベルとなる期間Ｔｗが１回
ずつ現れるパルス信号も容易に作成可能である。従っ
て、第２実施例のパルス信号生成回路１１０では、クロ
ック信号ＣＬＫの各周期Ｔｃ毎に、所定の論理レベルを
とる期間Ｔｗが１回ずつ現れるようなパルス信号Ｓout
を生成することが可能である。
施例のパルス信号生成回路１１０は、クロック信号ＣＬ
Ｋの各周期Ｔｃ毎に、Ｌレベルとなる期間Ｔｗが１回ず
つ現れるパルス信号Ｓoutを生成することができる。ま
た、このパルス信号Ｓoutを反転すれば、クロック信号
ＣＬＫの各周期Ｔｃ毎にＨレベルとなる期間Ｔｗが１回
ずつ現れるパルス信号も容易に作成可能である。従っ
て、第２実施例のパルス信号生成回路１１０では、クロ
ック信号ＣＬＫの各周期Ｔｃ毎に、所定の論理レベルを
とる期間Ｔｗが１回ずつ現れるようなパルス信号Ｓout
を生成することが可能である。
【００５１】上述した第１実施例におけるＲＡＭの動作
周波数に関する計算は、正確には図７に示す第２実施例
のパルス信号生成回路１１０に対して適用されるもので
ある。但し、第１実施例のパルス信号生成回路１００
は、図１３に示した回路の約１．９倍の周波数のパルス
信号を生成できる点に変わりは無い。第２実施例のパル
ス信号生成回路１１０は、第１実施例のパルス信号生成
回路１００のさらに２倍の周波数を有するパルス信号を
生成することが可能である。
周波数に関する計算は、正確には図７に示す第２実施例
のパルス信号生成回路１１０に対して適用されるもので
ある。但し、第１実施例のパルス信号生成回路１００
は、図１３に示した回路の約１．９倍の周波数のパルス
信号を生成できる点に変わりは無い。第２実施例のパル
ス信号生成回路１１０は、第１実施例のパルス信号生成
回路１００のさらに２倍の周波数を有するパルス信号を
生成することが可能である。
【００５２】Ｃ．第３実施例：図９は、本発明の第３実
施例のパルス信号生成回路１２０の構成を示すブロック
図である。このパルス信号生成回路１２０は、図７に示
した第２実施例の回路から、２つのＤＦＦ２４，２６を
省略した構成を有している。また、この回路１２０で
は、２組目の遅延素子３４，３６の入力が、第２実施例
の回路とは異なる。すなわち、第１の遅延時間Ｔｄ１を
有する遅延素子３４には、第１のＤＦＦ２０の反転出力
が入力されており、第２の遅延時間Ｔｄ２を有する遅延
素子３６には、第２のＤＦＦ２２の反転出力が入力され
ている。
施例のパルス信号生成回路１２０の構成を示すブロック
図である。このパルス信号生成回路１２０は、図７に示
した第２実施例の回路から、２つのＤＦＦ２４，２６を
省略した構成を有している。また、この回路１２０で
は、２組目の遅延素子３４，３６の入力が、第２実施例
の回路とは異なる。すなわち、第１の遅延時間Ｔｄ１を
有する遅延素子３４には、第１のＤＦＦ２０の反転出力
が入力されており、第２の遅延時間Ｔｄ２を有する遅延
素子３６には、第２のＤＦＦ２２の反転出力が入力され
ている。
【００５３】この第３実施例のパルス信号生成回路１２
０も、第２実施例のパルス信号生成回路１１０とほぼ同
じパルス信号Ｓoutを生成することが可能である。ま
た、第３実施例は、第２実施例よりも回路構成が単純で
あるという利点がある。
０も、第２実施例のパルス信号生成回路１１０とほぼ同
じパルス信号Ｓoutを生成することが可能である。ま
た、第３実施例は、第２実施例よりも回路構成が単純で
あるという利点がある。
【００５４】Ｄ．第４実施例：図１０は、本発明の第４
実施例のパルス信号生成回路１３０の構成を示すブロッ
ク図である。このパルス信号生成回路１３０は、図９に
示した第３実施例の回路から、２つの遅延素子３４，３
６を省略した構成を有している。また、このパルス信号
生成回路１３０では、第１の遅延素子３０の出力Ｑ３０
が、第１のＮＡＮＤゲート４０の非反転入力端子と第２
のＮＡＮＤゲート４２の反転入力端子とに入力されてい
る。また、第２の遅延素子３２の出力Ｑ３２が、第１の
ＮＡＮＤゲート４０の反転入力端子と第２のＮＡＮＤゲ
ート４２の非反転入力端子とに入力されている。
実施例のパルス信号生成回路１３０の構成を示すブロッ
ク図である。このパルス信号生成回路１３０は、図９に
示した第３実施例の回路から、２つの遅延素子３４，３
６を省略した構成を有している。また、このパルス信号
生成回路１３０では、第１の遅延素子３０の出力Ｑ３０
が、第１のＮＡＮＤゲート４０の非反転入力端子と第２
のＮＡＮＤゲート４２の反転入力端子とに入力されてい
る。また、第２の遅延素子３２の出力Ｑ３２が、第１の
ＮＡＮＤゲート４０の反転入力端子と第２のＮＡＮＤゲ
ート４２の非反転入力端子とに入力されている。
【００５５】この第４実施例のパルス信号生成回路１３
０も、第２実施例や第３実施例のパルス信号生成回路と
ほぼ同じパルス信号Ｓoutを生成することが可能であ
る。また、第４実施例は、第３実施例よりもさらに回路
構成が単純であるという利点がある。
０も、第２実施例や第３実施例のパルス信号生成回路と
ほぼ同じパルス信号Ｓoutを生成することが可能であ
る。また、第４実施例は、第３実施例よりもさらに回路
構成が単純であるという利点がある。
【００５６】Ｅ．第５実施例：図１１は、本発明の第５
実施例のパルス信号生成回路１４０の構成を示すブロッ
ク図である。このパルス信号生成回路１４０は、図１０
に示した第４実施例の回路の２つのＮＡＮＤゲート４
０，４２とＡＮＤゲート５０とを、１つのＥＸＮＯＲゲ
ート６０に置き換えた構成を有している。この第５実施
例のパルス信号生成回路１４０も、第２ないし第４実施
例のパルス信号生成回路とほぼ同じパルス信号Ｓoutを
生成することが可能である。
実施例のパルス信号生成回路１４０の構成を示すブロッ
ク図である。このパルス信号生成回路１４０は、図１０
に示した第４実施例の回路の２つのＮＡＮＤゲート４
０，４２とＡＮＤゲート５０とを、１つのＥＸＮＯＲゲ
ート６０に置き換えた構成を有している。この第５実施
例のパルス信号生成回路１４０も、第２ないし第４実施
例のパルス信号生成回路とほぼ同じパルス信号Ｓoutを
生成することが可能である。
【００５７】Ｆ．第６実施例：図１２は、本発明の第６
実施例のパルス信号生成回路１５０の構成を示すブロッ
ク図である。このパルス信号生成回路１５０は、図１１
に示した第５実施例の回路の第１のＤＦＦ２０のＤ入力
端子の前段に、イネーブル制御回路７０を追加した構成
を有している。イネーブル制御回路７０は、２つのＡＮ
Ｄゲート７２，７４と、ＯＲゲート７６とを有してい
る。第１のＡＮＤゲート７２の２つの入力端子うちの一
方は反転入力端子である。
実施例のパルス信号生成回路１５０の構成を示すブロッ
ク図である。このパルス信号生成回路１５０は、図１１
に示した第５実施例の回路の第１のＤＦＦ２０のＤ入力
端子の前段に、イネーブル制御回路７０を追加した構成
を有している。イネーブル制御回路７０は、２つのＡＮ
Ｄゲート７２，７４と、ＯＲゲート７６とを有してい
る。第１のＡＮＤゲート７２の２つの入力端子うちの一
方は反転入力端子である。
【００５８】外部から与えられるイネーブル信号ＥＮ
は、第１のＡＮＤゲート７２の反転入力端子と、第２の
ＡＮＤゲート７４の一方の入力端子とに共通に入力され
る。第１のＡＮＤゲート７２の他方の入力端子には第１
のＤＦＦ２０の出力Ｑ２０が入力されている。また、第
２のＡＮＤゲート７４の他方の入力端子には、第１のＤ
ＦＦの反転出力＃Ｑ２０が入力されている。２つのＡＮ
Ｄゲート７２，７４の出力は、ＯＲゲート７６に入力さ
れており、ＯＲゲート７６の出力は第１のＤＦＦのＤ入
力端子に供給されている。
は、第１のＡＮＤゲート７２の反転入力端子と、第２の
ＡＮＤゲート７４の一方の入力端子とに共通に入力され
る。第１のＡＮＤゲート７２の他方の入力端子には第１
のＤＦＦ２０の出力Ｑ２０が入力されている。また、第
２のＡＮＤゲート７４の他方の入力端子には、第１のＤ
ＦＦの反転出力＃Ｑ２０が入力されている。２つのＡＮ
Ｄゲート７２，７４の出力は、ＯＲゲート７６に入力さ
れており、ＯＲゲート７６の出力は第１のＤＦＦのＤ入
力端子に供給されている。
【００５９】この第６実施例のパルス信号生成回路１５
０では、イネーブル信号ＥＮのレベルによって動作の有
無が制御される。すなわち、イネーブル信号ＥＮがＬレ
ベルのときにはパルス信号生成回路１５０は動作せず、
パルス信号ＳoutはＬレベルに保たれる。一方、イネー
ブル信号ＥＮがＨレベルのときには、パルス信号生成回
路１５０は、前述した図８（ｈ）に示したパルス信号Ｓ
outを生成する。
０では、イネーブル信号ＥＮのレベルによって動作の有
無が制御される。すなわち、イネーブル信号ＥＮがＬレ
ベルのときにはパルス信号生成回路１５０は動作せず、
パルス信号ＳoutはＬレベルに保たれる。一方、イネー
ブル信号ＥＮがＨレベルのときには、パルス信号生成回
路１５０は、前述した図８（ｈ）に示したパルス信号Ｓ
outを生成する。
【００６０】この例からも理解できるように、本発明の
パルス信号生成回路としては種々の回路構成を採用する
ことが可能であり、また、パルス信号を生成する機能以
外の他の機能を実現するために、付加的な回路を設ける
ことも可能である。
パルス信号生成回路としては種々の回路構成を採用する
ことが可能であり、また、パルス信号を生成する機能以
外の他の機能を実現するために、付加的な回路を設ける
ことも可能である。
【００６１】Ｇ．変形例：なお、この発明は上記の実施
例や実施形態に限られるものではなく、その要旨を逸脱
しない範囲において種々の態様において実施することが
可能であり、例えば次のような変形が可能である。
例や実施形態に限られるものではなく、その要旨を逸脱
しない範囲において種々の態様において実施することが
可能であり、例えば次のような変形が可能である。
【００６２】Ｇ１．変形例１：上記実施例では、クロッ
ク信号のエッジを検出するエッジ検出回路として複数の
Ｄフリップフロップを用いていたが、Ｄフリップフロッ
プ以外の回路素子を用いてエッジ検出回路を構成しても
よい。
ク信号のエッジを検出するエッジ検出回路として複数の
Ｄフリップフロップを用いていたが、Ｄフリップフロッ
プ以外の回路素子を用いてエッジ検出回路を構成しても
よい。
【００６３】Ｇ２．変形例２：上記実施例では、クロッ
ク信号ＣＬＫの１周期の中で一定期間ＴｗだけＬレベル
となるようなパルス信号を生成していたが、本発明は、
これ以外の種々のパルス信号を生成するための回路に適
用可能である。
ク信号ＣＬＫの１周期の中で一定期間ＴｗだけＬレベル
となるようなパルス信号を生成していたが、本発明は、
これ以外の種々のパルス信号を生成するための回路に適
用可能である。
【００６４】Ｇ３．変形例３：第２実施例（図７）や第
３実施例（図８）の回路では、クロック信号の立ち上が
りエッジから第１の遅延量Ｔｄ１だけ遅延したエッジを
有する２つの第１の遅延信号Ｑ３０，Ｑ３４が生成され
ており、また、クロック信号の立ち下がりエッジから第
２の遅延量Ｔｄ２だけ遅延したエッジを有する２つの第
２の遅延信号Ｑ３２，Ｑ３６が生成されている。一方、
第１実施例（図１）や第４実施例（図１０）、第５実施
例（図１１）、第６実施例（図１２）の回路では、第１
の遅延信号Ｑ３０と第２の遅延信号Ｑ３２はいずれも１
つずつしか生成されていない。これから理解できるよう
に、本発明では、クロック信号の立ち上がりエッジから
第１の遅延量で遅延したエッジを有する少なくとも１つ
の第１の遅延信号が生成されるとともに、クロック信号
の立ち下がりエッジから第２の遅延量で遅延したエッジ
を有する少なくとも１つの第２の遅延信号を生成され
る。そして、これらの少なくとも１つの第１の遅延信号
と、少なくとも１つの第２の遅延信号との論理演算を行
うことによってパルス信号が生成される。
３実施例（図８）の回路では、クロック信号の立ち上が
りエッジから第１の遅延量Ｔｄ１だけ遅延したエッジを
有する２つの第１の遅延信号Ｑ３０，Ｑ３４が生成され
ており、また、クロック信号の立ち下がりエッジから第
２の遅延量Ｔｄ２だけ遅延したエッジを有する２つの第
２の遅延信号Ｑ３２，Ｑ３６が生成されている。一方、
第１実施例（図１）や第４実施例（図１０）、第５実施
例（図１１）、第６実施例（図１２）の回路では、第１
の遅延信号Ｑ３０と第２の遅延信号Ｑ３２はいずれも１
つずつしか生成されていない。これから理解できるよう
に、本発明では、クロック信号の立ち上がりエッジから
第１の遅延量で遅延したエッジを有する少なくとも１つ
の第１の遅延信号が生成されるとともに、クロック信号
の立ち下がりエッジから第２の遅延量で遅延したエッジ
を有する少なくとも１つの第２の遅延信号を生成され
る。そして、これらの少なくとも１つの第１の遅延信号
と、少なくとも１つの第２の遅延信号との論理演算を行
うことによってパルス信号が生成される。
【図１】第１実施例のパルス信号生成回路１００の構成
を示すブロック図。
を示すブロック図。
【図２】第１実施例のパルス信号生成回路１００の動作
を示すタイミングチャート。
を示すタイミングチャート。
【図３】第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２
よりも小さいときに、遅延時間が最小値をとる場合と最
大値をとる場合とを比較して示す説明図。
よりも小さいときに、遅延時間が最小値をとる場合と最
大値をとる場合とを比較して示す説明図。
【図４】第１と第２の遅延時間Ｔｄ１，Ｔｄ２が等しい
ときに、遅延時間が最小値をとる場合と最大値をとる場
合とを比較して示す説明図。
ときに、遅延時間が最小値をとる場合と最大値をとる場
合とを比較して示す説明図。
【図５】第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２
よりも大きいときに、遅延時間が最小値をとる場合と最
大値をとる場合とを比較して示す説明図。
よりも大きいときに、遅延時間が最小値をとる場合と最
大値をとる場合とを比較して示す説明図。
【図６】外部バスのデータ転送のためにパルス信号Ｑ４
０を使用する例を示す説明図。
０を使用する例を示す説明図。
【図７】第２実施例のパルス信号生成回路１１０の構成
を示すブロック図。
を示すブロック図。
【図８】第２実施例のパルス信号生成回路１１０の動作
を示すタイミングチャート。
を示すタイミングチャート。
【図９】第３実施例のパルス信号生成回路１２０の構成
を示すブロック図。
を示すブロック図。
【図１０】第４実施例のパルス信号生成回路１３０の構
成を示すブロック図。
成を示すブロック図。
【図１１】第５実施例のパルス信号生成回路１４０の構
成を示すブロック図。
成を示すブロック図。
【図１２】第６実施例のパルス信号生成回路１５０の構
成を示すブロック図。
成を示すブロック図。
【図１３】従来のパルス信号生成回路２００の一例を示
すブロック図。
すブロック図。
【図１４】従来のパルス信号生成回路２００の動作を示
すタイミングチャート。
すタイミングチャート。
２０，２２，２４，２６…Ｄフリップフロップ ３０，３２，３４，３６…遅延素子 ４０，４２…ＮＡＮＤゲート ５０…ＡＮＤゲート ６０…ＥＸＮＯＲゲート ７０…イネーブル制御回路 ７２，７４…ＡＮＤゲート ７６…ＯＲゲート １００…パルス信号生成回路（第１実施例） １１０…パルス信号生成回路（第２実施例） １１２…前段回路 １１４…後段回路 １２０…パルス信号生成回路（第３実施例） １３０…パルス信号生成回路（第４実施例） １４０…パルス信号生成回路（第５実施例） １５０…パルス信号生成回路（第６実施例） ２００…パルス信号生成回路（従来例） ２１０…Ｄフリップフロップ ２２０，２２２…遅延素子 ２３０…ＮＡＮＤゲート
Claims (5)
- 【請求項１】 一定周期のクロック信号から特定のパル
ス信号を生成するための回路であって、 前記クロック信号の立ち上がりエッジと立ち上がりエッ
ジとを検出するエッジ検出部と、 第１の遅延量を有する少なくとも１つの第１の遅延素子
を有し、前記クロック信号の立ち上がりエッジから前記
第１の遅延量で遅延した第１の遅延エッジを有する少な
くとも１つの第１の遅延信号を生成する第１の遅延信号
生成部と、 第２の遅延量を有する少なくとも１つの第２の遅延素子
を有し、前記クロック信号の立ち下がりエッジから前記
第２の遅延量で遅延した第２の遅延エッジを有する少な
くとも１つの第２の遅延信号を生成する第２の遅延信号
生成部と、 前記少なくとも１つの第１の遅延信号と、前記少なくと
も１つの第２の遅延信号との論理演算を行うことによっ
て前記パルス信号を生成する論理演算部と、を備えるこ
とを特徴とするパルス信号生成回路。 - 【請求項２】 請求項１記載のパルス信号生成回路であ
って、 前記パルス信号の一周期は、前記クロック信号の一周期
と同一に設定される、パルス信号生成回路。 - 【請求項３】 請求項１または２記載のパルス信号生成
回路であって、 前記第１と第２の遅延量は、前記クロック信号の一周期
の１／２未満の値にそれぞれ設定されている、パルス信
号生成回路。 - 【請求項４】 請求項１ないし３のいずれかに記載のパ
ルス信号生成回路であって、 前記第１と第２の遅延量は互いに等しい、パルス信号生
成回路。 - 【請求項５】 請求項１ないし４のいずれかに記載のパ
ルス信号生成回路であって、 前記エッジ検出部は、 第１のクロック入力端子と第１のＤ入力端子と第１の出
力端子と第１の反転出力端子とを有し、前記クロック信
号が第１のクロック入力端子に入力されているととも
に、前記第１の反転出力端子からの反転出力が前記第１
のＤ入力端子にフィードバックされている第１のＤフリ
ップフロップと、 第２のクロック入力端子と第２のＤ入力端子と第２の出
力端子と第２の反転出力端子とを有し、前記クロック信
号を反転した反転クロック信号が前記第２のクロック入
力端子に入力されているとともに、前記第１のＤフリッ
プフロップの前記第１の出力端子からの出力が前記第２
のＤ入力端子に入力されている第２のフリップフロップ
と、を備えており、 前記第１のＤフリップフロップの前記第１の出力端子か
らの出力が前記第１の遅延素子に入力されているととも
に、前記第２のＤフリップフロップの前記第２の出力端
子からの出力が前記第２の遅延素子に入力されている、
パルス信号生成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000352307A JP3815209B2 (ja) | 2000-11-20 | 2000-11-20 | クロック信号からのパルス信号の生成 |
| US10/005,471 US6895523B2 (en) | 2000-11-20 | 2001-11-06 | Generation of pulse signals from a clock signal |
| KR10-2001-0071693A KR100430609B1 (ko) | 2000-11-20 | 2001-11-19 | 클록 신호로부터의 펄스 신호 생성 회로 |
| CNB011436093A CN1225085C (zh) | 2000-11-20 | 2001-11-20 | 从时钟信号生成脉冲信号的电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000352307A JP3815209B2 (ja) | 2000-11-20 | 2000-11-20 | クロック信号からのパルス信号の生成 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002158567A true JP2002158567A (ja) | 2002-05-31 |
| JP2002158567A5 JP2002158567A5 (ja) | 2005-07-21 |
| JP3815209B2 JP3815209B2 (ja) | 2006-08-30 |
Family
ID=18825228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000352307A Expired - Fee Related JP3815209B2 (ja) | 2000-11-20 | 2000-11-20 | クロック信号からのパルス信号の生成 |
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| Country | Link |
|---|---|
| US (1) | US6895523B2 (ja) |
| JP (1) | JP3815209B2 (ja) |
| KR (1) | KR100430609B1 (ja) |
| CN (1) | CN1225085C (ja) |
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| JP2007306580A (ja) * | 2003-07-14 | 2007-11-22 | Nec Corp | 周波数シンセサイザ |
| US8806260B2 (en) | 2006-09-12 | 2014-08-12 | Samsung Electronics Co., Ltd. | Method and apparatus for generating a clock signal and for controlling a clock frequency using the same |
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