JP3079357B2 - リセスチャンネル構造を有する半導体素子及びその製造方法 - Google Patents

リセスチャンネル構造を有する半導体素子及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
に係り、特に高集積化に有利なリセス構造を有するフラ
ッシュＥＥＰＲＯＭセルに関する。
【０００２】
【従来の技術】現在、フラッシュメモリ素子に用いられ
る代表的なメモリセルの構造としては、米国のＩｎｔｅ
ｌ社で考案したＥＴＯＸTMが挙げられる。ＥＴＯＸTMフ
ラッシュメモリ素子は、一般的なＭＯＳトランジスタに
フローティングゲートを追加して、このフローティング
ゲートに蓄積される電荷量に応じてＭＯＳトランジスタ
のしきい値電圧が変化することを利用してメモリセルが
貯蔵している情報を認知するものである。
【０００３】図１は従来のフラッシュＥＥＰＲＯＭセル
の断面図を示す。図１を参照すると、従来のフラッシュ
ＥＥＰＲＯＭセルは、半導体基板１１上にフローティン
グゲートとコントロールゲートの２個のゲートが形成さ
れた構造を有する。即ち、半導体基板上にはゲート絶縁
膜１２を介してフローティングゲート１３が形成され、
フローティングゲート１３上には誘電体膜からなる層間
絶縁膜１４を介してコントロールゲート１５が形成され
た構造を有する。
【０００４】なお、従来のフラッシュＥＥＰＲＯＭセル
は、チャンネル領域の一方の側に形成された高濃度の不
純物領域１７からなるドレイン領域と、チャンネル領域
の他方の側に形成された高濃度の不純物領域１６と高濃
度の不純物領域を囲んでいる低濃度の不純物領域１８か
らなるソース領域とをさらに含む。
【０００５】前記構造を有する従来のフラッシュＥＥＰ
ＲＯＭの消去及びフログラム（書き込み）動作について
説明する。まず、フログラム時にはソース領域１６を接
地し、コントロールゲート１５とドレイン領域１７にそ
れぞれ高電圧を印加する。従って、コントロールゲート
１５に印加された高電圧によってチャンネル熱電子（ｃ
ｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ）がフローテ
ィングゲート１３に注入されて蓄積される。これによ
り、メモリセルに情報が書き込まれる。一方、消去時に
はコントロールゲート１５を接地し、ソース領域１６に
高電圧を印加する。従って、フローティングゲート１３
に蓄積されていた電子がソース領域１６に印加される高
電圧によりソース１６へ移動するので、メモリセルに貯
蔵されている情報が消去される。
【０００６】
【発明が解決しようとする課題】書き込み（フログラミ
ング）時には熱電子効果、消去時にはファウラー−ノル
ドハイムのトンネリング効果を用いる従来のフラッシュ
メモリ素子において、貯蔵された情報を消去するために
は、ソース領域１６とフローティングゲート１３が互い
に一定に重なり合う部分（即ち、図１の“Ａ”部分）が
存在しなければならない。なお、ソース／ドレイン領域
の形成工程時、不純物が図１の“Ｃ”だけチャンネル領
域に側面拡散してドレイン領域１７が形成される。従っ
て、従来のフラッシュＥＥＰＲＯＭ素子において、素子
のチャンネル領域の長さは図１の“Ｄ”であるが、前記
した理由によって実際の素子のチャンネル長さは“Ｂ”
と短くなる。従って、前記構造を有するフラッシュメモ
リセルを高集積化するのに制限があるという問題があっ
た。
【０００７】本発明の課題は、一定のチャンネル長さを
保持できるフラッシュＥＥＰＲＯＭセル及びその製造方
法を提供することにある。本発明の他の課題は、短チャ
ンネル効果を改善して集積度を向上させることのできる
フラッシュＥＥＰＲＯＭセル及びその製造方法を提供す
ることにある。本発明の別の課題は、消去時間をコント
ロールできるフラッシュＥＥＰＲＯＭセル及びその製造
方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、チャンネルをリセス形にしたことを特徴
とするものである。具体的にはチャンネル領域を有する
第１導電型の基板と、チャンネル領域より上部に位置
し、基板のチャンネル領域を除いた部分に形成された第
２導電型の半導体領域と、半導体領域上に形成された第
１絶縁膜と、チャンネル領域と半導体領域との間にわた
って形成された第２絶縁膜と、チャンネル領域の上部の
ゲート絶縁膜上に形成された第１ゲートと、第１ゲート
及び第１絶縁膜との間にわたって形成された誘電体膜
と、誘電体膜上に形成された第２ゲートとを有する。そ
の製造方法は、第１導電型の基板上に第２導電型の多結
晶シリコン膜を形成する工程と、多結晶シリコン膜上に
第１絶縁膜を形成する工程と、第１絶縁膜とその下部の
多結晶シリコン膜をエッチングして半導体領域を形成す
る工程と、ソース／ドレイン領域の間の露出された基板
の表面と半導体領域及び第１絶縁膜の側面に第２絶縁膜
を形成する工程と、第２絶縁膜上に第１ゲートを形成す
る工程と、第１ゲート及び第２絶縁膜上にわたって誘電
体膜を形成する工程と、誘電体膜上に第２ゲートを形成
する工程とを含む。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。図２は本発明の第１実施形態
によるリセスゲート構造を有するフラッシュＥＥＰＲＯ
Ｍセルの断面図を示す。本発明の第１実施形態によるフ
ラッシュＥＥＰＲＯＭセルはソース／ドレイン領域２
５、２６がチャンネル領域２１−１より上部に位置した
リセスチャンネル構造を有する。
【００１０】図２を参照すると、ｐ型半導体基板２１は
チャンネル領域２１−１として作用するリセス部を有
し、リセス部を除いた基板２１上にｎ+ ソース／ドレイ
ン領域２５、２６が形成され、ソース／ドレイン領域２
５、２６上に酸化膜からなる絶縁膜２３が形成される。
なお、リセス部の全表面とソース／ドレイン領域２５、
２６及び絶縁膜２３の側面には薄膜のトンネリング酸化
膜からなるゲート絶縁膜２７が形成され、リセス部のゲ
ート絶縁膜２７上にはＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉ
ｄｅ／Ｏｘｉｄｅ）膜からなる誘電体膜３２を層間絶縁
膜にしてフローティングゲート２９とコントロールゲー
ト３３が形成される。
【００１１】前記構造を有する本発明の第１実施形態に
よるフラッシュＥＥＰＲＯＭセルのフログラム（書き込
み）及び消去動作を説明する。第１実施形態によるフラ
ッシュＥＥＰＲＯＭセルは従来の方式と同様に、フログ
ラミング時には熱電子効果を、消去時にはファウラー−
ノルドハイムトンネリングを用いることもできるが、フ
ログラム時及び消去時の両方ともトンネリングを用いる
こともできる。
【００１２】フログラミング時にドレイン領域２６を接
地し、コントロールゲート３３に高電圧を印加すると、
ドレイン領域２６の側面の薄膜のトンネリング酸化膜２
７を通って電子がフローティングゲート２９に移動して
蓄積される。これにより、メモリセルに情報が書き込ま
れる。
【００１３】消去時にコントロールゲート３３を接地
し、ソース領域２５に高電圧を印加すると、ソース領域
２５の側面の薄膜の酸化膜２７を通ってフローティング
ゲート２９に蓄積されていた電子がソース領域２５へ移
動される。これにより、メモリセルに貯蔵されていた情
報が消去される。
【００１４】図２の第１実施形態によるフラッシュＥＥ
ＰＲＯＭセルは、チャンネル領域２１−１の表面が半導
体基板２１の表面より低くかつｎ+ ソース／ドレイン領
域２５、２６よりチャンネル領域が下側に位置したリセ
スチャンネル構造を有するので、ソース／ドレイン領域
２５、２６の側面の薄膜のトンネリング酸化膜２７を通
って情報のフログラム及び消去が可能であって従来のよ
うなソース領域とフローティングゲートとの重なり部分
が要求されない。なお、従来のようにソース／ドレイン
領域の形成による不純物の側面拡散も生じない。よっ
て、素子のチャンネル長さは短くならずに所望する長さ
が得られ、これにより短チャンネル効果も発生しない。
【００１５】前記本発明の第１実施形態によるフラッシ
ュメモリセルの製造方法を図３を参照して説明する。図
３（Ａ）〜（Ｇ）は図２のフラッシュＥＥＰＲＯＭセル
の製造工程図であり、ｎ+ ポリシリコン膜を用いてｎ+
ソース／ドレイン領域を形成する工程を行う場合を例示
したものである。
【００１６】図３（Ａ）のように、ｐ型半導体基板２１
上にはｎ+ ポリシリコン膜２２を形成し、その上に絶縁
膜として酸化膜２３を形成する。酸化膜２３上に感光膜
２４を塗布し、パターニングしてチャンネル領域になる
部分の感光膜２４を除去して、図３（Ｂ）のように酸化
膜２３を露出させる。図３（Ｃ）のように、感光膜２４
をマスクとして露出された酸化膜２３とその下部のｎ+
ポリシリコン膜２２を順次エッチングして半導体基板２
１を露出させる。露出された基板をエッチングし、残っ
ている感光膜２４を除去する。このとき、基板上に残っ
ているポリシリコン膜がソース／ドレイン領域２５、２
６になり、リセス部がチャンネル領域２１−１になる。
これにより、チャンネル領域よりソース／ドレイン領域
が上部に位置するリセスチャンネル構造とすることがで
きる。図３（Ｄ）のように、チャンネル領域２１−１の
表面及びソース／ドレイン領域２５、２６と酸化膜２３
の側面に薄膜のトンネリング酸化膜をゲート絶縁膜２７
として形成する。次に、基板の全面にポリシリコン膜２
８を形成し、前記チャンネル領域の上部のトンネリング
酸化膜２７上にのみポリシリコン膜２８が残るようにエ
ッチバックして図３（Ｅ）のようにフローティングゲー
ト２９を形成する。図３（Ｆ）のように、基板の全面に
わたって酸化膜／窒化膜／酸化膜からなるＯＮＯ膜３０
を形成し、その上にポリシリコン膜３１を形成する。次
に、図３（Ｇ）のように、ＯＮＯ膜３０とポリシリコン
膜３１をホトエッチングしてフローティングゲート２９
の上部に誘電体膜３２とコントロールゲート３３を形成
する。これにより本発明の実施形態によるフラッシュＥ
ＥＰＲＯＭセルを製造する。
【００１７】図４（Ａ）〜（Ｈ）は図２のフラッシュＥ
ＥＰＲＯＭセルの他の製造工程図であり、通常のイオン
注入工程により基板にｎ+ 型不純物をイオン注入してソ
ース／ドレイン領域を形成する工程を行う場合を例示し
たものである。
【００１８】図４（Ａ）のように、ｐ型半導体基板２１
を設け、基板にｎ+ 型不純物をイオン注入して基板の上
面にｎ+ 型不純物領域２２′を全体的に形成する。図４
（Ｂ）のように、ｎ+ 型不純物領域２２′上に絶縁膜と
して酸化膜２３を形成する。次に、酸化膜２３上に感光
膜２４を塗布し、パターニングしてチャンネル領域にな
る部分の感光膜２４を除去して、図４（Ｃ）のように酸
化膜２３を露出させる。図４（Ｄ）のように、感光膜２
４をマスクとして露出された酸化膜２３をエッチング
し、ｎ+ 型不純物領域２２及びその下部の不純物が注入
されていない部分までエッチングしてリセス部を形成す
る。基板の内、残っているｎ+ 型不純物領域２２′はソ
ース／ドレイン領域２５、２６となり、これらの間の露
出された部分がチャンネル領域２１−１となる。これに
より、チャンネル領域よりソース／ドレイン領域が上部
に位置したりリセスチャンネルを有する構造とすること
ができる。次に、チャンネル領域２１−１の表面及びソ
ース／ドレイン領域２５、２６と酸化膜２２の側面に薄
膜のトンネリング酸化膜２７をゲート絶縁膜として形成
する。基板の全面にポリシリコン膜を形成し、前記チャ
ンネル領域の上部のトンネリング酸化膜２７上にのみポ
リシリコン膜が残るようにエッチバックして、図４
（Ｅ）のようにフローティングゲート２９を形成する。
図４（Ｆ）のように、基板の全面にわたって酸化膜／窒
化膜／酸化膜からなるＯＮＯ膜３０を形成し、その上に
ポリシリコン膜３１を形成する。次に、図４（Ｇ）のよ
うに、ＯＮＯ膜３０とポリシリコン膜３１をホトエッチ
ングしてフローティングゲート２９の上部に誘電体膜３
２とコントロールゲート３３を形成する。これにより、
本発明の第１実施形態によるフラッシュＥＥＰＲＯＭセ
ルを製造する。
【００１９】図５は本発明の第２実施形態によるフラッ
シュＥＥＰＲＯＭセルの断面図を示す。第２実施形態に
よるフラッシュＥＥＰＲＯＭセルは第１実施形態の構造
と同一であるが、半導体基板２１の表面とチャンネル領
域の表面が同一面をなすことだけが相違である。
【００２０】図３に基づいて第２実施形態のＥＥＰＲＯ
Ｍを製造する場合には、図３（Ｃ）の工程において、多
結晶シリコン膜をエッチングしてソース／ドレイン領域
４５、４６を形成し、リセス部を形成するための基板の
エッチング工程無しに直接基板の露出された部分とソー
ス／ドレイン領域４５、４６と絶縁膜４３の側面上にゲ
ート絶縁膜４７を形成する。以後の工程は図３（Ｄ）〜
図３（Ｇ）工程と同一に行われる。
【００２１】図４に基づいて第２実施形態のＥＥＰＲＯ
Ｍを製造する場合には、図４（Ｄ）の工程において、ｎ
+ 不純物領域４２′をエッチングしてソース／ドレイン
領域４５、４６を形成するが、第１実施形態では不純物
が注入されていない基板の一部までエッチングされた
が、第２実施形態では不純物が注入されていない基板が
露出するまでのみエッチングする。つぎに、基板の露出
された部分とソース／ドレイン領域４５、４６と絶縁膜
４３の側面上にゲート絶縁膜４７を形成する。以後の工
程は図４（Ｅ）〜（Ｇ）の工程と同一に行われる。
【００２２】図５の第２実施形態によるＥＥＰＲＯＭセ
ルもソース／ドレイン領域４５、４６の側面の薄膜のト
ンネリング酸化膜４７を通って情報の書き込み及び消去
動作が行われる。
【００２３】図６は本発明の第３実施形態によるＥＥＰ
ＲＯＭセルの断面構造図である。図６を参照すると、第
３実施形態によるＥＥＰＲＯＭセルはチャンネル領域と
して作用するリセス部を備えた半導体基板６１を有す
る。リセス部を設けた部分の両側にｎ+ ソース／ドレイ
ン領域６４、６５が形成され、ソース／ドレイン領域６
４、６５上に酸化膜からなる絶縁膜６６が形成される。
この絶縁膜６６には前記リセス部に相当する箇所にリセ
ス部より大きい開口部が設けられ、その開口部からソー
ス／ドレイン領域が露出される。リセス部とソース／ド
レイン領域６４、６５の表面及び絶縁膜６６の開口部の
側面には薄膜のトンネリング酸化膜からなるゲート絶縁
膜６７が形成される。このゲート絶縁膜６７及び酸化膜
６６上には誘電体膜７２を層間絶縁膜にしてフローティ
ングゲート７１とコントロールゲート７３が形成され
る。
【００２４】ＥＥＰＲＯＭセルはソース領域とフローテ
ィングゲートとの接触面積に応じて貯蔵された情報の消
去時間をコントロールすることができるが、第３実施形
態によるＥＥＰＲＯＭセルは図６に示すようにソース領
域６４とフローティングゲート７１との接触面積を増加
させることにより、ＥＥＰＲＯＭセルに貯蔵された情報
の容易な消去が可能となる。
【００２５】図７（Ａ）〜（Ｇ）は、図６のフラッシュ
ＥＥＰＲＯＭセルの製造工程図を示すもので、ｎ+ ポリ
シリコン膜を用いてソース／ドレイン領域を形成する工
程を行う場合を例示したものである。
【００２６】図７（Ａ）のようにｐ型半導体基板６１上
にｎ+ ポリシリコン膜を形成し、その上に感光膜６３を
塗布する。ホトエッチング工程によりチャンネル領域と
なる部分の感光膜６３を除去してｎ+ ポリシリコン膜６
２を露出させる。図７（Ｂ）のように、感光膜６３をマ
スクにして露出されたｎ+ ポリシリコン膜６２をエッチ
ングし、次にその下部の基板６１をエッチングしてチャ
ンネル領域６１−１として作用するリセス部を形成す
る。基板上に残っているポリシリコン膜がソース／ドレ
イン領域６４、６５になる。これにより、チャンネル領
域がソース／ドレイン領域６４、６５より下方に位置し
たリセスチャンネル形態となる。図７（Ｃ）のように、
残っている感光膜６３を除去した後、基板の全面に酸化
膜６６を形成し、この酸化膜６６をエッチングして開口
部を形成させ、チャンネル領域６１−１及びソース／ド
レイン領域６４、６５を図７（Ｄ）のように露出させ
る。図７（Ｅ）のように、チャンネル領域６１−１及び
ソース／ドレイン領域６４、６５並びに酸化膜６６の開
口部側面にわたって薄膜のトンネリング酸化膜６７をゲ
ート絶縁膜として形成する。次に、図７（Ｆ）のように
基板の全面に第１ポリシリコン膜６８、ＯＮＯ膜６９、
及び第２ポリシリコン膜７０を形成した後エッチングし
て、トンネリング酸化膜６７と酸化膜６６上にわたって
フローティングゲート７１を形成させると同時に、層間
絶縁膜として誘電体膜７２及びコントロールゲート７３
を形成させる。これにより、消去時間の調節が可能な第
３実施形態のフラッシュＥＥＰＲＯＭセルを製造する。
【００２７】図８（Ａ）〜（Ｇ）は図６のフラッシュＥ
ＥＰＲＯＭセルの他の製造工程図を示し、通常のイオン
注入工程により基板にｎ+ 型不純物をイオン注入してソ
ース／ドレイン領域を形成する工程を行う場合を例示し
たものである。
【００２８】図８（Ａ）のように、ｐ型半導体基板６１
にｎ+ 型不純物をイオン注入して基板の上面にｎ+ 型不
純物領域６２′を形成する。図８（Ｂ）のように、ｎ+
型不純物領域６２′上に感光膜６３を塗布し、ホトエッ
チング工程によりチャンネル領域となるべき部分の感光
膜６３を除去してｎ+ 型不純物領域６２′を露出させ
る。次に、感光膜６３をマスクにして露出されたｎ+ 型
不純物領域６２をエッチングした後、その下部の不純物
が注入されていない基板６１をエッチングしてチャンネ
ル領域６１−１として作用するリセス部を形成する。基
板の内、残っているｎ+ 型不純物領域はソース／ドレイ
ン領域６４、６５となり、エッチングされた部分はチャ
ンネル領域になる。これにより、チャンネル領域がソー
ス／ドレイン領域より下方に位置したリセスチャンネル
形態を得ることができる。図８（Ｃ）以後の工程は図７
（Ｃ）以後の工程と同一に行われる。
【００２９】図９は本発明の第４実施形態によるリセス
チャンネル構造を有するＥＥＰＲＯＭセルの断面図を示
す。第４実施形態によるフラッシュＥＥＰＲＯＭセルは
第３実施形態の構造と同一であるが、半導体基板６１の
表面とチャンネル領域の表面が同一面をなすことだけが
相違である。
【００３０】図７に基づいて第４実施形態のＥＥＰＲＯ
Ｍを製造する場合には、図７の（Ｂ）の工程において、
多結晶シリコン膜をエッチングしてソース／ドレイン領
域６４、６５を形成した後、直ちに図７（Ｃ）の工程を
行う。
【００３１】図８によって第４実施形態のＥＥＰＲＯＭ
を製造する場合には、図８（Ｂ）の工程において、ｎ+
不純物領域４２′をエッチングしてソース／ドレイン領
域４５、４６を形成するが、第３実施形態とは異なっ
て、不純物が注入されていない基板が露出されるまでの
みエッチングする。次に、図８（Ｃ）の工程を行う。
【００３２】
【発明の効果】前記した本発明によれば、チャンネル領
域がソース／ドレイン領域より下部に形成されたリセス
形態であるので、ソース／ドレイン領域の形成による側
面拡散によりチャンネル長さが減少することはない。な
お、ソース／ドレイン領域の側面のトンネリング酸化膜
を用いてフログラム及び消去が両方可能であるために、
従来のように消去のためのソース領域とフローティング
ゲートとの重なり部分が要求されない。これにより、チ
ャンネル長さが減少しない。従って、従来のように素子
の実際のチャンネル長さが短くなる現象は発生せず、こ
れにより短チャンネル効果も改善されて高集積度のフラ
ッシュメモリ素子の製造が可能である。
【図面の簡単な説明】
【図１】 従来のフラッシュメモリセルの断面図であ
る。
【図２】 本発明の第１実施形態によるリセスチャンネ
ル構造を有するフラッシュメモリセルの断面図である。
【図３】 図２のリセスチャンネル構造を有するフラッ
シュメモリセルの製造工程図である。
【図４】 図２のリセスチャンネル構造を有するフラッ
シュメモリセルの他の製造工程図である。
【図５】 本発明の第２実施形態によるリセスチャンネ
ル構造を有するフラッシュメモリセルの断面図である。
【図６】 本発明の第３実施形態によるリセスチャンネ
ル構造を有するフラッシュメモリセルの断面図である。
【図７】 図６のリセスチャンネル構造を有するフラッ
シュメモリセルの製造工程図である。
【図８】 図６のリセスチャンネル構造を有するフラッ
シュメモリセルの他の製造工程図である。
【図９】 本発明の第４実施形態によるリセスチャンネ
ル構造を有するフラッシュメモリセルの断面図である。
【符号の説明】
２１，４１…半導体基板、２３，６６…酸化膜、２５，
６４…ソース領域、２６，６５…ドレイン領域、２７，
６７…ゲート酸化膜、２９，７１…フローティングゲー
ト、３２，７２…誘電体膜、３３，７３…コントロール
ゲート、２２，６２…ｎ+ 多結晶シリコン膜、２２′，
６２′…ｎ+ 不純物領域、２４，６３…感光膜、２８，
６８，７０…多結晶シリコン膜、３１，６９…ＯＮＯ
膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミン・ギュ・リム 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・ガギョン−ドン・809 (56)参考文献 特開 昭48−54876（ＪＰ，Ａ) 特開 平５−198797（ＪＰ，Ａ) 特開 平２−270376（ＪＰ，Ａ) 特開 平４−118973（ＪＰ，Ａ) 特開 平２−252269（ＪＰ，Ａ) 特開 平６−125093（ＪＰ，Ａ) 特開 平６−104451（ＪＰ，Ａ) 特開 平８−107155（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 チャンネル領域を有する基板と、 チャンネル領域より上部に位置し、基板のチャンネル領
    域を除いた基板上に形成されたソース／ドレイン領域
    と、 チャンネル領域の表面とソース／ドレイン領域の側面に
    形成されたゲート絶縁膜と、 チャンネル領域の上部のゲート絶縁膜上に形成された第
    １ゲートと、 第１ゲート上に形成された誘電体膜と、 誘電体膜上に形成された第２ゲートと、 を含むことを特徴とするリセスチャンネル構造を有する
    半導体素子。
  2. 【請求項２】 ソース／ドレイン領域上に形成された厚
    い絶縁膜をさらに含むことを特徴とする請求項１記載の
    リセスチャンネル構造を有する半導体素子。
  3. 【請求項３】 チャンネル領域を有する基板と、チャンネル領域より上部に位置し、 基板のチャンネル領
    域を除いた部分に形成されたソース／ドレイン領域と、ソース／ドレイン 領域の上側に形成された第１絶縁膜
    と、 チャンネル領域の表面とソース／ドレイン領域及び第１
    絶縁膜の側面に形成された第２絶縁膜と、 チャンネル領域の第２絶縁膜上に形成された第１ゲート
    と、 第１ゲート及び第２絶縁膜上にわたって形成された誘電
    体膜と、 誘電体膜上に形成された第２ゲートと、 を含むことを特徴とするリセスチャンネル構造を有する
    半導体素子。
  4. 【請求項４】 チャンネル領域を有する基板と、チャンネル領域より上部に位置し、 基板のチャンネル領
    域を除いた部分に形成されたソース／ドレイン領域と、ソース／ドレイン 領域の上側にリセス部より大きい開口
    部を有して形成された第１絶縁膜と、 チャンネル領域とソース／ドレイン領域の表面及び第１
    絶縁膜の側面にわたって形成された第２絶縁膜と、 第２絶縁膜と第１絶縁膜上にわたって形成された第１ゲ
    ートと、 第１ゲート上に形成された誘電体膜と、 誘電体膜上に形成された第２ゲートと、 を含むことを特徴とするリセスチャンネル構造を有する
    半導体素子。
  5. 【請求項５】 第１導電型の基板上に第２導電型の多結
    晶シリコン膜を形成する工程と、 多結晶シリコン膜上に第１絶縁膜を形成する工程と、 第１絶縁膜とその下部の多結晶シリコン膜をエッチング
    してソース／ドレイン領域を形成する工程と、ソース／ドレイン領域 の間の露出された基板の表面とソ
    ース／ドレイン領域及び第１絶縁膜の側面に第２絶縁膜
    を形成する工程と、チャンネル領域の 第２絶縁膜上に第１ゲートを形成する
    工程と、 第１ゲート及び第２絶縁膜上にわたって誘電体膜を形成
    する工程と、 誘電体膜上に第２ゲートを形成する工程と、 を含むことを特徴とするリセスチャンネル構造を有する
    半導体素子の製造方法。
  6. 【請求項６】 ソース／ドレイン領域の形成工程後、ソ
    ース／ドレイン領域の間の露出された基板をエッチング
    する工程をさらに含むことを特徴とする請求項５記載の
    リセスチャンネル構造を有する半導体素子の製造方法。
  7. 【請求項７】 第１導電型の基板上に第２導電型の不純
    物をイオン注入して基板の上部に不純物領域を形成する
    工程と、 第２導電型の不純物領域上に第１絶縁膜を形成する工程
    と、 第１絶縁膜とその下部の不純物領域をエッチングしてソ
    ース／ドレイン領域を形成する工程と、ソース／ドレイン 領域の間の露出された基板と第１絶縁
    膜の間にわたって第２絶縁膜を形成する工程と、 第１多結晶シリコン膜、ＯＮＯ膜及び第２多結晶シリコ
    ン膜を基板の全面にわたって形成する工程と、 第１多結晶シリコン膜、ＯＮＯ膜及び第２多結晶シリコ
    ン膜をエッチングして第１ゲートを形成し且つ第１ゲー
    ト及び第２絶縁膜の間にわたって誘電体膜及び第２ゲー
    トを形成する工程と、 を含むことを特徴とするリセスチャンネル構造を有する
    半導体素子の製造方法。
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