JPH04118973A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04118973A JPH04118973A JP23934990A JP23934990A JPH04118973A JP H04118973 A JPH04118973 A JP H04118973A JP 23934990 A JP23934990 A JP 23934990A JP 23934990 A JP23934990 A JP 23934990A JP H04118973 A JPH04118973 A JP H04118973A
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Landscapes
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- Drying Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
・概要
・産業上の利用分野
・従来の技術（第４図〜第６図）
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例
■第１の実施例（第１図）、
■第２の実施例（第２図、第３図）、
発明の効果
〔概要〕
半導体装置及びその製造方法に関し、更に詳しく言えば
、例えば不揮発性半導体記憶装置の製造方法に関し、 安定な製造プロセスを保持しつつ、消去時間を短縮する
ことのできる不揮発性半導体記憶装置の製造方法を提供
することを目的とし、 第１に、半導体基板に溝を形成した後、該溝の内面に更
に形成された第１のゲート絶縁膜の表面を被覆して前記
溝の深さとほぼ等しい膜厚の導電膜を一様に形成する工
程と、全面にマスク部材を塗布して前記溝の上部の凹部
に他の部分よりも膜厚の厚いマスク性膜を形成した後、
前記導電膜とマスク性膜との間でエツチングレート差を
をするエツチングガスを用いてマスク性膜をエツチング
する工程と、前記凹部にのみ前記マスク性膜を残存した
後、前記マスク性膜をマスクとして前記導電膜を選択的
にエツチングして前記溝内に前記導電膜を残存し、フロ
ーティングゲート電極を形成する工程とを含み構成し、 第２に、半導体基板に溝を形成した後、該溝の内面に更
に形成された第１のゲート絶縁膜を被覆して前記溝の深
さとほぼ等しい膜厚の導電膜を形成する工程と、全面に
レジストを塗布し、前記溝の上部の凹部に他の部分より
も膜厚の厚いレジスト膜を形成する工程と、前記レジス
ト膜の膜厚の差を利用して選択的に露光した後、現像し
、前記凹部にのみ前記レジスト膜を残存する工程と、前
記レジスト膜をマスクとして前記導電膜を選択的にエツ
チングして前記溝内に前記導電膜を残存し、フローティ
ングゲート電極を形成する工程とを含み構成する。
、例えば不揮発性半導体記憶装置の製造方法に関し、 安定な製造プロセスを保持しつつ、消去時間を短縮する
ことのできる不揮発性半導体記憶装置の製造方法を提供
することを目的とし、 第１に、半導体基板に溝を形成した後、該溝の内面に更
に形成された第１のゲート絶縁膜の表面を被覆して前記
溝の深さとほぼ等しい膜厚の導電膜を一様に形成する工
程と、全面にマスク部材を塗布して前記溝の上部の凹部
に他の部分よりも膜厚の厚いマスク性膜を形成した後、
前記導電膜とマスク性膜との間でエツチングレート差を
をするエツチングガスを用いてマスク性膜をエツチング
する工程と、前記凹部にのみ前記マスク性膜を残存した
後、前記マスク性膜をマスクとして前記導電膜を選択的
にエツチングして前記溝内に前記導電膜を残存し、フロ
ーティングゲート電極を形成する工程とを含み構成し、 第２に、半導体基板に溝を形成した後、該溝の内面に更
に形成された第１のゲート絶縁膜を被覆して前記溝の深
さとほぼ等しい膜厚の導電膜を形成する工程と、全面に
レジストを塗布し、前記溝の上部の凹部に他の部分より
も膜厚の厚いレジスト膜を形成する工程と、前記レジス
ト膜の膜厚の差を利用して選択的に露光した後、現像し
、前記凹部にのみ前記レジスト膜を残存する工程と、前
記レジスト膜をマスクとして前記導電膜を選択的にエツ
チングして前記溝内に前記導電膜を残存し、フローティ
ングゲート電極を形成する工程とを含み構成する。
本発明は、半導体装置及びその製造方法に関し、更に、
詳しく言えば、例えば不揮発性半導体記憶装置の製造方
法に関する。
詳しく言えば、例えば不揮発性半導体記憶装置の製造方
法に関する。
第４図は、従来例の不揮発性半導体記憶装置（Ｅ” Ｆ
ＲＯＭ）の断面図である。
ＲＯＭ）の断面図である。
同図に示すように、単位トランジスタはＭＩＳ構造を有
するが、ゲート電極がデータを記憶しておくためのフロ
ーティングゲート電極３、及びデータの書き込み／消去
を行うためのコントロールゲート電極５の２段に分かれ
ていることが特徴である０図中符号２はＳｉ基板１上、
フローティングゲート電極３下の第１のゲート絶縁膜、
４はフローティングゲート電極３とコントロールゲート
電極５とに挟まれた第２のゲート絶縁膜、６ａ、６ｂは
フローティングゲート電極３の両側のＳｉ基板１表面に
、フローティングゲート電極３の下まで延在してそれぞ
れ設けられたソース領域層及びドレイン領域層である。
するが、ゲート電極がデータを記憶しておくためのフロ
ーティングゲート電極３、及びデータの書き込み／消去
を行うためのコントロールゲート電極５の２段に分かれ
ていることが特徴である０図中符号２はＳｉ基板１上、
フローティングゲート電極３下の第１のゲート絶縁膜、
４はフローティングゲート電極３とコントロールゲート
電極５とに挟まれた第２のゲート絶縁膜、６ａ、６ｂは
フローティングゲート電極３の両側のＳｉ基板１表面に
、フローティングゲート電極３の下まで延在してそれぞ
れ設けられたソース領域層及びドレイン領域層である。
このようなＥ” ＦＲＯＭにデータ書き込みを行う場合
、第５図（ａ）に示すように、ドレイン領城層６ｂに約
８■、コントロールゲート電極５に約１２Ｖを印加し、
Ｓｔ基板ｌを接地することにより、コントロールゲート
電極５の正の電圧により、ドレイン近傍で発生した熱電
子をフローティングゲート電極３内に導入する。
、第５図（ａ）に示すように、ドレイン領城層６ｂに約
８■、コントロールゲート電極５に約１２Ｖを印加し、
Ｓｔ基板ｌを接地することにより、コントロールゲート
電極５の正の電圧により、ドレイン近傍で発生した熱電
子をフローティングゲート電極３内に導入する。
更に、データの消去を行う場合は、第５図（ｂ）に示す
ように、ソース領域層６ａに約１２Ｖの電圧を印加し、
コントロールゲート電極５及びＳｉ基板１を接地するこ
とにより、フローティングゲート電極３内に導入された
電子を電界によるトンネル効果により引き出す。
ように、ソース領域層６ａに約１２Ｖの電圧を印加し、
コントロールゲート電極５及びＳｉ基板１を接地するこ
とにより、フローティングゲート電極３内に導入された
電子を電界によるトンネル効果により引き出す。
しかし、上記のように、書き込みの場合に比較してデー
タ消去の場合は電界によるトンネル効果により行ってい
るので、電界の影響がフローティングゲート電極３内部
の深い所まで及ばないため、電子の引き出しに非常に時
間がかかるという問題がある。
タ消去の場合は電界によるトンネル効果により行ってい
るので、電界の影響がフローティングゲート電極３内部
の深い所まで及ばないため、電子の引き出しに非常に時
間がかかるという問題がある。
これを解決するため、ソース領域層６ａに更に高い電圧
を印加することが考えられるが、ソース１１Ｍ１層６ａ
７−生じる逆方向のブレークダウンにより熱正孔が第１
のゲート酸化膜２にトラップされ、リテンション特性や
消去特性を悪化させるという問題がある。
を印加することが考えられるが、ソース１１Ｍ１層６ａ
７−生じる逆方向のブレークダウンにより熱正孔が第１
のゲート酸化膜２にトラップされ、リテンション特性や
消去特性を悪化させるという問題がある。
また、フローティングゲート電極３の下のソース領域層
６ａの第１の重なり領域７ａの面積を増やして電子の引
き出されるｆＪＭの面積を大きくするため、ソース領域
層６ａの拡散を深くすると、チャネル長が短くなり、デ
ータ読出しの際、パンチスルーが起きてしまうという問
題がある。
６ａの第１の重なり領域７ａの面積を増やして電子の引
き出されるｆＪＭの面積を大きくするため、ソース領域
層６ａの拡散を深くすると、チャネル長が短くなり、デ
ータ読出しの際、パンチスルーが起きてしまうという問
題がある。
この場合更に、ソース領域層６ａとフローティングゲー
ト電極３との間（第３図（ａ）、（ｂ）に示すＦＣ−３
間）の容量Ｃ１が大きくなり、方Ｓｔ基板１とフローテ
ィングゲート電極３との間の容量及びフローティングゲ
ート電極３とドレイン領域層６ｂとの間の容量の和Ｃ２
が小さくなるため、データの消去の為の電圧（Ｖ１＋Ｖ
２）を印加した場合、ソース領域層６ａとフローティン
グゲート電極３との間にかかる電圧ｖ１が却って小さく
なり、第１の重なり領域７ａの面積を増やした効果がな
くなるという問題がある。また、これを避けるためには
フローティングゲート電極３を大きくすればよいが高密
度化に反するという問題がある。
ト電極３との間（第３図（ａ）、（ｂ）に示すＦＣ−３
間）の容量Ｃ１が大きくなり、方Ｓｔ基板１とフローテ
ィングゲート電極３との間の容量及びフローティングゲ
ート電極３とドレイン領域層６ｂとの間の容量の和Ｃ２
が小さくなるため、データの消去の為の電圧（Ｖ１＋Ｖ
２）を印加した場合、ソース領域層６ａとフローティン
グゲート電極３との間にかかる電圧ｖ１が却って小さく
なり、第１の重なり領域７ａの面積を増やした効果がな
くなるという問題がある。また、これを避けるためには
フローティングゲート電極３を大きくすればよいが高密
度化に反するという問題がある。
そこで、第６図（Ｃ）に示す特開昭６４−１０６７３号
公報のように、Ｓｉ基ｌ１ｉｌｌに形成された溝１２内
にフローティングゲート電極１４ａを埋め込む構造が考
えられる。このような構造によれば、チャネル長及びＳ
ｉ基板１１とフローティングゲート電極１４ａとの間の
容量Ｃ２を保持したまま、ソース領域層１６ａ及び溝１
２を深くすることによりソース領域層１６ａとフローテ
ィングゲート電極１４ａとの重なり領域の面積を増やす
ことができるという長所があり、消去時間の短縮に有効
である。
公報のように、Ｓｉ基ｌ１ｉｌｌに形成された溝１２内
にフローティングゲート電極１４ａを埋め込む構造が考
えられる。このような構造によれば、チャネル長及びＳ
ｉ基板１１とフローティングゲート電極１４ａとの間の
容量Ｃ２を保持したまま、ソース領域層１６ａ及び溝１
２を深くすることによりソース領域層１６ａとフローテ
ィングゲート電極１４ａとの重なり領域の面積を増やす
ことができるという長所があり、消去時間の短縮に有効
である。
第６図（ａ）〜（ｃ）は、この公報に示される製造方法
を示す。
を示す。
まず、同図（ａ）に示すように、溝’１２を被覆してポ
リシリコン膜１４を形成し、続いて表面が平坦になるよ
うにレジスト１１１５を形成する。
リシリコン膜１４を形成し、続いて表面が平坦になるよ
うにレジスト１１１５を形成する。
次いで、同図（ｂ）に示すように、ポリシリコン膜１４
及びレジスト膜１５に対して同じエツチングレートを有
するエツチングガスを用いてエッチバックすることによ
りポリシリコン膜１４をエツチングし、ポリシリコン１
１１１４を溝１２内に埋め込んで７０−ティングゲート
電極１４ａを形成する。
及びレジスト膜１５に対して同じエツチングレートを有
するエツチングガスを用いてエッチバックすることによ
りポリシリコン膜１４をエツチングし、ポリシリコン１
１１１４を溝１２内に埋め込んで７０−ティングゲート
電極１４ａを形成する。
その後、同図（Ｃ）に示すように、通常の工程を経てＥ
” ＦＲＯＭが完成する。
” ＦＲＯＭが完成する。
しかし、第６図（ｂ）に示すように、レジスト膜１５及
びポリシリコン膜１４をエッチバックする際、 ■エツチング中の温度上昇によりポリシリコンＩＩ！１
４とレジストＭ１５との間のエツチングレートが異なっ
てくる。
びポリシリコン膜１４をエッチバックする際、 ■エツチング中の温度上昇によりポリシリコンＩＩ！１
４とレジストＭ１５との間のエツチングレートが異なっ
てくる。
■エツチング中の生成ガスの影響でポリシリコン膜１４
とレジスト膜１５との間のエツチングレートが異なって
くる。
とレジスト膜１５との間のエツチングレートが異なって
くる。
という問題があり、ポリシリコン膜１４とレジスト膜１
５とのエツチングレートを等しく保持することが困難に
なってくる。
５とのエツチングレートを等しく保持することが困難に
なってくる。
このため、製造プロセスの安定性に欠け、残存するポリ
シリコン膜の膜厚の制御が困難になってくる。最悪の場
合には下地のＳｉ基板１１を傷めたりするという問題が
ある。
シリコン膜の膜厚の制御が困難になってくる。最悪の場
合には下地のＳｉ基板１１を傷めたりするという問題が
ある。
本発明は、かかる従来の問題点に鑑みてなされたもので
、安定な製造プロセスを保持しつつ、消去時間を短縮す
ることのできる不揮発性半導体記憶装置の製造方法を提
供することを目的とするものである。
、安定な製造プロセスを保持しつつ、消去時間を短縮す
ることのできる不揮発性半導体記憶装置の製造方法を提
供することを目的とするものである。
〔課題を解決するための手段］
上記課題は、第１に、表面に一導電型の不純物層が形成
された反対導電型の半導体基板に前記不純物層より深い
溝を形成する工程と、前記溝の内面に第１のゲート絶縁
膜を形成する工程と、前記第１のゲート絶縁膜の表面を
被覆するように前記溝の深さにほぼ等しい膜厚の導電膜
を一様に形成する工程と、全面にマスク部材を塗布し、
前記溝の上部の凹部に他の部分よりも膜厚の厚いマスク
性膜を形成する工程と、前記導電膜とマスク性膜との間
でエツチングレート差を有するエツチングガスを用いて
マスク性膜をエツチングし、前記凹部にのみ前記マスク
性膜を残存する工程と、前記マスク性膜をマスクとして
前記導電膜を選択的にエツチングして前記溝内に前記導
１５膜を残存し、フローティングゲート電極を形成する
工程と、前記導電膜上に第２のゲート絶縁膜を形成する
工程と、前記第２のゲート絶縁膜上にコントロールゲー
ト電極を形成する工程とを有する半導体装置の製造方法
によって達成され、 第２に、表面に一導電型の不純物層が形成された反対導
電型の半導体基板に前記不純物層より深い溝を形成する
工程と、前記溝の内面に第１のゲート絶縁膜を形成する
工程と、前記第１のゲート絶縁膜を被覆するように前記
溝の深さにほぼ等しい膜厚の導電膜を形成する工程と、
全面にレジストを塗布し、前記溝の上部の凹部に他の部
分よりも膜厚の厚いレジスト膜を形成する工程と、前記
レジスト膜の膜厚の差を利用して選択的に露光した後、
現像し、前記凹部にのみ前記レジスト膜を残存する工程
と、前記レジスト膜をマスクとして前記導電膜を選択的
にエツチングして前記溝内に前記導電膜を残存し、フロ
ーティングゲート電極を形成する工程と、前記導電膜上
に第２のゲート絶縁膜を形成する工程と、前記第２のゲ
ート絶縁膜上にコントロールゲート電極を形成する工程
とを有する半導体装置の製造方法によ、って達成される
。
された反対導電型の半導体基板に前記不純物層より深い
溝を形成する工程と、前記溝の内面に第１のゲート絶縁
膜を形成する工程と、前記第１のゲート絶縁膜の表面を
被覆するように前記溝の深さにほぼ等しい膜厚の導電膜
を一様に形成する工程と、全面にマスク部材を塗布し、
前記溝の上部の凹部に他の部分よりも膜厚の厚いマスク
性膜を形成する工程と、前記導電膜とマスク性膜との間
でエツチングレート差を有するエツチングガスを用いて
マスク性膜をエツチングし、前記凹部にのみ前記マスク
性膜を残存する工程と、前記マスク性膜をマスクとして
前記導電膜を選択的にエツチングして前記溝内に前記導
１５膜を残存し、フローティングゲート電極を形成する
工程と、前記導電膜上に第２のゲート絶縁膜を形成する
工程と、前記第２のゲート絶縁膜上にコントロールゲー
ト電極を形成する工程とを有する半導体装置の製造方法
によって達成され、 第２に、表面に一導電型の不純物層が形成された反対導
電型の半導体基板に前記不純物層より深い溝を形成する
工程と、前記溝の内面に第１のゲート絶縁膜を形成する
工程と、前記第１のゲート絶縁膜を被覆するように前記
溝の深さにほぼ等しい膜厚の導電膜を形成する工程と、
全面にレジストを塗布し、前記溝の上部の凹部に他の部
分よりも膜厚の厚いレジスト膜を形成する工程と、前記
レジスト膜の膜厚の差を利用して選択的に露光した後、
現像し、前記凹部にのみ前記レジスト膜を残存する工程
と、前記レジスト膜をマスクとして前記導電膜を選択的
にエツチングして前記溝内に前記導電膜を残存し、フロ
ーティングゲート電極を形成する工程と、前記導電膜上
に第２のゲート絶縁膜を形成する工程と、前記第２のゲ
ート絶縁膜上にコントロールゲート電極を形成する工程
とを有する半導体装置の製造方法によ、って達成される
。
本発明の半導体装置の製造方法によれば、フローティン
グゲート電極となる導電膜を溝に埋め込むため、 ■導電膜のエツチングレートよりもエツチングレートの
大きいエツチングガスでレジスト膜のみをエツチングし
、又は、 ■選択露光によりレジスト膜だけをパターニングし、 いずれもレジスト膜厚の厚い溝上部の凹部にレジスト膜
を残存している。その後、残存するレジスト膜をマスク
として導電膜のエツチングレートの大きいエツチングガ
スにより導電膜を選択的にエツチングしている。
グゲート電極となる導電膜を溝に埋め込むため、 ■導電膜のエツチングレートよりもエツチングレートの
大きいエツチングガスでレジスト膜のみをエツチングし
、又は、 ■選択露光によりレジスト膜だけをパターニングし、 いずれもレジスト膜厚の厚い溝上部の凹部にレジスト膜
を残存している。その後、残存するレジスト膜をマスク
として導電膜のエツチングレートの大きいエツチングガ
スにより導電膜を選択的にエツチングしている。
このように、レジスト膜又は導電膜を各別々にエツチン
グしているので、レジスト膜又は導電膜のエツチング中
にそれぞれの膜のエツチングレートが多少変動しても、
従来のエッチバックのようにそれぞれの膜を同時にエツ
チングしているために起こるエツチングレートのＴｉ離
という問題は起こらない。
グしているので、レジスト膜又は導電膜のエツチング中
にそれぞれの膜のエツチングレートが多少変動しても、
従来のエッチバックのようにそれぞれの膜を同時にエツ
チングしているために起こるエツチングレートのＴｉ離
という問題は起こらない。
このため、製造プロセスの安定性を保持することができ
る。
る。
以下、図面を参照しながら本発明の実施例について説明
する。
する。
■本発明の第１の実施例
第１図（、ａ）〜（ｈ）は、本発明の第１の実施例のＥ
Ｉ ＦＲＯＭの製造方法について説明する断面図である
。
Ｉ ＦＲＯＭの製造方法について説明する断面図である
。
まず、同図（ａ）に示すように、ソース領域層及びドレ
イン領域層を形成するため、ｐ型のＳｉ基板（半導体基
板）１６の表面に打ち込みエネルギ４０ ｋ ｅ Ｖ、
ドーズ量４ Ｘｌ０１Ｓｃ ｍ−”の条件で砒素（
Ａｓ）をイオン注入する。続いて加熱処理を行い、Ａｓ
を活性化及び再分布させて深さ約１６００人のｎ十型拡
散層（不純物層）１７を形成する。
イン領域層を形成するため、ｐ型のＳｉ基板（半導体基
板）１６の表面に打ち込みエネルギ４０ ｋ ｅ Ｖ、
ドーズ量４ Ｘｌ０１Ｓｃ ｍ−”の条件で砒素（
Ａｓ）をイオン注入する。続いて加熱処理を行い、Ａｓ
を活性化及び再分布させて深さ約１６００人のｎ十型拡
散層（不純物層）１７を形成する。
次いで、同図（ｂ）に示すように、ゲート部を形成する
ため、Ｃ１，ガスを用いたドライエツチングにより、こ
のｎ十型拡散層１７よりも深い深さ約２０００人１幅０
．８〜１μｍ、長さ０．８ μｍの溝１Ｂを形成する。
ため、Ｃ１，ガスを用いたドライエツチングにより、こ
のｎ十型拡散層１７よりも深い深さ約２０００人１幅０
．８〜１μｍ、長さ０．８ μｍの溝１Ｂを形成する。
続いて、Ｓｉ基板１６の表面を熱酸化し、第１のゲート
絶縁膜となる約１００人の５１０２Ｍ１９を形成する。
絶縁膜となる約１００人の５１０２Ｍ１９を形成する。
次に、同図（Ｃ）に示すように、フローティングゲート
電極を形成するため、ＳｉＯ□ｌ！！１９を被覆して、
溝１８の深さとほぼ等しい膜厚約２０００人のポリシリ
コンＢ（導電膜）２０を形成する０次いで、打ち込みエ
ネルギー４０ｋｅＶ、 ドーズ量４ｘｌＯ”ｃｍ−”
の条件でポリシリコン膜２０にり・ン（Ｐ）をイオン注
入し、ポリシリコンＭ２０をｎ＋型化する。
電極を形成するため、ＳｉＯ□ｌ！！１９を被覆して、
溝１８の深さとほぼ等しい膜厚約２０００人のポリシリ
コンＢ（導電膜）２０を形成する０次いで、打ち込みエ
ネルギー４０ｋｅＶ、 ドーズ量４ｘｌＯ”ｃｍ−”
の条件でポリシリコン膜２０にり・ン（Ｐ）をイオン注
入し、ポリシリコンＭ２０をｎ＋型化する。
次いで、同図（ｄ）に示すように、全面にレジスト（マ
スク部材）を塗布し、溝１８の上部の凹部１８ａに他の
部分よりも厚いレジスト膜（マスク性膜）２１を形成す
る。
スク部材）を塗布し、溝１８の上部の凹部１８ａに他の
部分よりも厚いレジスト膜（マスク性膜）２１を形成す
る。
次に、同図（ｅ）に示すように、０□ガスを用いたドラ
イエツチングにより、膜厚の厚い凹部１８ａのレジスト
膜２１のみを残すようにレジスト膜２１をエツチングす
る。このとき、レジスト膜２１のエツチングレートが大
きい０２ガスを用いているので、ポリシリコン膜２０は
ほとんどエツチングされない。
イエツチングにより、膜厚の厚い凹部１８ａのレジスト
膜２１のみを残すようにレジスト膜２１をエツチングす
る。このとき、レジスト膜２１のエツチングレートが大
きい０２ガスを用いているので、ポリシリコン膜２０は
ほとんどエツチングされない。
次いで、ＣＩＮガスを用いたドライエツチングにより、
同図（ｆ）に示すように、溝１８内にのみポリシリコン
１１！２０を残すようにレジスト膜２１をマスクとして
ポリシリコン膜２０をエツチングしてフローティングゲ
ート電極２０ａを形成する。
同図（ｆ）に示すように、溝１８内にのみポリシリコン
１１！２０を残すようにレジスト膜２１をマスクとして
ポリシリコン膜２０をエツチングしてフローティングゲ
ート電極２０ａを形成する。
このとき、ポリシリコン膜２０のエツチングレートが大
きいＣ１ｚガスを用いているので、レジスト膜２１はほ
とんどエツチングされない、従って、下地のＳｉＯ□Ｉ
Ｉ！１１９が表出するまでエツチングを行うことにより
、制御性よく溝１８内に丁度ポリシリコンＭ２０ａを埋
め込むことができる。
きいＣ１ｚガスを用いているので、レジスト膜２１はほ
とんどエツチングされない、従って、下地のＳｉＯ□Ｉ
Ｉ！１１９が表出するまでエツチングを行うことにより
、制御性よく溝１８内に丁度ポリシリコンＭ２０ａを埋
め込むことができる。
次に、同図（ｇ）に示すように、第２のゲート絶縁膜と
なる膜厚３００人のＳｉＯ□１１１２２を熱酸化により
ポリシリコン！ｌＩ２０ａ上に形成する。
なる膜厚３００人のＳｉＯ□１１１２２を熱酸化により
ポリシリコン！ｌＩ２０ａ上に形成する。
続いて、ポリシリコン膜を形成した後、パターニングし
てコントロールゲート電極２３を形成する。その後、通
常の工程によりコントロールゲート電極を被覆して絶縁
Ｎ２４を形成し、更にＡｊ！等によりソース電極２５ａ
、ドレイン電極２５ｂ及びゲート引出電極２６を形成す
ると、Ｅｔ ＦＲＯＭが完成する（同図（ｈ））。
てコントロールゲート電極２３を形成する。その後、通
常の工程によりコントロールゲート電極を被覆して絶縁
Ｎ２４を形成し、更にＡｊ！等によりソース電極２５ａ
、ドレイン電極２５ｂ及びゲート引出電極２６を形成す
ると、Ｅｔ ＦＲＯＭが完成する（同図（ｈ））。
以上のように、本発明の第１の実施例によれば、ｉＪ
Ｌ 図（ｅ ）及び（ｆ）に示すように、レジスト膜２
１及びポリシリコン膜２０をそれぞれ選択性のあるエツ
チングガスにより別々にエツチングしている。
Ｌ 図（ｅ ）及び（ｆ）に示すように、レジスト膜２
１及びポリシリコン膜２０をそれぞれ選択性のあるエツ
チングガスにより別々にエツチングしている。
このため、それぞれの１１１２０．２１のエンチング中
にエツチングレートが多少変動しても、従来のエッチバ
ックのようにそれぞれの膜２０．２１を同時にエツチン
グしているために起こるエツチングレートの”ｊｌＥＨ
という問題は起こらないので、製造プロセスの安定性を
保持することができる。
にエツチングレートが多少変動しても、従来のエッチバ
ックのようにそれぞれの膜２０．２１を同時にエツチン
グしているために起こるエツチングレートの”ｊｌＥＨ
という問題は起こらないので、製造プロセスの安定性を
保持することができる。
なお、上記の実施例ではマスク性膜としてレジスト膜２
１を用いているが、ＳＯＧ膜その他塗布法により形成す
ることができるものであればよい。
１を用いているが、ＳＯＧ膜その他塗布法により形成す
ることができるものであればよい。
■第２の実施例
第２図（ａ）、（ｂ）は、本発明の第２の実施例のＥ”
ＦＲＯＭの製造方法について説明する断面図である。
ＦＲＯＭの製造方法について説明する断面図である。
第１の実施例と異なるところは、レジスト膜（マスク性
膜）２１を凹部１８ａに残す第１図（ｄ）。
膜）２１を凹部１８ａに残す第１図（ｄ）。
（ｅ）に示す方法の代わりにレジスト膜２１を選択的に
露光する方法を用いていることである。
露光する方法を用いていることである。
即ち、第２図（ａ）に示すように、レジスト膜２１をポ
リシリコン［（導電［１）２０上に形成した後、第２図
（ｂ）に示すように、レジスト膜２１の膜厚の厚い凹部
１８ａのレジスト膜２１には充分に露光の紫外線が照射
されないように短時間に露光し、続いて、第２図（ｃ）
に示すように、これを現像して凹部１８ａにのみレジス
トＷ１２１ｂを残す。
リシリコン［（導電［１）２０上に形成した後、第２図
（ｂ）に示すように、レジスト膜２１の膜厚の厚い凹部
１８ａのレジスト膜２１には充分に露光の紫外線が照射
されないように短時間に露光し、続いて、第２図（ｃ）
に示すように、これを現像して凹部１８ａにのみレジス
トＷ１２１ｂを残す。
その後、第１図（ｆ）〜（ｈ）に示すような第１の実施
例と同様な工程を経て、Ｅ” ＦＲＯＭが完成する。
例と同様な工程を経て、Ｅ” ＦＲＯＭが完成する。
以上のように、本発明の第２の実施例によれば、第２図
（ｂ）に示すように、選択露光によりレジスト膜２１だ
けをパターニングし、続いて、残存するレジストＩＩ！
２１ ｂをマスクとして、ポリシリコン膜２０のエツチ
ングレートの大きいＣ１，ガスを用いてポリシリコン膜
２０をエツチングしている。
（ｂ）に示すように、選択露光によりレジスト膜２１だ
けをパターニングし、続いて、残存するレジストＩＩ！
２１ ｂをマスクとして、ポリシリコン膜２０のエツチ
ングレートの大きいＣ１，ガスを用いてポリシリコン膜
２０をエツチングしている。
このため、ポリシリコン膜２０のエツチング中にエツチ
ングレートが多少変動しても、従来のエッチバックのよ
うにレジスト膜及びポリシリコン膜を同時にエツチング
しているために起こるエツチングレートの単離という問
題は生じないので、製造プロセスの安定性を保持するこ
とができる。
ングレートが多少変動しても、従来のエッチバックのよ
うにレジスト膜及びポリシリコン膜を同時にエツチング
しているために起こるエツチングレートの単離という問
題は生じないので、製造プロセスの安定性を保持するこ
とができる。
なお、上記の第１及び第２の実施例では、第１回（ａ）
に示すように、工程の最初にソース領域層１７ａ及びド
レイン領域層１７ｂとなるｎ十型拡散膚１７を形成して
いるが、溝１８内にフローティングゲート電極２０ａを
形成後に、溝１８の両側にソース領域層１７ａ及びドレ
イン領域層１７ｂを形成してもよい。
に示すように、工程の最初にソース領域層１７ａ及びド
レイン領域層１７ｂとなるｎ十型拡散膚１７を形成して
いるが、溝１８内にフローティングゲート電極２０ａを
形成後に、溝１８の両側にソース領域層１７ａ及びドレ
イン領域層１７ｂを形成してもよい。
また、第３図に示すフローティングゲート電極２０ａと
ソース領域層１７ａとの間の容量Ｃ１を小さくするため
に、ソース領域層１７ａの不純物濃度を低濃度にす墨こ
ともできる。これにより、フローティングゲート電極２
０ａとソース領域層１７ａとの間により高い電圧がかか
ることになり、消去時間の一層の短縮を図ることができ
る。
ソース領域層１７ａとの間の容量Ｃ１を小さくするため
に、ソース領域層１７ａの不純物濃度を低濃度にす墨こ
ともできる。これにより、フローティングゲート電極２
０ａとソース領域層１７ａとの間により高い電圧がかか
ることになり、消去時間の一層の短縮を図ることができ
る。
以上のように、本発明の半導体装置の製造方法によれば
、溝に導電膜を埋め込むため、レジスト膜を単独にパタ
ーニングし、続いてこのレジスト膜をマスクとして導電
膜をエツチングしているので、従来のエッチバックのよ
うにレジスト膜及びポリシリコン膜を同時にエツチング
しているために起こるエツチングレートの′４ＥｊｌＩ
という問題は生じない。
、溝に導電膜を埋め込むため、レジスト膜を単独にパタ
ーニングし、続いてこのレジスト膜をマスクとして導電
膜をエツチングしているので、従来のエッチバックのよ
うにレジスト膜及びポリシリコン膜を同時にエツチング
しているために起こるエツチングレートの′４ＥｊｌＩ
という問題は生じない。
これにより、製造プロセスの安定性を保持しつつ、消去
時間の短縮を図ることができる。
時間の短縮を図ることができる。
第１図は、本発明の第１の実施例のＥ”ＦＲＯＭの製造
方法について説明する断面図、第２図は、本発明の第２
の実施例のＥｌ ＦＲＯＭの製造方法について説明する
断面図、第３図は、消去動作時のＥ” ＦＲＯＭの等価
回路図、 第４図は、従来例のＥ” ＦＲＯＭについて説明する断
面図、 第５図は、従来例のＥ” ＦＲＯＭの書込み及び消去動
作について説明する断面図、 第６図は、従来例の製造方法について説明する断面図で
ある。 〔符号の説明〕 １．１１・＝Ｓｔ基板、 ２．１３ａ・・・第１のゲート絶縁膜、３・・・フロー
ティングゲート電極、 ４．３７・・・第２のゲート絶縁膜、 ５．２３．３８・・・コントロールゲート電極、６ ａ
、１７ａ、３９ａ・・・ソース領域層、６ ｂ、１７ｂ
、３９ｂ・・・ドレイン領域層、７ａ・・・第１の重な
り領域、 ７ ｂ−・・第２の重なり領域、 ８．２４．４０・・・絶縁膜、 ９ ａ、２５ａ、４１ａ・・・ソース電極、９ ｂ、２
５ｂ、４１ｂ−・・ドレイン電極、１０．２６．４２・
・・ゲート引出し電極、１２．１８−・・溝、 １３・・・５ｉ（ｈ膜、 １４・・・ポリシリコン膜、 １４ ａ ＊ ２Ｑ ａ ・・・ポリシリコン膜−ト電
極）、 （フローティングゲ １５．２１ａ・・・レジスト膜、 １６・・・Ｓｉ基板（半導体基板）、 １７・・・ｎ十型拡散層（不純物層）、１８ａ・・・凹
部、
方法について説明する断面図、第２図は、本発明の第２
の実施例のＥｌ ＦＲＯＭの製造方法について説明する
断面図、第３図は、消去動作時のＥ” ＦＲＯＭの等価
回路図、 第４図は、従来例のＥ” ＦＲＯＭについて説明する断
面図、 第５図は、従来例のＥ” ＦＲＯＭの書込み及び消去動
作について説明する断面図、 第６図は、従来例の製造方法について説明する断面図で
ある。 〔符号の説明〕 １．１１・＝Ｓｔ基板、 ２．１３ａ・・・第１のゲート絶縁膜、３・・・フロー
ティングゲート電極、 ４．３７・・・第２のゲート絶縁膜、 ５．２３．３８・・・コントロールゲート電極、６ ａ
、１７ａ、３９ａ・・・ソース領域層、６ ｂ、１７ｂ
、３９ｂ・・・ドレイン領域層、７ａ・・・第１の重な
り領域、 ７ ｂ−・・第２の重なり領域、 ８．２４．４０・・・絶縁膜、 ９ ａ、２５ａ、４１ａ・・・ソース電極、９ ｂ、２
５ｂ、４１ｂ−・・ドレイン電極、１０．２６．４２・
・・ゲート引出し電極、１２．１８−・・溝、 １３・・・５ｉ（ｈ膜、 １４・・・ポリシリコン膜、 １４ ａ ＊ ２Ｑ ａ ・・・ポリシリコン膜−ト電
極）、 （フローティングゲ １５．２１ａ・・・レジスト膜、 １６・・・Ｓｉ基板（半導体基板）、 １７・・・ｎ十型拡散層（不純物層）、１８ａ・・・凹
部、
Claims (2)
- （１）表面に一導電型の不純物層が形成された反対導電
型の半導体基板に前記不純物層より深い溝を形成する工
程と、 前記溝の内面に第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜の表面を被覆するように前記溝
の深さにほぼ等しい膜厚の導電膜を一様に形成する工程
と、 全面にマスク部材を塗布し、前記溝の上部の凹部に他の
部分よりも膜厚の厚いマスク性膜を形成する工程と、 前記導電膜のエッチングレートと比較してマスク性膜の
エッチングレートの大きいエッチングガスを用いてマス
ク性膜をエッチングし、前記凹部に前記マスク性膜を残
存する工程と、 前記マスク性膜をマスクとして前記導電膜を選択的にエ
ッチングして前記溝内に前記導電膜を残存し、フローテ
ィングゲート電極を形成する工程と、 前記導電膜上に第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上にコントロールゲート電極を
形成する工程とを有する半導体装置の製造方法。 - （２）表面に一導電型の不純物層が形成された反対導電
型の半導体基板に前記不純物層より深い溝を形成する工
程と、 前記溝の内面に第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜を被覆するように前記溝の深さ
にほぼ等しい膜厚の導電膜を形成する工程と、 全面にレジストを塗布し、前記溝の上部の凹部に他の部
分よりも膜厚の厚いレジスト膜を形成する工程と、 前記レジスト膜の膜厚の差を利用して選択的に露光した
後、現像し、前記凹部に前記レジスト膜を残存する工程
と、 前記レジスト膜をマスクとして前記導電膜を選択的にエ
ッチングして前記溝内に前記導電膜を残存し、フローテ
ィングゲート電極を形成する工程と、 前記導電膜上に第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上にコントロールゲート電極を
形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23934990A JPH04118973A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23934990A JPH04118973A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04118973A true JPH04118973A (ja) | 1992-04-20 |
Family
ID=17043426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23934990A Pending JPH04118973A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04118973A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316347A (ja) * | 1995-05-12 | 1996-11-29 | Lg Semicon Co Ltd | リセスチャンネル構造を有する半導体素子及びその製造方法 |
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2002289805A (ja) * | 2001-03-27 | 2002-10-04 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2006066916A (ja) * | 2004-08-27 | 2006-03-09 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ記憶セル及びその形成方法 |
| JP2007158232A (ja) * | 2005-12-08 | 2007-06-21 | Toshiba Corp | 不揮発性半導体メモリとその製造方法 |
-
1990
- 1990-09-10 JP JP23934990A patent/JPH04118973A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316347A (ja) * | 1995-05-12 | 1996-11-29 | Lg Semicon Co Ltd | リセスチャンネル構造を有する半導体素子及びその製造方法 |
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2002289805A (ja) * | 2001-03-27 | 2002-10-04 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2006066916A (ja) * | 2004-08-27 | 2006-03-09 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ記憶セル及びその形成方法 |
| JP2007158232A (ja) * | 2005-12-08 | 2007-06-21 | Toshiba Corp | 不揮発性半導体メモリとその製造方法 |
| US7733694B2 (en) | 2005-12-08 | 2010-06-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having a floating gate electrode formed within a trench |
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