JP3077813B2 - プログラマブル遅延回路 - Google Patents

プログラマブル遅延回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラマブル（Programmable）遅延回路
に関し、特に遅延特性の直線性を良好にすると共に消費
電力を低減したICテスタ等に用いて好適なプログラマブ
ル遅延回路に関する。
〔発明の概要〕
本発明のプログラマブル遅延回路は、遅延すべき入力
信号が供給される入力端子と、Ｎ段（Ｎ≧２）からなり
互いに縦続接続された複数段の遅延回路と、前記複数段
の遅延回路の各段間に接続されると共に一対の差動増幅
用トランジスタとこの一対の差動増幅用トランジスタに
共通電流源から動作電流を供給する電流スイッチとを有
する複数の差動増幅器と、前記複数の差動増幅器の一対
の差動増幅用トランジスタの共通接続された１対のコレ
クタ出力に対応して接続され、１対のトランジスタで構
成された低入力インピーダンスの電流−電圧変換バッフ
ァ段を介して信号が導出される共通出力端子と、前記複
数の差動増幅器の電流スイッチを択一的に制御する制御
回路とから構成され、前記複数の差動増幅器のいずれの
電流スイッチを選択した場合でも差動増幅器による遅延
量は一定になるので遅延特性の直線性が良好になると共
に、単一の共通電流源を用いるので消費電力の低減が計
れる。
また、前記複数の差動増幅器の共通接続された１対の
コレクタ出力と前記共通の出力端子との間にカスコード
接続されたバッファ段に１対のトランジスタで構成され
た低入力インピーダンスの電流−電圧変換バッファ段を
設けた場合には、前記差動増幅用トランジスタのコレク
タ出力容量の総合容量値が見掛け上小さくなるので高速
動作が可能になる。なお１対のトランジスタは入力が低
インピーダンスであればよく、例えばバイポーラトラン
ジスタであればベース接地で構成された回路でもよい。
〔従来の技術〕
従来、例えばIEEE Proceedings of the 1989Bipolar
Circuit and Technology Meetings September 18−19,1
989 第295乃至第297頁のA Digitally Programmable De
lay Chip with picosecond Resolutionに記載されてい
る如く、プログラマブル遅延回路が知られている。
すなわち、第３図の従来のプログラマブル遅延回路の
一例を示すブロック図において、１は主遅延回路であ
り、縦続接続された32個の遅延ゲートG0乃至G31、マル
チプレクサ1a及びラッチ回路1bから構成される。ラッチ
回路1bは、図示しない制御回路から入力される５ビット
（D0〜D4）のデジタル信号をラッチし、このラッチ回路
1bのデジタル出力に応じてマルチプレクサ1aを制御し、
入力端子IN及びINBに供給されたパルス信号を１ゲート
当たり110psで任意の時間遅延する。２はマルチプレク
サ1aの出力に接続された遅延時間を拡大するためのカス
ケード回路であり、マルチプレクサ2aとデジタル信号D5
をラッチするラッチ回路2bとからなる。カスケード回路
２の出力はバッファ段３を介して出力端子Q1及びQ1Bに
それぞれ供給される。なお、４はカスケード回路２の出
力に接続された副遅延回路である。そして、前記マルチ
プレクサ1aは一般に第４図のマルチプレクサの一例を示
すブロック図に示す如く、８段の遅延ゲートG1〜G8と７
個のマルチプレクサＡ乃至Ｇで構成することが行われて
いる。なお、S0乃至S6は、ラッチ回路1bから出力される
制御信号である。
〔発明が解決しようとする課題〕
第４図において、マルチプレクサ1aは７個のマルチプ
レクサＡ乃至Ｇをいわゆるトーナメント式に構成したも
ので、遅延ゲートが2n個の場合には2n−１個のマルチプ
レクサが必要になる。
また、各遅延ゲートから出力端子Q1までｎ個のマルチ
プレクサを通過するため、固定遅延量が増加する欠点が
ある。そして、ｎが増加すればするほど各遅延ゲート出
力から出力端子Q1までのマルチプレクサ1aによる遅延誤
差が大きくなり、遅延特性の直線性が悪化する欠点があ
る。
さらに、入力端子IN及びINBに供給されたパルス信号
は、ｎ個のマルチプレクサ（例えばマルチプレクサＡ、
Ｅ、Ｇ）を通過することになるため消費電力が大きくな
る欠点がある。
従って、本発明の目的は、前記欠点を改良したプログ
ラマブル遅延回路を提供することにある。
〔課題を解決するための手段〕
本発明のプログラマブル遅延回路は、遅延すべき入力
信号が供給される入力端子と、Ｎ段（Ｎ≧２）からなり
互いに縦続接続された複数段の遅延回路と、前記複数段
の遅延回路の各段間に接続されると共に一対の差動増幅
用トランジスタとこの一対の差動増幅用トランジスタに
共通電流源から動作電流を供給する電流スイッチとを有
する複数の差動増幅器と、前記一対の差動増幅用トラン
ジスタの各出力に共通接続された１対のベース接地トラ
ンジスタで構成された低入力インピーダンスの電流−電
圧変換バッファ段を介して信号が導出される共通出力端
子と、前記複数の差動増幅器の電流スイッチを択一的に
制御する制御回路とから構成される。
また、本発明のプログラマブル遅延回路の信号取り出
し部は前記複数の差動増幅器の各出力と前記共通出力端
子との間に接続された前記１対のベース接地トランジス
タで構成された低入力インピーダンスの電流−電圧変換
バッファ段をカスコード型バッファ段で構成される。
〔作用〕
本発明のプログラマブル遅延回路によれば、前記複数
の差動増幅器のいずれの電流スイッチを選択した場合で
も差動増幅器による遅延量は一定になるので遅延特性の
直線性が良好になると共に、単一の共通電流源を用いる
ので消費電力の低減が計れる。
また、前記複数の差動増幅器の各出力と前記共通の出
力端子との間にカスコード接続された１対のベース接地
トランジスタで構成された低入力インピーダンスの電流
−電圧変換バッファ段を設けた場合には、前記差動増幅
用トランジスタの共通接続された１対の出力のコレクタ
出力容量の総合容量値が大きくなるにもかかわらず、こ
の１対の出力に接続される後段の入力インピーダンスが
非常に小さいので高速動作が可能になる。
〔実施例〕
以下、本発明の実施例について図面を参照しながら説
明する。
第１図は本発明のプログラマブル遅延回路の基本構成
を示す回路図であり、第１図において5a及び5bは遅延す
べき入力信号（例えばクロック信号等のパルス信号）が
供給される入力端子である。入力端子5a及び5bには、一
例として互いに逆相の入力信号が供給される。６はＮ段
（Ｎ≧２）からなり互いに縦続接続された複数段（G1乃
至Gn）からなる遅延回路であり、遅延回路６の第１遅延
回路G1と第２遅延回路G2との段間に一対の差動増幅用ト
ランジスタQ11及びQ12の入力電極（ベース）が接続さ
れ、出力電極（コレクタ）はバッファ段７を構成すると
共にカスコード接続されたトランジスタQb1及びQb2を介
して共通出力端子VOUT及びVOUTBにそれぞれ接続されて
いる。このバッファ段７の入力はトランジスタQb1及びQ
b2のエミッタで構成され、このエミッタがトランジスタ
Q11,Q12,Q21,Q22,Qn-11とQn-12の共通接続されたコレク
タに接続されている。トランジスタQ11及びQ12の出力
（パルス）信号を電流−電圧変換すると共に、バッファ
段７の入力は低インピーダンスであるため動作中のトラ
ンジスタQ11及びQ12さらに非動作中のトランジスタQ21
〜Qn-12の加算された出力容量の総合容量値の影響を少
なくできる。なお、R1及びR2は電源端子Vref（一例とし
て接地）と共通出力端子VOUT及びVOUTBにそれぞれ接続
された負荷抵抗器である。８はトランジスタQ1乃至Q
n-12からなる電流スイッチであり、９は例えば電流値I
refを有する共通電流源である。前記差動増幅用トラン
ジスタQ11及びQ12と電流スイッチ８のトランジスタQ1は
第１の差動増幅器D1を構成する。また、第２の遅延回路
G2と第３の遅延回路G3との段間に接続された差動増幅用
トランジスタQ21及びQ22と電流スイッチ８のトランジス
タQ2は第２の差動増幅器D2を構成すると共に、第３の遅
延回路G3と第Ｎの遅延回路Gnとの段間に接続された差動
増幅用トランジスタQn-11及びQn-12と電流スイッチ８の
トランジスタQn-1は第Ｎ−１の差動増幅器Dn-1を構成す
る。10は前記電流スイッチ８を択一的に制御する制御回
路であり、例えばＫビットのデジタル信号d1乃至dkに応
じて電流スイッチ８のトランジスタQ1乃至Qn-1を制御す
る。
次に、以上の構成における動作について説明する。
第１図において、制御回路10のデジタル信号d1乃至dk
により例えば電流スイッチ８のトランジスタQ1が選択さ
れた場合、トランジスタQ1がオンして共通電流源９の電
流Irefを第１の差動増幅器D1の差動増幅用トランジスタ
Q11及びQ12に供給するので、入力端子5a及び5bの入力信
号は第１遅延回路G1に出力され、この第１遅延回路G1の
出力は第１の差動増幅器D1により増幅された後、カスコ
ード接続された１対のベース接地トランジスタで構成さ
れた低入力インピーダンスの電流−電圧変換バッファ段
のバッファ段７を介して共通出力端子VOUT及びVOUTBに
出力される。同様にして、電流スイッチ８のトランジス
タQ2が選択された場合、トランジスタQ2がオンして共通
電流源９の電流Irefを第２の差動増幅器D2の差動増幅用
トランジスタQ21及びQ22に供給するので、入力端子5a及
び5bの入力信号は第２遅延回路G2に出力され、この第２
遅延回路G2の出力は第２の差動増幅器D2により増幅され
た後、１対のベース接地トランジスタで構成された低入
力インピーダンスの電流−電圧変換バッファ段のバッフ
ァ段７を介して共通出力端子VOUT及びVOUTBに出力され
る。すなわち、複数の差動増幅器D1乃至Dn-1の電流スイ
ッチ８を制御回路10の制御信号C1乃至Cn-1により制御し
て2n-1（Ｎ−１）個の遅延回路G1乃至Gn-1の出力を選択
的に出力することができる。そして、複数の差動増幅器
D1乃至Dn-1のいずれの電流スイッチ８のトランジスタＱ
乃至Qn-1を選択した場合でも差動増幅器D1乃至Dn-1によ
る遅延量は一定で固定遅延時間が小さくなるので遅延特
性の直線性が良好になると共に、単一の共通電流源９を
用いるので消費電力の低減が計れる。
また、前記複数の差動増幅器D1乃至Dnの出力と前記共
通出力端子VOUT及びVOUTBとの間にカスコード接続され
た１対のベース接地トランジスタで構成された低入力イ
ンピーダンスの電流−電圧変換バッファ段のバッファ段
７を設けた場合には、前記差動増幅用トランジスタQ11
乃至Qn-12の出力容量が見掛け上小さくなるので高速動
作が可能になる。なお、第Ｎ遅延回路Gnの出力に図示し
ない別の差動増幅器を設け、さらに遅延時間を拡大する
ことができる。
次に、第２図は本発明のプログラマブル遅延回路の一
実施形態を示す回路図について説明する。
第２図において、第１図と対応する部分には同一番号
を付してその詳細な説明は省略する。
第２図は、第１図の遅延回路６を第１遅延回路G1乃至
第８の遅延回路G8の８段で構成すると共に、第１遅延回
路G1乃至第８の遅延回路G8のそれぞれには、エミッタフ
ォロワ回路及び差動増幅器により構成されている。そし
て、第１の差動増幅器D1乃至第８の差動増幅器D8の電流
スイッチ８を構成するトランジスタQ1乃至Q8は、図示し
ない制御回路からの制御信号C1乃至C8により制御され
る。この第２図の実施例では、各遅延回路の遅延時間を
例えば100psecとすれば、100psecから800psecまで可変
することができ（例えば2n＝128の場合は12.8nsec）、
第１図のものと同様の効果が期待できる。なお、この実
施例では、入力パルス信号をプッシュプル伝送するよう
に構成したので、入力パルス信号のデユーティ比を出力
まで一定に維持できる利点がある。
〔発明の効果〕
以上の説明から明らかな通り、本発明のプログラマブ
ル遅延回路によれば、前記複数の差動増幅器のいずれの
電流スイッチを選択した場合でも差動増幅器による遅延
量は一定になるので遅延特性の直線性が良好になると共
に、単一の共通電流源を用いるので消費電力の低減が計
れる。
また、前記複数の差動増幅器の出力と前記共通の出力
端子との間に１対のベース接地トランジスタで構成され
た低入力インピーダンスの電流−電圧変換バッファ段を
設けた場合には、前記差動増幅用トランジスタの出力容
量が見掛け上小さくなるので高速動作が可能になる。
さらに、本発明のプログラマブル遅延回路によれば、
遅延回路の段数を増加した場合でも、従来例のマルチプ
レクサの遅延誤差が積算されることがないので、良好な
遅延特性が得られる。
【図面の簡単な説明】
第１図は本発明のプログラマブル遅延回路の基本構成を
示す回路図、第２図は本発明のプログラマブル遅延回路
の一実施例を示す回路図、第３図は従来のプログラマブ
ル遅延回路の一例を示すブロック図、第４図はマルチプ
レクサの一例を示すブロック図である。 5a、5b……入力端子 ６……遅延回路 ７……バッファ段 ８……電流スイッチ ９……共通電流源 10……制御回路 G1〜Gn……第１乃至第Ｎ遅延回路 D1〜Dn-1……第１乃至第Ｎ−１差動増幅器 Q11〜Q82……差動増幅用トランジスタ Q1〜Q8……トランジスタ Qb1〜Qb2……トランジスタ VOUT及びVOUTB……共通出力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−91523（ＪＰ，Ａ) 特開 昭63−281514（ＪＰ，Ａ) 特開 昭54−25613（ＪＰ，Ａ) 特開 昭63−217710（ＪＰ，Ａ) 実開 昭61−107232（ＪＰ，Ｕ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】遅延すべき入力信号が供給される入力端子
    と、Ｎ段（Ｎ≧２）からなり互いに縦続接続された複数
    段の遅延回路と、前記複数段の遅延回路の各段間に接続
    されると共に一対の差動増幅用トランジスタとこの一対
    の差動増幅用トランジスタに共通電流源から動作電流を
    供給する電流スイッチとを有する複数の差動増幅器と、
    前記複数の差動増幅器の一対の差動増幅用トランジスタ
    の各出力に共通接続された１対のトランジスタで構成さ
    れた低入力インピーダンスの電流−電圧変換バッファ段
    を介して信号が導出される共通出力端子と、前記複数の
    差動増幅器の電流スイッチを択一的に制御する制御回路
    とを具備したことを特徴とするプログラマブル遅延回
    路。
  2. 【請求項２】前記複数の差動増幅器の各出力と前記共通
    出力端子との間に接続された前記１対のトランジスタで
    構成された低入力インピーダンスの電流−電圧変換バッ
    ファ段をカスコード型バッファ段としたこと特徴とする
    請求項１記載のプログラマブル遅延回路。
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