KR100357967B1 - 바이씨모스(BiCMOS)에미터결합로직-씨모스레벨변환기 - Google Patents

바이씨모스(BiCMOS)에미터결합로직-씨모스레벨변환기 Download PDF

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Abstract

본 발명은 레벨변환기로서 설계되는 증폭기회로에 관한 것이다. 그와 같은 증폭기는 칩상에서의 ECL 게이트와 CMOS 게이트의 조합에서 요구된다. 이 기술은 고속 ECL 로직에 의하여 시간-임계 신호경로를 실현하는 가능성을 제공한다. 고속 디지탈 레벨변환기로서 동작하는 기존의 증폭기회로의 경우에, 전압증폭은 바이폴라 트랜지스터를 구비한 차동증폭기로서 설계되는 입력단에 의하여 실행되고 그 부분을 위하여 레벨변환기의 출력단의 입력상에 동작하며, 이것이 CMOS 구성의 출력단이다. 이 경우에 신호지연시간은 정지전류 소비에 의하여 영향을 받으며 거의 전류소모에 반비례한다.
본 발명의 목적은 그와 같은 레벨변환기의 지연시간을 줄이기 위한 것이다. 본 발명에 따라 푸쉬-풀 증폭기단으로서 접속되는 바이폴라 출력트렌지스터(74, 75)의 신호입력은 차동증폭기로서 설계되는 입력단(1)의 각 출력전류에 의하여 실질적으로 직접 제어된다. 이러한 제어는 두개의 출력트랜지스터(74, 75)의 전류구동으로서 참조되는 방법으로 실행된다. 본 발명은 기존의 레벨변환기와 비교하여 추가되는 전력소모가 요구되지 않는다는 장점을 가진다.
본 발명은 ECL 회로와 CMOS 회로 사이의 전이에서 레벨변환이나 적응을 위하여 특히 적합하다.

Description

바이씨모스(BiCMOS) 에미터 결합로직-씨모스 레일 변환기
본 발명은 통상의 씨모스(CMOS) 로직에서 에미터 결함 트랜지스터 로직(이후에 ECL로 언급함)에 해당하는, 작은 논리 레벨 스윙을 가지는 디지털 신호를 큰 레벨 스윙을 가지는 신호로 증폭하기 위한 회로에 관한 것이다.
그러한 레벨 증폭기들은 칩상에서 ECL 게이트와 CMOS 게이트의 결합에서 레벨 변환기로서 요구된다. 알려진 바와 같이, 이러한 기술은 고속 ECL 로직에 의하여 시간-임계신호 경로를 실현하기 위한 가능성을 제공한다. CMOS는 칩 면적과 전력을 절약하기 위하여 회로의 저속부분에 사용된다. 두가지 회로기술은 다른 신호 레벨에서 동작하기 때문에, 고속 레벨 변환기가 양자를 포함하는 설계를 위하여 요구된다. 이 경우, 특히 어려운 점은 작은 ECL 신호를 CMOS 레벨로 증가시키는 것이다. 이것은 또한 RAM 저장 구성요소(element)의 구현에서 시간-임계 기준이다.
고속 디지털 레벨 변환기로서 동작하는 기존의 증폭기 회로의 경우에, 전압 증폭기는 바이폴라 트랜지스터를 포함하는 차동 증폭기로서 설계되어, 부분적으로 레벨 변환기의 출력단의 입력으로 동작하는 입력단에 의하여 실행되며, 이 때 출력단은 CMOS 구성으로 되어 있다. 신호지연시간, 즉 입력과 출력시에 H(하이) 레벨과 L(로우) 레벨 사이의 전환 동안의 시간주기는 정지전류(quiescent current) 소비에 의하여 영향을 받으며, 전력 소모에 거의 반비례한다. 이 경우, 전력소모 및 신호지연과 관련하여 고출력 레벨에서 큰 정전 횡단전류가 흐르는 최종단 또는 출력단이 중요하다.
본 발명의 목적은 상기와 같은 레벨 변환기의 지연시간을 감소시키는 것이다.
이러한 본 발명의 목적은 청구범위 제 1항에서 명시된 발명에 의하여 이루어진다. 본 발명의 다른 특징은 종속항에서 명시된다.
본 발명은 증폭기 회로의 출력단용으로 상보형 바이폴라 트랜지스터를 사용하여, ECL-CMOS 레벨 변환기로서 동작하는 아이디어에 기초를 둔 것으로, 이때 출력단은 푸시-풀 증폭기단으로서 설계되어, 비록 이러한 각 트랜지스터가 스위칭 후에 포화상태가 될 지라도 각 턴-온 시간이 감소되는 결과로써 턴-오프 시간이 현저하게 증가된다.
본 발명에 따르면, 푸시-풀 증폭기단에 접속된 바이풀라 트랜지스터의 신호입력은 차동증폭기로서 설계된 입력단의 개별 출력전류에 의하여 기본적으로 직접 제어된다. 이러한 경우에 제어는 두 개의 출력 트랜지스터의 전류 구동으로서 언급되는 방법으로 실행된다.
본 발명은 기존의 레벨 변환기와 비교하여 추가 전력 소모가 요구되지 않는 장점을 가진다.
본 발명은 도면을 참조하여 이하에 더욱 상세하게 설명된다.
제 1도 내지 제 3도에서 서로 대응하는 회로부분들은 동일한 참조번호를 사용하였다.
제 3도는 입력 증폭기단(1)과 출력단(2)을 가지는 기존의 디지털 레벨 변환기의 기본적인 회로도를 도시하는데, 여기서 출력단(2)은 푸시-풀 증폭기로서 설계되며 소스 단자가 양의 동작전압(+UB)에 접속되는 P 채널 MOS 트랜지스터(16)와 소스 단자가 양의 동작전압(+UB)의 기준전위(접지)에 접속되는 N 채널MOS 트랜지스터(15)를 가진다. 두 개의 출력 트랜지스터(15 및 16)의 드레인 단자는 상호접속되어 레일 변환기의 출력(60)을 형성한다.
입력단(1)은 기본적으로 바이폴라 에미터 결합 트랜지스터(21 및 22)의 차동증폭기를 포함하며, 접지에 접속된 정전류원(5)과 직렬로 접속된다. 이 경우, 두 개의 트랜지스터(21,22)의 각 베이스 단자는 레벨 변환기의 입력(31,32)으로서의역할을 한다. 두 개의 트랜지스터(21,22)의 각 콜렉터 단자는 차동증폭기의 부하저항을 형성하는 저항(41 또는 42)을 경유하여 양의 동작전압(+UB)에 접속된다.
두 개의 입력(31,32)은 입력(31,32) 중 하나에서 기준전압에 의하여 차동적으로 또는 일방적으로 구동될 수 있다. 차동증폭기는 트랜지스터가 포함됨이 없이 입력(31,32)에 공급되는 ECL 신호의 상대적으로 작은 레벨의 스윙의 해당 전압 증폭을 수행하기 위해 사용될 수 있도록, 신호레벨이 이전에 직렬접속된 에미터-폴로워단(도시되지 않음)에서의 하나 또는 두 개의 다이오드 전압(각각 약 0.8볼트)에 의하여 통상의 ECL 규약과 관련하여 낮아진다.
두 개의 출력 트랜지스터(15 및 16)의 신호 입력의 구동은 하나의 에미터-폴로워단 각각을 경유하여 실행된다. 이러한 에미터-폴로워단은 각각의 경우에 바이폴라 트랜지스터(6,9)에 의하여 형성되며, 이 때의 바이폴라 트랜지스터에서의 각 콜렉터는 양의 동작전압(+UB)에 접속되고 각 에미터는 다이오드로서 접속된 트랜지스터(7,10)와 정전류원(8,11)을 포함하는 직결접속을 경유하여 접지된다. 정전류원(8,11)은 각각 소스 단자가 접지에 접속된 N 채널 MOS 트랜지스터로 형성된다. 이 경우 출력 트랜지스터(15)의 게이트 단자에 대한 신호의 공급은 트랜지스터(11)의 드레인 단자의 접속점으로 부터 직접 실행된다. 다른 한편, 다른 출력 트랜지스터(16)의 게이트 단자에 대한 신호 공급은 트랜지스터(8)의 드레인 단자의 접속점으로부터 N 채널 MOS 트랜지스터(13)를 경유하여 실행된다. 후자의 드레인 단자는 한 편으로는 출력 트랜지스터(16)의 게이트 단자에 접속되고, 다른 한편으로는 P 채널 MOS 트랜지스터(14)를 경유하여 양의 공급전압(+UB)에 접속되며, 드레인과 게이트는 단락된다. 트랜지스터(13)의 드레인 전류는 트랜지스터(14 및 16)에 의해 형성되는 전류미러를 경유하여 출력(60)에 전송된다.
제 1도는 입력 증폭기단(1)과 출력단(2)를 가지는 본 발명에 따른 레벨 변환기의 제 1 실시예의 기본 회로도를 도시한 것으로, 상기 출력단(2)은 에미터 단자가 양의 동작전압(+UB)에 접속되는 바이폴라 PNP 트랜지스터(75)와 에미터 단자가 접지에 접속되는 바이폴라 NPN 트랜지스터(74)를 포함하는 푸시-풀 증폭기로서 설계된다. 이 경우, 두 개의 트랜지스터(74 및 75)의 상호접속된 콜렉터 단자들은 레벨 변환기의 출력(60)을 형성한다.
PNP 출력 트랜지스터(75)가 입력 증폭기단(1)의 차동증폭기에서의 트랜지스터(22)의 출력 전류에 의하여 직접 구동되는 한편, 기술적으로 더욱 빠른 NPN 출력 트랜지스터(74)는 트랜지스터(21)의 출력 전류에 의한 전류 미러에 의하여 구동된다는 점에서 앞서 기술된 기존의 레벨 변환기의 것과 다르다. 예를 들어, 전류미러는 두 개의 P 채널 MOS 트랜지스터(43 및 44)에 의하여 형성되며, MOS 트랜지스터(44)는 차동증폭기 트랜지스터(21)와 양의 동작 진압(+UB) 사이에 위치하며, MOS 트랜지스터(44)의 드레인 단자는 차동증폭기 트랜지스터(21)의 콜렉터 단자 및 두 개의 MOS 트랜지스터(43,44) 게이트 단자에 각각 접속된다.
트랜지스터(71,70)는 두 개의 바이폴라 출력 트랜지스터(74 및 75)의 각 입력에 병렬로 접속된다. 예를 들어, 이러한 두 개의 트랜지스터(71 및 70)는 MOS 트랜지스터로서, 출력 트랜지스터(75)에 인가되는 P 채널 MOS 트랜지스터인 트랜지스터(71)와 출력 트랜지스터(74)에 인가되며 N 채널 MOS 트랜지스터인 트랜지스터(70)로 구현된다. 두 개의 트랜지스터(70,71)의 두 개의 게이트 단자는 상호접속되며, 기능은 후에 설명될 서로 반대방향으로 접속되는 두 개의 인버터(72 및 73)의 병렬접속에 의하여 레벨 변환기의 출력(60)에 접속된다. 대기 상태에서 바이폴라 출력 트랜지스터(74,75)의 베이스-에미터 전압 생성을 위하여, 접지와 양의 동작전압(+UB) 사이에 배열되며 오옴저항(61,62,63)으로 구성된 전압분배기가 제공된다. 이후에 기술될 디지털 증폭기 회로의 동작모드는 이하에 기술된다.
입력 증폭기단(1)에 의해 스위칭되는 전류는 출력단의 상보형 바이폴라 출력 트랜지스터(74,75)를 제어한다. 이 경우, PNP 출력 트랜지스터(75)는 직접 구동되며, 기술적으로 더욱 따른 NPN 출력 트랜지스터(74)는 전류 미러를 경유하여 구동되어, 출력신호(60)의 상승신호 에지 및 하강신호 에지에 대하여 거의 동일한 스위칭 시간이 이루어진다. 큰 전류가 출력 트랜지스터(74,75)의 베이스 전하의 빠른 구축을 위하여 제공되기 때문에 결론적으로 큰 콜렉터 전류를 빠르게 흐르게 할 수 있어, 이러한 구동원칙은 출력(60)의 빠른 스위칭을 허용한다. 그러나, 스위칭 후에 각 출력 트랜지스터(74,75)는 포화상태에 있게 된다. 그러므로, 출력(60)의 스위칭 후, 해당 출력 트랜지스터(74,75)와 병렬로 접속되는 각 MOS 트랜지스터(70,71)는 각각의 바이폴라 출력 트랜지스터(74,75)의 제어전류를 인계받는다. MOS 트랜지스터(70,71)는 또한 각 출력 트랜지스터(74,75)의 베이스-에미터 접속을 단락시켜, 상기 접속이 신호에지 동안에 간단하게 포화될 수 있다. 바이폴라 출력 트랜지스터(74 및 75)의 완전한 포화 때문에, 출력(60)은 가상적으로 공급전압 또는 완전한 공급진압(+UB)과 접지전위에 도달한다.
각 입력과 병렬로 접속되는 두 개의 MOS 트랜지스터(70,71)와 함께 동작하는 두 개의 바이폴라 출력 트랜지스터(74,75)의 스위칭은 이하에 더욱 상세히 기술될 것이다. 처음에는 출력(60)이 H 전위라고 가정한다. 그러면, 트랜지스터(70,71)의 두 개의 게이트 단자의 접속(80)은 인버터(73) 때문에 L 전위가 된다. 이 경우, 인버터(72)는 출력(60)을 지지하는 역할을 하여, 출력 트랜지스터(74,75)가 신호에지 동안에만 동작하기 때문에, 논리신호 레일이 상대적으로 장시간에 걸쳐서도 후자에 유지되도록 한다.
스위칭이 발생하면, 스위칭시에 NPN 출력 트랜지스터(74)는 전류미러를 경유하여 베이스 전류가 공급되어, 인버터(72)로부터의 전류보다 더욱 크게 되는 큰 콜렉터 전류가 출력 트랜지스터(74)를 통하여 흐르게 되는데, 이것은 인버터(72)가 스위칭 동안에는 가상적으로 영향을 받지 않으며, 출력(60)이 하이(H)에서 로우(L)로 매우 급속히 변할 수 있다는 것을 의미한다. 출력(60)에 접속되는 모든 커패시턴스(도시되지 않음)들은 결과적으로 그들의 전하가 급속히 역전되며, 인버터(72)의 전류는 무시될 수 있다.
출력(60)의 전위가 분명하게 L 레벨로 이동할 때, 인버터(73)가 전환되어 접속라인(80)의 전위가 H 레벨의 방향으로 이동하게 되는 결과를 가져온다. 이것은NPN 출력 트랜지스터(74)의 입력과 병렬로 접속되는 트랜지스터(70)가 도전상태가 되고, 전류미러에 의하여 공급되는 전류를 직접 접지로 방출하게 되는 효과를 가지며, NPN 출력 트랜지스터(74)가 포화동작 상태로 되어 차폐되는 결과가 된다. 다음 신호에지까지, 인버터(72)는 출력전위를 유지한다. 출력(60)이 로우에서 하이로 스위칭될 경우, 동일한 과정이 PNP 출력 트랜지스터(75)에도 적용된다.
제 2도는 레벨 변환기로서 사용되는 제 1도에 따른 디지털 증폭회로의 변형을 제 2 실시예로서 도시한 것이다.
이 회로에서, 두 개의 바이폴라 상보형 출력 트랜지스터(74 및 75)의 구동은 두 개의 병렬접속된 상보형 차동 증폭기에 의해 구현된 입력 증폭기단(1)에 의하여 실행된다. 이 경우, 각 차동 증폭기는 에미터 접속 바이폴라 트랜지스터쌍(21,22)(23,24)에 의하여 형성되고, 각각은 두 개의 출력 트랜지스터(74,75) 중 하나의 구동만을 담당한다.
결과적으로, 레벨 변환기의 출력(60)의 스위칭 후에, 차동 증폭기는 다음의 스위칭이 일어날 때까지 더 이상 스위칭을 트리거링(triggering)할 필요가 없으며 출력(60)으로부터 스우칭 오프될 수 있다. 이것은 다음 스위칭까지는 차동증폭기가 필요없으며 각 에미터 접속 트랜지스터쌍(21,22)(23,24)과 직렬로 접속된 해당 전류원(51,52)을 통한 그리고 인버터(73)에 의한 피드백을 통한 출력(60)으로부터 각 차동 증폭기가 스위칭 오프될 수 있다는 것을 의미한다.
입력단(1)의 병렬접속 상보형 차동 증폭기의 선택적인 스위칭-오프에 기인하여, 상기 회로는 제 1도에 도시된 회로보다 더욱 적은 전력을 소비한다. 이것은 로우 레벨 출력 또는 로우 레벨 동안 그곳을 흐르는 미러 전류가 상기 회로에 분배되기 때문이다. 예를 들어, 두 개의 전류원(51,52)은 에미터 결합 트랜지스터쌍(21,22)에 할당된 N 채널 MOS 트랜지스터인 트랜지스터(51)와 에미터 절합 트랜지스터쌍(23,24)에 할당된 P 채널 MOS 트랜지스터인 트랜지스터(52)의 해당 MOS 트랜지스터에 의하여 구현된다.
결과적으로, 임의의 정전전류를 전달할 필요가 없기 때문에, 출력 트랜지스터(74,75)의 입력과 병렬로 접속되는 각 MOS 트랜지스터(70,71)는 적은 면적으로 이루어질 수 있다. 결국, 출력 트랜지스터(74,75)의 베이스 단자에서의 기생 커패시턴스는 적어지게 되고, 턴-온 동안에 더 많은 전류가 베이스로 흐르게 된다. 또한, 베이스-에미터 잔류 전압은 매우 작고, 각 턴-오프된 출력 트랜지스터(74,75)는 기생 베이스-콜렉터 커패시턴스 때문에 출력(60)에서 에지시의 짧은 시간 동안에 더 이상 도전 상태가 아니다. 따라서, 상기 회로는 제 1도에 도시된 것보다 더욱 빠르게 동작한다.
제 1도와 제 2도에 도시된 회로는 특히 ECL 회로와 CMOS 회로 사이의 전환에 있어 레벨 변환 또는 적용을 위하여 사용될 수 있다. 더욱 중요한 응용은 RAM 칩내에서 정보를 읽어내기 위한 디지털 증폭기로서 사용될 수 있다.
제 1도는 본 발명에 따른 디지털 레벨 변환기의 제 1 실시예의 기본 회로도.
제 2도는 본 발명에 따른 디지털 레벨 변환기의 제 2 실시예의 기본 회로도.
제 3도는 기존의 디지털 레벨 변환기의 기본 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 입력단 2 : 출력단
60 : 출력 70, 71 : MOS 트랜지스터
72, 73 : 인버터 74, 75 : 바이폴라 출력 트랜지스터

Claims (4)

  1. 통상의 에미터-결합 트랜지스터 로직에서의 작은 레벨 스윙을 가지는 디지털 신호를 통상의 CMOS 로직에서의 큰 레일 스윙으로 증폭시키는, 입력단(1) 및 출력단(2)을 포함하는 전자 회로로서,
    상기 입력단(1)은 차동증폭기로서 설계되고, 그 입력(31,32)에는 큰 레일 스윙으로 증폭되기 위한 작은 레일 스윙을 가지는 디지털 신호가 공급되고,
    상기 출력단(2)은 상보형 바이폴라 트랜지스터(74,75)에 의해 푸시-풀 증폭기로서 형성되고, 상기 입력단(1)에 의해 구동되며, 그 출력(60)에서는 큰 레벨 스윙으로 증폭된 디지털 신호가 출력되고,
    상기 상보형 바이폴라 트랜지스터(74,75)의 베이스 단자는 상기 출력단(2)의 제어 입력을 형성하고 상기 트랜지스터(75) 중 적어도 하나는 상기 입력 차동증폭기단(1)에 의해 스위칭되는 전류에 의해 직접 구동되고, 상기 트랜지스터(70,71)는 상보형 바이폴라 트랜지스터(74,75)와 각각 병렬 접속되고,
    상기 병렬접속된 트랜지스터(70,71)의 제어 입력은 서로 반대방향으로 접속된 2개의 인버터(72,73)로 구성된 병렬 회로를 통해서 출력단(2)의 출력(60)과 연결되는 것을 특징으로 하는 전자 회로.
  2. 제 1항에 있어서, 상기 출력단(2)의 푸시-풀 증폭기를 형성하는 상기 상보형 바이폴라 트랜지스터(74,75)는 단지 하나의 에지 동안에만 활성(active)인 것을 특징으로 하는 전자 회로.
  3. 제 1항 또는 제 2항에 있어서, 상기 입력단(1)은 2개의 상보형 바이폴라 차동증폭기단(21,22; 23,24)에 의해 형성되며, 그 입력(31,32)에는 동시에 입력신호가 제공되고, 상기 출력단(2)을 형성하는 트랜지스터(74,75)의 구동은 상기 차동증폭기에서 스위칭된 전류에 의해 직접 실행되는 것을 특징으로 하는 전자 회로.
  4. 제 3항에 있어서, 상기 차동증폭기단(21,22; 23,24)은 각각 전류원(51, 52)에 의해 전류가 공급되며, 각각의 유효 로직 상태에서 사용되지 않는 입력 차동증폭기단(21,22; 23,24)의 각 전류원(51,52)은 출력단(2)의 출력(60)으로부터의 피드백에 의해 스위칭 오프되는 것을 특징으로 하는 전자 회로.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900746A (en) * 1996-06-13 1999-05-04 Texas Instruments Incorporated Ultra low jitter differential to fullswing BiCMOS comparator with equal rise/fall time and complementary outputs
US5739704A (en) * 1996-07-22 1998-04-14 Bimba Manufacturing Company Logic selection circuit
EP1164699A1 (de) * 2000-06-14 2001-12-19 Infineon Technologies AG Schaltungsanordnung zur Umsetzung von Logikpegeln
KR100770445B1 (ko) * 2006-08-09 2007-10-26 삼성전기주식회사 Ｃｍｌ 씨모스 컨버터
US7969189B2 (en) 2009-11-24 2011-06-28 Linear Technology Corporation Method and system for improved phase noise in a BiCMOS clock driver
CN103646635B (zh) * 2011-06-10 2016-04-06 晨星软件研发(深圳)有限公司 电平移位器与升压驱动电路
CN103856200A (zh) * 2012-12-04 2014-06-11 上海华虹宏力半导体制造有限公司 电平转换器
US9054695B2 (en) * 2013-10-01 2015-06-09 Texas Instruments Incorporated Technique to realize high voltage IO driver in a low voltage BiCMOS process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329183A (en) * 1991-09-12 1994-07-12 Nec Corporation ECL-CMOS level converter circuit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE590818C (de) * 1931-10-11 1934-01-11 Draegerwerk Heinr U Bernh Drae Hautschutzmittel
JPS6118219A (ja) * 1984-07-04 1986-01-27 Sony Corp レベル変換回路
US5027013A (en) * 1987-11-17 1991-06-25 Applied Micro Circuits Corporation Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
US4926065A (en) * 1987-11-17 1990-05-15 Applied Micro Circuits Corporation Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
US4835420A (en) * 1987-11-17 1989-05-30 Applied Micro Circuits Corporation Method and apparatus for signal level conversion with clamped capacitive bootstrap
EP0353508B1 (de) * 1988-07-22 1994-09-21 Siemens Aktiengesellschaft ECL-CMOS-Wandler
JPH082019B2 (ja) * 1989-09-13 1996-01-10 株式会社東芝 レベル変換回路
JP2546004B2 (ja) * 1989-12-28 1996-10-23 日本電気株式会社 レベル変換回路
JP2855802B2 (ja) * 1990-06-27 1999-02-10 日本電気株式会社 レベル変換回路
JP2528028B2 (ja) * 1990-08-22 1996-08-28 三菱電機株式会社 レベル変換回路
JPH04172713A (ja) * 1990-11-06 1992-06-19 Fujitsu Ltd レベル変換回路
US5089724A (en) * 1990-11-30 1992-02-18 International Business Machines Corporation High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage
JPH05327472A (ja) * 1992-05-15 1993-12-10 Hitachi Ltd 半導体集積回路装置
JPH06104704A (ja) * 1992-09-18 1994-04-15 Mitsubishi Electric Corp 半導体集積回路装置の入力回路
EP0590818A3 (en) * 1992-10-02 1994-05-11 Nat Semiconductor Corp Ecl-to-bicmos/cmos translator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329183A (en) * 1991-09-12 1994-07-12 Nec Corporation ECL-CMOS level converter circuit

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