JP2595103Y2 - 差動ゲートによるタイミング調整回路 - Google Patents
差動ゲートによるタイミング調整回路Info
- Publication number
- JP2595103Y2 JP2595103Y2 JP1992059508U JP5950892U JP2595103Y2 JP 2595103 Y2 JP2595103 Y2 JP 2595103Y2 JP 1992059508 U JP1992059508 U JP 1992059508U JP 5950892 U JP5950892 U JP 5950892U JP 2595103 Y2 JP2595103 Y2 JP 2595103Y2
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- Japan
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- input
- output
- differential
- gate
- gates
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- Pulse Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【産業上の利用分野】この考案は、縦続接続された差動
ゲートの遅延時間を利用するタイミング調整回路につい
てのものである。
ゲートの遅延時間を利用するタイミング調整回路につい
てのものである。
【０００２】
【従来の技術】ＩＣテスタでは、テストパターンを試験
されるＩＣに加え、その応答信号によりＩＣの良否を判
定する。次に、ＩＣテスタの構成を図４により説明す
る。図４の２１はテストパターンを発生するパターン発
生器、２２と２３はタイミング調整回路、２４と２５は
ドライバ、２６は試験されるＩＣ、２７と２８は線路で
ある。ドライバ２４・２５から線路２７・２８を通り、
テストパターンを送るとき、線路２７・２８により伝送
遅延が生じるので、タイミング調整回路２２・２３でテ
ストパターンのタイミングを調節する。
されるＩＣに加え、その応答信号によりＩＣの良否を判
定する。次に、ＩＣテスタの構成を図４により説明す
る。図４の２１はテストパターンを発生するパターン発
生器、２２と２３はタイミング調整回路、２４と２５は
ドライバ、２６は試験されるＩＣ、２７と２８は線路で
ある。ドライバ２４・２５から線路２７・２８を通り、
テストパターンを送るとき、線路２７・２８により伝送
遅延が生じるので、タイミング調整回路２２・２３でテ
ストパターンのタイミングを調節する。
【０００３】パターン発生器１からドライバ２４・２５
までは、後述の差動信号によりテストパターンが送ら
れ、ドライバ２４・２５からは通常のオンオフ信号がＩ
Ｃ２６に加えられる。線路２７・２８による伝送遅延は
タイミング調整回路２２・２３で補正される。
までは、後述の差動信号によりテストパターンが送ら
れ、ドライバ２４・２５からは通常のオンオフ信号がＩ
Ｃ２６に加えられる。線路２７・２８による伝送遅延は
タイミング調整回路２２・２３で補正される。
【０００４】次に、従来技術によるタイミング調整回路
の構成を図５により説明する。図５の１Ａと１Ｂは入力
端子、２Ａ〜２Ｄは縦続接続される入力差動ゲート、３
Ａ〜３ＤはＡＮＤゲート、３Ｅは制御信号発生器、３Ｆ
はＯＲゲート、４は出力差動ゲート、５Ａと５Ｂは出力
端子である。ＡＮＤゲート３Ａ〜３Ｄと制御信号発生器
３ＥとＯＲゲート３Ｆでセレクタ３を構成する。差動ゲ
ートの動作については、例えば特開平2-253715号公報に
も記載されている。
の構成を図５により説明する。図５の１Ａと１Ｂは入力
端子、２Ａ〜２Ｄは縦続接続される入力差動ゲート、３
Ａ〜３ＤはＡＮＤゲート、３Ｅは制御信号発生器、３Ｆ
はＯＲゲート、４は出力差動ゲート、５Ａと５Ｂは出力
端子である。ＡＮＤゲート３Ａ〜３Ｄと制御信号発生器
３ＥとＯＲゲート３Ｆでセレクタ３を構成する。差動ゲ
ートの動作については、例えば特開平2-253715号公報に
も記載されている。
【０００５】図５の入力端子１Ａ・１Ｂから差動信号が
入力差動ゲート２Ａ〜２Ｄに入力される。差動信号は、
入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ず
つ遅延される。図５では、入力差動ゲート２Ａ〜２Ｄを
４段で構成しているが、４段以外でもよい。
入力差動ゲート２Ａ〜２Ｄに入力される。差動信号は、
入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ず
つ遅延される。図５では、入力差動ゲート２Ａ〜２Ｄを
４段で構成しているが、４段以外でもよい。
【０００６】入力差動ゲート２Ａ〜２Ｄの第１の出力
は、ＡＮＤゲート３Ａ〜３Ｄにそれぞれ入力される。Ａ
ＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで
選択され、ＯＲゲート３Ｆに入力される。ＯＲゲート３
Ｆの出力は出力差動ゲート４の第１の入力に入力され、
第２の入力にはＶBBが入力される。第１の入力の「Ｈ」
レベルと「Ｌ」レベルが反転するとともに出力端子５Ａ
・５Ｂから遅延された差動信号を出力する。
は、ＡＮＤゲート３Ａ〜３Ｄにそれぞれ入力される。Ａ
ＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで
選択され、ＯＲゲート３Ｆに入力される。ＯＲゲート３
Ｆの出力は出力差動ゲート４の第１の入力に入力され、
第２の入力にはＶBBが入力される。第１の入力の「Ｈ」
レベルと「Ｌ」レベルが反転するとともに出力端子５Ａ
・５Ｂから遅延された差動信号を出力する。
【０００７】次に、図５の各部の波形を図６により説明
する。図６アは入力端子１Ａに供給される信号波形であ
り、「Ｌ」レベルから「Ｈ」レベルに変化する。図６イ
は入力端子１Ｂに供給される信号波形であり、図６アの
反転信号である。図６ウは入力差動ゲート２Ａの第１の
出力の波形であり、図６アの波形に対し、遅延時間ΔＴ
１だけ遅れて出力する。図６エは入力差動ゲート２Ａの
第２の出力の波形であり、図６イの波形に対して時間Δ
Ｔ１だけ遅れて出力する。
する。図６アは入力端子１Ａに供給される信号波形であ
り、「Ｌ」レベルから「Ｈ」レベルに変化する。図６イ
は入力端子１Ｂに供給される信号波形であり、図６アの
反転信号である。図６ウは入力差動ゲート２Ａの第１の
出力の波形であり、図６アの波形に対し、遅延時間ΔＴ
１だけ遅れて出力する。図６エは入力差動ゲート２Ａの
第２の出力の波形であり、図６イの波形に対して時間Δ
Ｔ１だけ遅れて出力する。
【０００８】図６オは入力差動ゲート２Ａの入力波形で
ある。入力差動ゲート２Ａの入力には図６アと図６イの
信号が同時に入力されるので、図６アと図６イの波形を
合成した波形になる。図６カは入力差動ゲート２Ａの出
力波形であり、入力差動ゲート２Ａは差動信号のレベル
が「Ｈ」レベルと「Ｌ」レベルが反転するとともに出力
信号もレベルが反転して出力するので、図６ウと図６エ
の波形を合成した波形になる。
ある。入力差動ゲート２Ａの入力には図６アと図６イの
信号が同時に入力されるので、図６アと図６イの波形を
合成した波形になる。図６カは入力差動ゲート２Ａの出
力波形であり、入力差動ゲート２Ａは差動信号のレベル
が「Ｈ」レベルと「Ｌ」レベルが反転するとともに出力
信号もレベルが反転して出力するので、図６ウと図６エ
の波形を合成した波形になる。
【０００９】図６キは入力差動ゲート２Ｂの出力波形で
あり、図６カよりΔＴ２だけ信号が遅れる。図６クは入
力差動ゲート２Ｃの出力波形であり、図６キよりΔＴ３
だけ信号が遅れる。図６ケは入力差動ゲート２Ｄの出力
波形であり、図６クよりΔＴ４だけ信号が遅れる。した
がって、入力差動ゲート２Ｄの出力は、図６オよりΔＴ
１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信号が遅れる。例え
ば、遅延時間ΔＴ１〜ΔＴ４を１ｎｓとすれば、入力差
動ゲート２Ｄの出力は入力端子１Ａ・１Ｂの差動信号よ
り４ｎｓだけ遅れる。
あり、図６カよりΔＴ２だけ信号が遅れる。図６クは入
力差動ゲート２Ｃの出力波形であり、図６キよりΔＴ３
だけ信号が遅れる。図６ケは入力差動ゲート２Ｄの出力
波形であり、図６クよりΔＴ４だけ信号が遅れる。した
がって、入力差動ゲート２Ｄの出力は、図６オよりΔＴ
１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信号が遅れる。例え
ば、遅延時間ΔＴ１〜ΔＴ４を１ｎｓとすれば、入力差
動ゲート２Ｄの出力は入力端子１Ａ・１Ｂの差動信号よ
り４ｎｓだけ遅れる。
【００１０】入力差動ゲート２Ａ〜２Ｄの出力を制御信
号発生器３Ｅの出力で選ぶことにより、遅延時間を変え
て差動信号を出力差動ゲート４から取り出すことができ
る。なお、図５では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲ
ート３Ｆの遅延時間は考慮されていない。
号発生器３Ｅの出力で選ぶことにより、遅延時間を変え
て差動信号を出力差動ゲート４から取り出すことができ
る。なお、図５では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲ
ート３Ｆの遅延時間は考慮されていない。
【００１１】
【考案が解決しようとする課題】図５の構成では、入力
差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させ
るので、タイミング調整の時間幅を遅延時間以下にする
ことができない。また、出力差動ゲート４も第２の入力
のＶBBのレベルを上下することにより、出力タイミング
を調整することができるが、この場合は出力のパルス幅
が変化してしまう。
差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させ
るので、タイミング調整の時間幅を遅延時間以下にする
ことができない。また、出力差動ゲート４も第２の入力
のＶBBのレベルを上下することにより、出力タイミング
を調整することができるが、この場合は出力のパルス幅
が変化してしまう。
【００１２】この考案は、複数の入力差動ゲート２の第
１の出力をそれぞれセレクタ３の入力とし、セレクタ３
の出力を出力差動ゲート４の第１の入力とし、入力差動
ゲート２の第２の出力のうちの１つを出力差動ゲート４
の第２の入力とし、セレクタ３により入力差動ゲート２
の第１の出力の１つを選ぶことにより出力差動ゲート４
の出力のタイミングを調整するタイミング調整回路の提
供を目的とする。
１の出力をそれぞれセレクタ３の入力とし、セレクタ３
の出力を出力差動ゲート４の第１の入力とし、入力差動
ゲート２の第２の出力のうちの１つを出力差動ゲート４
の第２の入力とし、セレクタ３により入力差動ゲート２
の第１の出力の１つを選ぶことにより出力差動ゲート４
の出力のタイミングを調整するタイミング調整回路の提
供を目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するた
め、この考案では、縦続接続され、差動信号を順次遅延
させる複数の入力差動ゲート２と、複数の入力差動ゲー
ト２の第１の出力をそれぞれ入力とするセレクタ３と、
セレクタ３の出力を第１の入力とし、複数の入力差動ゲ
ート２の第２の出力のうち１つを第２の入力とする出力
差動ゲート４とを備え、セレクタ３は複数の入力差動ゲ
ート２の第１の出力のうち１つを選び、出力差動ゲート
４はレベルが切り替わるタイミングが変化する第１の入
力とレベルが切り替わるタイミングが変化しない第２の
入力のレベルが反転する時に出力信号を出すことによ
り、出力差動ゲート(4) の出力のタイミングを調整す
る。
め、この考案では、縦続接続され、差動信号を順次遅延
させる複数の入力差動ゲート２と、複数の入力差動ゲー
ト２の第１の出力をそれぞれ入力とするセレクタ３と、
セレクタ３の出力を第１の入力とし、複数の入力差動ゲ
ート２の第２の出力のうち１つを第２の入力とする出力
差動ゲート４とを備え、セレクタ３は複数の入力差動ゲ
ート２の第１の出力のうち１つを選び、出力差動ゲート
４はレベルが切り替わるタイミングが変化する第１の入
力とレベルが切り替わるタイミングが変化しない第２の
入力のレベルが反転する時に出力信号を出すことによ
り、出力差動ゲート(4) の出力のタイミングを調整す
る。
【００１４】
【作用】次に、この考案によるタイミング調整回路の構
成を図１により説明する。図１では、入力差動ゲート２
Ａ・２Ｂの第１の出力をセレクタ３で取り出し、出力差
動ゲート４の第１の入力としているが、この点は図５と
同じである。図１と図５の相違点は、図５では出力差動
ゲート４の第２の入力にＶBBを加えているのに対し、図
１では入力差動ゲート２Ａ・２Ｂの第２の出力のうちの
１つを出力差動ゲート４の第２の入力にする点である。
図１では入力差動ゲート２Ａの第２の出力を出力差動ゲ
ート４の第２の入力に入力している。
成を図１により説明する。図１では、入力差動ゲート２
Ａ・２Ｂの第１の出力をセレクタ３で取り出し、出力差
動ゲート４の第１の入力としているが、この点は図５と
同じである。図１と図５の相違点は、図５では出力差動
ゲート４の第２の入力にＶBBを加えているのに対し、図
１では入力差動ゲート２Ａ・２Ｂの第２の出力のうちの
１つを出力差動ゲート４の第２の入力にする点である。
図１では入力差動ゲート２Ａの第２の出力を出力差動ゲ
ート４の第２の入力に入力している。
【００１５】次に、出力差動ゲート４の入出力波形を図
２により説明する。図２アは出力差動ゲート４の入力波
形であり、立上りの信号１３は入力差動ゲート２Ａの第
２の出力信号である。また、立下りの信号１４・１５
は、セレクタ３により選択される入力差動ゲート２Ａ・
２Ｂの第１の出力であり、信号１４・１５の時間差はΔ
Ｔである。
２により説明する。図２アは出力差動ゲート４の入力波
形であり、立上りの信号１３は入力差動ゲート２Ａの第
２の出力信号である。また、立下りの信号１４・１５
は、セレクタ３により選択される入力差動ゲート２Ａ・
２Ｂの第１の出力であり、信号１４・１５の時間差はΔ
Ｔである。
【００１６】図２イは出力差動ゲート４の出力波形であ
る。出力差動ゲート４は差動入力信号のレベルが反転す
ると、反転して出力信号を出すので、図２アの信号１３
と信号１４・１５の交点で出力差動ゲート４は信号を出
力する。セレクタ３が選択する入力差動ゲート２Ａ・２
Ｂの出力により、図２アの交点は変化する。このとき、
交点間の時間差はΔＴの半分になる。すなわち、出力差
動ゲート４の出力を入力差動ゲート２Ａ・２Ｂの遅延時
間の半分の分解能で調整することができる。
る。出力差動ゲート４は差動入力信号のレベルが反転す
ると、反転して出力信号を出すので、図２アの信号１３
と信号１４・１５の交点で出力差動ゲート４は信号を出
力する。セレクタ３が選択する入力差動ゲート２Ａ・２
Ｂの出力により、図２アの交点は変化する。このとき、
交点間の時間差はΔＴの半分になる。すなわち、出力差
動ゲート４の出力を入力差動ゲート２Ａ・２Ｂの遅延時
間の半分の分解能で調整することができる。
【００１７】次に、図１の実施例の構成図を図３により
説明する。図３は図５に対応したものであり、図３の６
はセレクタ３の遅延時間補正用の遅延素子である。例え
ば、図３の入力差動ゲート２Ａ〜２Ｄの遅延時間ΔＴ１
〜ΔＴ４を１ｎｓとすると、出力差動ゲート４の出力を
0.5ｎｓの間隔でタイミング調整することができる。な
お、図１の回路は、図４のＩＣテスタのタイミング調整
回路以外の遅延回路として使用できるのはいうまでもな
い。
説明する。図３は図５に対応したものであり、図３の６
はセレクタ３の遅延時間補正用の遅延素子である。例え
ば、図３の入力差動ゲート２Ａ〜２Ｄの遅延時間ΔＴ１
〜ΔＴ４を１ｎｓとすると、出力差動ゲート４の出力を
0.5ｎｓの間隔でタイミング調整することができる。な
お、図１の回路は、図４のＩＣテスタのタイミング調整
回路以外の遅延回路として使用できるのはいうまでもな
い。
【００１８】
【考案の効果】この考案によれば、複数の入力差動ゲー
トの第１の出力をそれぞれセレクタの入力とし、セレク
タ出力を出力差動ゲートの第１の入力とし、入力差動ゲ
ートの第２の出力のうちの１つを出力差動ゲートの第２
の入力とし、セレクタにより入力差動ゲートの第１の出
力の１つを選ぶので、出力差動ゲートの出力を入力差動
ゲートの遅延時間の半分の分解能で調整することができ
る。
トの第１の出力をそれぞれセレクタの入力とし、セレク
タ出力を出力差動ゲートの第１の入力とし、入力差動ゲ
ートの第２の出力のうちの１つを出力差動ゲートの第２
の入力とし、セレクタにより入力差動ゲートの第１の出
力の１つを選ぶので、出力差動ゲートの出力を入力差動
ゲートの遅延時間の半分の分解能で調整することができ
る。
【図１】この考案によるタイミング調整回路の構成図で
ある。
ある。
【図２】図１の出力差動ゲート４の入出力波形図であ
る。
る。
【図３】図１の実施例の構成図である。
【図４】ＩＣテスタの構成説明図である。
【図５】従来技術によるタイミング調整回路の構成図で
ある。
ある。
【図６】図３の動作説明用波形図である。
１Ａ・１Ｂ 入力端子 ２Ａ〜２Ｄ 入力差動ゲート ３ セレクタ ４ 出力差動ゲート ５Ａ・５Ｂ 出力端子
Claims (1)
- 【請求項１】 縦続接続され、差動信号を順次遅延させ
る複数の入力差動ゲート(2) と、 複数の入力差動ゲート(2) の第１の出力をそれぞれ入力
とするセレクタ(3) と、 セレクタ(3) の出力を第１の入力とし、複数の入力差動
ゲート(2) の第２の出力のうち１つを第２の入力とする
出力差動ゲート(4) とを備え、 セレクタ(3) は複数の入力差動ゲート(2) の第１の出力
のうちの１つを選び、 出力差動ゲート(4) はレベルが切り替わるタイミングが
変化する第１の入力とレベルが切り替わるタイミングが
変化しない第２の入力のレベルが反転する時に出力信号
を出すことにより、出力差動ゲート(4) の出力のタイミ
ングを調整する ことを特徴とする差動ゲートによるタイ
ミング調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992059508U JP2595103Y2 (ja) | 1992-07-31 | 1992-07-31 | 差動ゲートによるタイミング調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992059508U JP2595103Y2 (ja) | 1992-07-31 | 1992-07-31 | 差動ゲートによるタイミング調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0619323U JPH0619323U (ja) | 1994-03-11 |
| JP2595103Y2 true JP2595103Y2 (ja) | 1999-05-24 |
Family
ID=13115274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992059508U Expired - Lifetime JP2595103Y2 (ja) | 1992-07-31 | 1992-07-31 | 差動ゲートによるタイミング調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595103Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3077813B2 (ja) * | 1990-05-11 | 2000-08-21 | ソニー株式会社 | プログラマブル遅延回路 |
-
1992
- 1992-07-31 JP JP1992059508U patent/JP2595103Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0619323U (ja) | 1994-03-11 |
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