JPH0417410A - プログラマブル遅延回路 - Google Patents

プログラマブル遅延回路

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JPH0417410A
JPH0417410A JP2119792A JP11979290A JPH0417410A JP H0417410 A JPH0417410 A JP H0417410A JP 2119792 A JP2119792 A JP 2119792A JP 11979290 A JP11979290 A JP 11979290A JP H0417410 A JPH0417410 A JP H0417410A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラマブル（Ｐｒｏｇｒａｎ＋ｎ＋ａｂ
ｌｅ　）遅延回路に関し、特に遅延特性の直線性を良好
にすると共に消費電力を低減した■Ｃテスタ等に用いて
好適なプログラマブル遅延回路に関する。
〔発明の概要〕
本発明のプログラマブル遅延回路は、遅延すべき入力信
号が供給される入力端子と、Ｎ段（Ｎ２２）からなり互
いに縦続接続された複数段の遅延回路と、前記複数段の
遅延回路の各段間に接続されると共に一対の差動増幅用
トランジスタとこの一対の差動増幅用トランジスタに共
通電流源から動作電流を供給する電流スイッチとを有す
る複数の差動増幅器と、前記複数の差動増幅器の一対の
差動増幅用トランジスタの各出力に共通接続された共通
出力端子と、前記複数の差動増幅器の電流スイッチを択
一的に制御する制御回路とから構成され、前記複数の差
動増幅器のいずれの電流スイッチを選択した場合でも差
動増幅器による遅延量は一定になるので遅延特性の直線
性が良好になると共に、単一の共通電流源を用いるので
消費電力の低減が計れる。
また、前記複数の差動増幅器の出力と前記共通の出力端
子との間にカスコード接続されたバッファ段を設けた場
合には、前記差動増幅用トランジスタの出力容量が見掛
は上小さくなるので高速動作が可能になる。
〔従来の技術〕
従来、例えばＩＥＥＥ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ
　ｔｈｅ　１９８９Ｂｉｐｏｌａｒ　Ｃ１ｒｃｕｉｔ　
ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　Ｍｅｅｔｉｎｇｓ　Ｓ
ｅｐｔｅｍｂｅｒ　１Ｂ−１９、１９８９第２９５乃至
第２９７頁のＡＤｉｇｉｔａｌｌｙ　Ｐｒｏｇｒａｍｍ
ａｂｌｅ　Ｄｅｌａｙ　Ｃｈｉｐ　ｗｉｔｈ　ｐｉｃｏ
ｓｅｃｏｎｄ　Ｒｅ５ｏｌｕｔｉｏｎに記載されている
如く、プログラマブル遅延回路が知られている。
すなわち、第３図の従来のプログラマフル遅延回路の一
例を示すブロック図において、１は主遅延回路であり、
縦続接続された３２個の遅延ゲートＧ０乃至Ｇｅ＋、マ
ルチプレクサ１ａ及びラッチ回路１ｂから構成される。
ラッチ回路１ｂは、図示しない制御回路から入力される
５ピツ）（ＤＯ〜Ｄ４）のデジタル信号をラッチし、こ
のラッチ回路１ｂのデジタル出力に応じてマルチプレク
サ１ａを制御し、入力端子ＩＮ及びＩＮＢに供給された
パルス信号を１ゲート当たり１１０ｐｓで任意の時間遅
延する。２はマルチプレクサ１ａの出力に接続された遅
延時間を拡大するためのカスケード回路であり、マルチ
プレクサ２ａとデジタル信号Ｄ５をラッチするラッチ回
路２ｂとからなる。カスケード回路２の出力はバッファ
段３を介して出力端子Ｑ１及びＱＩＢにそれぞれ供給さ
れる。なお、４はカスケード回路２の出力に接続された
副遅延回路である。
そして、前記マルチプレクサ１ａは一般に第４図のマル
チプレクサの一例を示すブロック図に示す如く、８段の
遅延ゲートＧ、−Ｃ，，と７個のマルチプレクサＡ乃至
Ｇで構成することが行われている。なお、Ｓｏ乃至Ｓｂ
は、ラッチ回路１ｂから出力される制御信号である。
〔発明が解決しようとする課題〕
第４図において、マルチプレクサ１ａは７個のマルチプ
レクサＡ乃至Ｇをいわゆるトーナメント式に構成したも
ので、遅延ゲートが２″個の場合には２”−１個のマル
チプレクサが必要になる。
また、各遅延ゲートから出力端子Ｑ１までｎ個のマルチ
プレクサを通過するため、固定遅延量が増加する欠点が
ある。そして、ｎが増加すればするほど各遅延ゲート出
力から出力端子Ｑ１までのマルチプレクサ１ａによる遅
延誤差が大きくなり、遅延特性の直線性が悪化する欠点
がある。
さらに、入力端子ＩＮ及びＩＮＢに供給されたパルス信
号は、ｎ個のマルチプレクサ（例えばマルチプレクサＡ
、Ｅ、Ｇ）を通過することになるため消費電力が大きく
なる欠点がある。
従って、本発明の目的は、前記欠点を改良したプログラ
マブル遅延回路を提供することにある。
〔課題を解決するための手段〕
本発明のプログラマブル遅延回路は、遅延すべき入力信
号が供給される入力端子と、Ｎ段（Ｎ２２）からなり互
いに縦続接続された複数段の遅延回路と、前記複数段の
遅延回路の各段間に接続されると共に一対の差動増幅用
トランジスタとこの一対の差動増幅用トランジスタに共
通電流源から動作電流を供給する電流スイッチとを有す
る複数の差動増幅器と、前記一対の差動増幅用トランジ
スタの各出力に共通接続された共通出力端子と、前記複
数の差動増幅器の電流スインチを択一的に制御する制御
回路とから構成される。
また、本発明のプログラマブル遅延回路は前記複数の差
動増幅器の出力と前記共通出力端子との間にバッファ段
をカスコード接続して構成される。
〔作用〕
本発明のプログラマブル遅延回路によれば、前記複数の
差動増幅器のいずれの電流スイッチを選択した場合でも
差動増幅器による遅延量は一定になるので遅延特性の直
線性が良好になると共に、単一の共通電流源を用いるの
で消費電力の低減が計れる。
また、前記複数の差動増幅器の出力と前記共通の出力端
子との間にカスコード接続されたバッファ段を設けた場
合には、前記差動増幅用トランジスタの出力容量が見掛
は上小さくなるので高速動作が可能になる。
〔実施例〕
以下、本発明の実施例について図面を参照しながら説明
する。
第１図は本発明のプログラマブル遅延回路の基本構成を
示す回路図であり、第１図において５ａ及び５ｂは遅延
すべき入力信号（例えばクロック信号等のパルス信号）
が供給される入力端子である。入力端子５ａ及び５ｂに
は、−例として互いに逆相の入力信号が供給される。６
はＮ段（Ｎ２２）からなり互いに縦続接続された複数段
（Ｇｌ乃至Ｃ７）からなる遅延回路であり、遅延回路６
の第１遅延回路Ｇｌと第２遅延回路Ｇ２との段間に一対
の差動増幅用トランジスタＱ　＋　＋及びＱ１□の入力
電極（ベース）が接続され、出力電極（コレクタ）はバ
ッファ段７を構成すると共にカスコード接続されたトラ
ンジスタＱ１及びＱｂｚを介して共通出力端子ＶＯＵＴ
及びＶＯＵＴＢにそれぞれ接続されている。なお、Ｒ３
及びＲ２は電源端子■、。。
（−例として接地）と共通出力端子ＶＯＵＴ及びＶＯＵ
ＴＢにそれぞれ接続された負荷抵抗器である。８はトラ
ンジスタＱ、乃至Ｑａ−＋からなる電流スイッチであり
、９は例えば電流値！１．．を有する共通電流源である
。前記差動増幅用トランジスタＱＩＩ及びＱ１０と電流
スイッチ８のトランジスタＱ、は第１の差動増幅器Ｄ１
を構成する。また、第２の遅延回路Ｇ２と第３の遅延回
路Ｇ３との段間に接続された差動増幅用トランジスタＱ
ｚＩ及びＱ２□と電流スイッチ８のトランジスタＱ２は
第２の差動増幅器Ｄ２を構成すると共に、第３の遅延回
路Ｇ、と第Ｎの遅延回路Ｇ、との段間に接続された差動
増幅用トランジスタＱ７−８及びＱＲ−１２と電流スイ
ッチ８のトランジスタＱ＊−＋は第Ｎ−１の差動増幅器
Ｄｎ−，を構成する。１０は前記電流スイッチ８を択一
的に制御する制御回路であり、例えばにビットのデジタ
ル信号ｄ、乃至ｄｋに応じて電流スイッチ８のトランジ
スタＱ１乃至Ｑｆｉ、−，を制御する。
次に、以上の構成における動作について説明する。
第１図において、制御回路ｌＯのデジタル信号ｄ１乃至
ｄ、により例えば電流スイッチ８のトランジスタＱ、が
選択された場合、トランジスタＱ１がオンして共通電流
源９の電流Ｉ　ｒｍｆを第１の差動増幅器Ｄ１の差動増
幅用トランジスタＱ、及びＱ１□に供給するので、入力
端子５ａ及び５ｂの入力信号は第１遅延回路Ｇ、に出力
され、この第１遅延回路Ｇｌの出力は第１の差動増幅器
り、により増幅された後、バッファ段７を介して共通出
力端子νＯＵＴ及びＶＯＵＴＢに出力される。同様にし
て、電流スイッチ８のトランジスタＱ２が選択された場
合、トランジスタＱ２がオンして共通電流源９の電流Ｉ
ｒｅｆを第２の差動増幅器Ｄ２の差動増幅用トランジス
タＱ　ｚ　Ｉ及びＱ２□に供給するので、入力端子５ａ
及び５ｂの入力信号は第２遅延回路Ｇ２に出力され、こ
の第２遅延回路Ｇ２の出力は第２の差動増幅器Ｄ２によ
り増幅された後、バッファ段７を介して共通出力端子Ｖ
ＯＵＴ及びＶＯＵＴＢに出力される。すなわち、複数の
差動増幅器Ｄｌ乃至Ｉ）＋−１の電流スイッチ８を制御
回路ｌＯの制御信号Ｃ１乃至Ｃ＋＋−１により制御して
２’−’　　（Ｎ−１）個の遅延回路Ｇ１乃至Ｇｎ−＋
の出力を選択的に出力することができる。そして、複数
の差動増幅器り、乃至り、、−Ｉのいずれの電流スイッ
チ８のトランジスタＱ乃至Ｑ＋ｓ−１を選択した場合で
も差動増幅器り、乃至Ｄｏ−１による遅延量は一定で固
定遅延時間が小さくなるので遅延特性の直線性が良好に
なると共に、単一の共通電流源９を用いるので消費電力
の低減が計れる。
また、前記複数の差動増幅器り、乃至り、、の出力と前
記共通出力端子ＶＯｔｌＴ及びＶＯＵＴＢとの間にカス
コード接続されたバッファ段７を設けた場合には、前記
差動増幅用トランジスタＱｌ＋乃至Ｑ、１□の出力容量
が見掛は上小さくなるので高速動作が可能になる。なお
、第Ｎ遅延回路Ｇ７の出力に図示しない別の差動増幅器
を設け、更に遅延時間を拡大することができる。
次に、第２図は本発明のプログラマブル遅延回路の一実
施例を示す回路図について説明する。
第２図において、第１図と対応する部分には同一番号を
付してその詳細な説明は省略する。
第２図は、第１図の遅延回路６を第１遅延回路Ｇ、乃至
第８の遅延回路Ｇ８の８段で構成すると共に、第１遅延
回路ＧＩ乃至第８の遅延回路Ｇ８のそれぞれは、エミッ
タフォロワ回路及び差動増幅器により構成されている。
そして、第１の差動増幅器Ｄｌ乃至第８の差動増幅器Ｄ
８の電流スイッチ８を構成するトランジスタＱ、乃至Ｑ
ａは、図示しない制御回路からの制御信号Ｃ１乃至Ｃ３
により制御される。この第２図の実施例では、各遅延回
路の遅延時間を例えば１００　ｐｓｅｃとすれば、１０
０　ｐｓｅｃから８００　ｐｓｅｃまで可変することが
でき（例えば２’＝１２８の場合は１０ｎｓｅｃ）　、
第１図のものと同様の効果が期待できる。なお、この実
施例では、人力パルス信号をプツシプル伝送するように
構成したので、入力パルス信号のデユーティ比を出力ま
で一定に維持できる利点がある。
〔発明の効果） 以上の説明から明らかな通り、本発明のプログラマブル
遅延回路によれば、前記複数の差動増幅器のいずれの電
流スイッチを選択した場合でも差動増幅器による遅延量
は一定になるので遅延特性の直線性が良好になると共に
、単一の共通電流源を用いるので消費電力の低減が計れ
る。
また、前記複数の差動増幅器の出力と前記共通の出力端
子との間にカスコード接続されたバッファ段を設けた場
合には、前記差動増幅用トランジスタの出力容量が見掛
は上小さくなるので高速動作が可能になる。
さらに、本発明のプログラマブル遅延回路によれば、遅
延回路の段数を増加した場合でも、従来例のマルチプレ
クサの遅延誤差が積算されることがないので、良好な遅
延特性が得られる。
Ｄｌ　〜Ｉ）ｒ＋−＋ Ｑｌ、〜Ｑ　ｓ　ｚ　−−−−・ Ｑ、〜Ｑ８ Ｑ　ｂ　＋〜　Ｑｂ２ ＶＯＩＪＴ及びＶＯＵＴＢ 第１乃至第Ｎ−１差動増幅器 差動増幅用トランジスタ トランジスタ トランジスタ 共通出力端子
【図面の簡単な説明】
第１図は本発明のプログラマブル遅延回路の基本構成を
示す回路図、第２図は本発明のプログラマブル遅延回路
の一実施例を示す回路図、第３図は従来のプログラマブ
ル遅延回路の一例を示すプロ・ンク図、第４図はマルチ
プレクサの一例を示すブロック図である。 ５ａ、５ｂ−・・−入力端子

Claims (1)

  1. 【特許請求の範囲】 １、遅延すべき入力信号が供給される入力端子と、Ｎ段
    （Ｎ≧２）からなり互いに縦続接続された複数段の遅延
    回路と、前記複数段の遅延回路の各段間に接続されると
    共に一対の差動増幅用トランジスタとこの一対の差動増
    幅用トランジスタに共通電流源から動作電流を供給する
    電流スイッチとを有する複数の差動増幅器と、前記複数
    の差動増幅器の一対の差動増幅用トランジスタの各出力
    に共通接続された共通出力端子と、前記複数の差動増幅
    器の電流スイッチを択一的に制御する制御回路とを具備
    したことを特徴とするプログラマブル遅延回路。 ２、前記複数の差動増幅器の出力と前記共通出力端子と
    の間にカスコード接続されたバッファ段を設けたことを
    特徴とするプログラマブル遅延回路。
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