JPH11510672A - 能動ブートストラップ式利得向上技術を適用した増幅器 - Google Patents

Abstract

(57)【要約】 電流ミラー（Ｎ１，Ｎ２）が能動的に負荷された差動対（Ｐ１，Ｐ２）において、差動増幅器（Ａ）が電流ミラーの共通端子（Ｚ）を駆動して電流ミラーの入力端子（Ｘ）及び出力端子（Ｙ）間の電圧差を強制的に零にする。入力端子（Ｘ）における電圧は出力端子（Ｙ）の電圧により差動増幅器（Ａ）を介して高精度で能動的にブートストラップされる。従って、高い電圧利得が得られる。入力端子（Ｘ）と制御端子（Ｚ）との間のキャパシタ（ＣＰ）は差動増幅器（Ａ）と電流ミラーの入力トランジスタ（Ｎ１）とより成る局所的ループを補償するとともに、高周波で短絡回路を構成し、従って差動対の能動負荷を通常の電流ミラーにする。高周波の場合、回路はブートストラップを行わない標準の回路と同じ利得及び位相特性を有し、標準の補償技術を増幅器全体に適用しうる。

Description

【発明の詳細な説明】 能動ブートストラップ式利得向上技術を適用した増幅器 本発明は、ミラー入力端子、ミラー出力端子、ミラー制御端子及び共通端子を 有する電流ミラーと、 第１トランジスタ及び第２トランジスタを有する差動トランジスタ対であり、 これら第１及び第２トランジスタのそれぞれの制御電極は入力信号を受けるよう に接続され、これら第１及び第２トランジスタの出力電極はミラー入力端子及び ミラー出力端子にそれぞれ結合されている当該差動トランジスタ対と、 ミラー入力端子に結合された非反転入力端、ミラー出力端子に結合された反転 入力端及びミラー制御端子に結合された出力端を有する差動増幅器と、 キャパシタと を具える増幅器に関するものである。 このような増幅器は、米国特許第４，０６８，１８４号明細書から既知である 。増幅器における高利得は一般に、複数の利得段を縦続接続することより達成さ れる。縦続接続段の個数は、安定な帰還を可能にするための周波数補償の必要性 により制限される。特にＣＭＯＳ処理では利得値が比較的低くなる。従って、段 当りの利得は通常カスコード技術によって高められている。しかし不運にも、カ スコード回路ではトランジスタの電圧降下が積重なってしまう。これにより、低 電源電圧回路に対してカスコード技術を使用するのを制限する。他の利得向上技 術はブートストラップに基づくものである。既知の増幅器では、このブートスト ラップ技術は、差動増幅器を省略し、ミラー制御端子とミラー入力端子とを相互 接続し、電流ミラーの共通端子と直列の電流源と電圧フォロワトランジスタとを 加え、この電圧フォロワトランジスタによりミラー出力端子における電圧を電流 ミラーの共通端子にバッファリングさせ、これによりミラー入力端子における信 号電圧とミラー出力端子における信号電圧とを強制的にほぼ等しくさせることを 意味する。しかし、電流ミラーの共通端子と直列の電流源は追加のトランジスタ 電圧降下を生ぜしめる。 本発明の目的は、低電源電圧で用いるのに適した高利得増幅器を提供せんとす るにある。従って、本発明の目的は、高利得特性を有する増幅器を提供せんとす るにある。本発明は、上述した目的を達成するために、前述した増幅器において 、前記キャパシタをミラー入力端子とミラー制御端子との間に結合したことを特 徴とする。低周波ではキャパシタの影響を無視することができる。差動増幅器と 電流ミラーの入力分岐とは局所的な負帰還ループを構成する。従って、差動トラ ンジスタ対の第１トランジスタからの電流はミラー入力端子に強制的に流される 。この電流が電流ミラーで反射され、ミラー出力端子に接続された出力端子に流 れる。差動トランジスタ対の第２トランジスタからの電流もこの出力端子に流れ る。この点までの動作は、ミラー制御端子がミラー入力端子に接続されている通 常の電流ミラーと同じである。差動増幅器はミラー入力端子とミラー出力端子と の間の電圧差を最小にする。この場合利得は極めて高くなる。その理由は、利得 は差動増幅器の電圧利得と、ミラー制御端子及びミラー入力端子又はミラー出力 端子間のトランジスタの電圧利得との積となる為である。従って、ミラー入力端 子における電圧はミラー出力端子の電圧によって高精度で能動的にブートストラ ップされる。その結果、第１及び第２トランジスタの出力電極における電圧は互 いに厳密に等しく保たれ、第１及び第２トランジスタの電流も互いに殆ど等しく なる。第１及び第２トランジスタの制御電極における差動入力電圧は零近くに保 たれるようになり、従って増幅器の利得は極めて高くなる。周波数が高くなるに つれ、キャパシタがミラー入力端子とミラー制御端子との間で短絡回路を構成し 、従って回路は標準の電流ミラーが負荷された差動対となる。キャパシタが存在 しないものとすると、前述した電圧利得の積が多量の移相を生ぜしめるようにな り、従って、局所的な負帰還ループを不安定にするとともに、大局的な帰還を採 用した場合の増幅器全体を不安定にする。キャパシタによれば、増幅器は高周波 において、ブートストラップされない通常の増幅器と同じ利得及び移相特性を有 する。従って、電圧利得の積により生ぜしめられる低周波での高利得にかかわら ず、標準の補償技術を増幅器全体に適用しうるようになる。 前述の米国特許明細書には、ミラー出力端子とミラー制御端子との間にキャパ シタを結合することが開示されていることに注意すべきである。このキャパシタ の配置によると、高周波でミラー出力端子とミラー制御端子との間を短絡させる 。この結果、高周波は電流ミラーの共通端子に分路され、高周波はミラー出力端 子に接続された増幅器の出力端子に得られなくなる。この米国特許の記述によれ ば、電流ミラー中の漂遊キャパシタンスを増大させて自己発振傾向に対する安定 性を確保するのにミラー出力端子とミラー制御端子との間に、あるキャパシタン スを必要とする。 電流ミラーはいかなる種類のものにもすることができる。請求の範囲３に記載 した実施例によれば、電圧降下を最小にすることができる。第３及び第４トラン ジスタは、ミラー入力端子及びミラー出力端子と制御端子との間に１つのみのト ランジスタ電圧降下を有する簡単な電流ミラーを構成する。しかし、電圧降下が それほど問題とならない場合には、カスコードミラー又はウィルソンミラーのよ うなより一層複雑な設計の電流ミラーを用いて増幅器の電圧利得を改善すること ができる。 差動増幅器は適切ないかなる設計のものにもすることができる。しかし、共通 モード電圧の場合で、差動増幅器が理想的なものでない為に共通モード帰還が正 となる場合には、この差動増幅器により直流のラッチ・アップを生ぜしめるおそ れがある。差動増幅器を大局的な帰還システムに用いる場合には、直流のラッチ ・アップが相殺されるが、ラッチ・アップへの傾向は依然として存在する。ラッ チ・アップへの傾向を排除するためには、増幅器の実施例を請求の範囲７に記載 した通りとする。 請求の範囲８に記載した実施例によれば、増幅器の出力電圧は、通常信号接地 として作用する第１電源端子の電源電圧に極めて接近して振動しうるという利点 が得られる。 本発明の上述した及びその他の特徴及び利点は図面についての本発明の実施例 の以下の説明から明らかとなるであろう。図中、 図１は、本発明による増幅器の原理を示す回路図であり、 図２は、本発明による増幅器の第１実施例を示す回路図であり、 図３は、本発明による増幅器の第２実施例を示す回路図であり、 図４は、本発明による増幅器の第３実施例を示す回路図であり、 図５は、本発明による増幅器の第４実施例を示す回路図であり、 図６は、本発明による増幅器の第５実施例を示す回路図であり、 図７は、本発明による増幅器の第６実施例を示す回路図であり、 図８は、本発明による増幅器の動作を説明するための等価回路図であり、 図９は、図８の等価回路のボード線図を示す。 図面中及び好適実施例の説明中、同様な素子を表わすのに同じ符号を用いた。 以下に説明する図示の実施例はＣＭＯＳトランジスタを以って構成してあるも 、バイポーラ又はＢｉＣＭＯＳ（バイポーラとＣＭＯＳとの混成）技術で構成す ることもできる。バイポーラトランジスタの場合、制御電極、第１主電極及び第 ２主電極がベース、エミッタ及びコレクタにそれぞれ対応する。ＭＯＳトランジ スタの場合、制御電極、第１主電極及び第２主電極がゲート、ソース及びドレイ ンにそれぞれ対応する。 図１は、能動ブートストラップ式で利得を向上させた本発明による増幅器の原 理を示す。２つのＰＭＯＳトランジスタＰ１及びＰ２が差動トランジスタ対ＤＰ １を構成している。トランジスタＰ１及びＰ２の共通ソースはバイアス電流源Ｃ Ｓ１を経て正電源端子ＶＰに結合されている。トランジスタＰ１及びＰ２のゲー トは入力信号ｖ_iを受ける信号入力端子ＩＴ１及びＩＴ２にそれぞれ接続されて いる。トランジスタＰ１のドレインは電流ミラーＣＭ１のミラー入力端子Ｘに結 合され、トランジスタＰ２のドレインは電流ミラーＣＭ１のミラー出力端子Ｙと 増幅器の出力端子ＯＴとに結合され、この出力端子ＯＴが増幅された出力信号Ｖ₀ を生じる。電流ミラーＣＭ１はミラー制御端子Ｚを有するとともに、ミラー入 力端子Ｘ、ミラー出力端子Ｙ及びミラー制御端子Ｚに流れ込む電流の合計を取出 す共通端子ＣＴ１を有する。この共通端子ＣＴ１は、信号接地としても作用する 負電源端子ＶＮに接続されている。通常の電流ミラーでは、ミラー制御端子Ｚが 直接又はソースフォロワを介してミラー入力端子Ｘに接続されている。差動増幅 器Ａの非反転入力端はミラー入力端Ｘに結合され、差動増幅器Ａの反転入力端は ミラー出力端Ｙに結合され、差動増幅器Ａの出力端はミラー制御端子Ｚに結合さ れている。更に、ミラー入力端子Ｘとミラー制御端子Ｚとの間にはキャパシタＣ Ｐが接続されている。電流ミラーＣＭ１は簡単な設計にも、複雑な設計にもする こ とができる。 図２は２つのＮＭＯＳトランジスタＮ１及びＮ２より成る簡単な電流ミラーＣ Ｍ１を有する実施例を示す。トランジスタＮ１及びＮ２のゲートは相互接続され 、この相互接続されたゲートがミラー制御端子Ｚに接続されている。本例では、 正電源端子ＶＰと、負電源端子ＶＮとの間で積重ねられるトランジスタ電圧降下 の個数は最小である。図２の増幅器は以下の通り動作する。まず最初に、キャパ シタＣＰの影響を無視しうるような低周波を考慮する。差動対ＤＰ１はミラー入 力端子Ｘ及びミラー出力端子Ｙに向かう差動電流を生じる。差動増幅器Ａはミラ ー制御端子Ｚに信号電流を供給し、トランジスタＮ１と相俟って局所的な帰還ル ープを構成する。従って、トランジスタＰ１の電流はトランジスタＮ１に強制的 に流される。この電流がトランジスタＮ２に反射され、出力端子ＯＴに流れる。 トランジスタＰ２からの電流も出力端子ＯＴに流れる。この点までの動作は、通 常の電流ミラー、すなわちキャパシタＣＰ及び差動増幅器Ａとミラー入力端子Ｘ に接続されたミラー制御端子Ｚとを有していない電流ミラーが負荷されている通 常の増幅器の動作に類似している。差動増幅器Ａはミラー入力端子Ｘにおける電 圧とミラー出力端子Ｙにおける電圧とを比較し、トランジスタＮ１及びＮ２を端 子Ｘ及びＹ間の電圧差が最小となるように駆動する。従って、端子Ｘ及びＹ間の いかなる電圧差も増幅され、端子Ｘ及びＹに共通モード電圧信号として帰還され る。この差動−共通モード帰還機構に含まれる利得は高い。その理由は、この利 得は差動増幅器Ａ及びトランジスタＮ１及びＮ２の電圧利得の積である為である 。この場合、実際上縦続接続された２つの利得段が動作する。 この動作を分からせる他の方法は、ミラー入力端子Ｘにおける電圧がミラー出 力端子Ｙにおける電圧により高精度でブートストラップされるということを銘記 させることである。このブートストラップは差動増幅器を介する能動ブートスト ラップである。ここに能動とは、電圧利得を含むものと解釈すべきであり、これ に対し受動ブートストラップは電圧利得を含まない。 通常の電流ミラー、すなわちキャパシタＣＰ及び差動増幅器Ａとミラー入力端 子Ｘに接続されたミラー制御端子Ｚとを有さない電流ミラーが負荷された通常の 増幅器は、電流源を共通端子ＣＴ１と直列に加え且つゲートがミラー出力端子Ｙ に接続されソースが共通端子ＣＴ１に接続されたソースフォロワトランジスタを 加えることにより既知のように受動的にブートストラップされうる。ソースフォ ロワトランジスタは端子Ｘ及びＹ間の電圧差を強制的に零にする。ソースフォロ ワトランジスタの利得は１に等しいかそれよりも小さい為、電圧利得は含まれな い。共通端子ＣＴ１と直列の追加の電流源はトランジスタ電圧降下を加える。 差動増幅器を介する能動ブートストラップは回路の出力インピーダンスを増大 させ、出力端子ＯＴにおける出力電流はこの増大した出力インピーダンスに流れ る為、回路の電圧利得は極めて高くなる。トランジスタＰ１，Ｐ２，Ｎ１及びＮ ２のドレイン電圧は互いに厳密に等しく保たれる。トランジスタＮ１及びＮ２の 電流も互いに殆ど等しくなり、トランジスタＰ１及びＰ２の電流も互いに殆ど等 しくなる。従って、差動入力電圧ｖ_iは零近くに保たれるようになる。換言すれ ば、増幅器の利得は極めて高くなる。 次に、高周波での動作を考慮する。キャパシタＣＰが無いものとすると、前述 した２つの利得段により多量の移相を行ない、これにより差動増幅器Ａ及びトラ ンジスタＮ１より成る局所的なループや増幅器全体を帰還時に不安定とする。キ ャパシタＣＰは２つの機能を有する。キャパシタＣＰは、第１に、差動増幅器Ａ 及びトランジスタＮ１より成る局所的なループを補償し、第２に、高周波で短絡 回路を構成し、従って通常の電流ミラー、すなわちミラー入力端子Ｘと制御端子 Ｚとが相互接続された電流ミラーＣＭ１に対する能動ブートストラップを減少さ せる。従って、高周波の場合、増幅器はブートストラップを行なわない標準の増 幅器と同じ利得及び位相特性を有する。従って、縦続接続された２つの利得段が 有効に加えられているにもかかわらず、増幅器全体に標準の補償技術を適用しう る。 低電源電圧がそれほど問題とならない場合には、電流ミラーＣＭ１をより一層 複雑にして増幅器の動作を改善することができる。図３は改良したウィルソン型 の電流ミラーを有する実施例を示す。トランジスタＮ１のソースはＮＭＯＳトラ ンジスタＮ３を介して共通端子ＣＴ１に結合され、トランジスタＮ２のソースは ＮＭＯＳトランジスタＮ４を介して共通端子ＣＴ１に結合されている。トランジ スタＮ３及びＮ４のゲートは相互接続され、これらトランジスタＮ３及びＮ４の 相互接続ゲートはトランジスタＮ４のドレインに接続されている。しかしこれら 相互接続ゲートはトランジスタＮ４のドレインに接続する代わりに破線で示すよ うにトランジスタＮ３のドレインに接続することもできる。 図４は、トランジスタＮ１のドレインをＮＭＯＳトランジスタＮ５を介してミ ラー入力端子Ｘに結合し、トランジスタＮ２のドレインをＮＭＯＳトランジスタ Ｎ６を介してミラー出力端子Ｙに結合した実施例を示す。トランジスタＮ５及び Ｎ６のゲートは相互接続されているとともにバイアス電圧端子ＶＢに結合されて いる。 図５は、ミラー入力端子ＸがＮＭＯＳトランジスタＮ７を介して共通端子ＣＴ １に結合されているウィルソン型の電流ミラーＣＭ１を有する実施例を示す。ミ ラー出力端子ＹはＮＭＯＳトランジスタＮ９とＮＭＯＳトランジスタＮ８との直 列回路を介して共通端子ＣＴ１に結合されている。トランジスタＮ９のゲート及 びドレインはミラー制御端子Ｚ及びミラー出力端子Ｙにそれぞれ結合されている 。トランジスタＮ７及びＮ８のゲートは双方共トランジスタＮ８のドレインに接 続され、このドレインはトランジスタＮ９のソースに接続されている。 図６は差動増幅器Ａの構成を除いて図２と同じ形態を示している。差動増幅器 ＡはＮＭＯＳトランジスタＮ１０及びＮＭＯＳトランジスタＮ１１を有する差動 トランジスタ対ＤＰ２を具えている。トランジスタＮ１０のゲートはミラー入力 端子Ｘに結合され、トランジスタＮ１１のゲートはミラー出力端子Ｙに結合され 、トランジスタＮ１０及びＮ１１の共通ソースは負電源端子ＶＮに結合されてい る。トランジスタＮ１０のドレインは電流ミラーＣＭ２の入力端子Ｘ２に結合さ れている。電流ミラーＣＭ２の出力端子Ｙ２及び共通端子ＣＴ２はミラー制御端 子Ｚ及び正電源端子ＶＰにそれぞれ結合されている。トランジスタＮ１１のドレ インは電流ミラーＣＭ３の入力端子Ｘ３に結合されている。電流ミラーＣＭ３の 共通端子ＣＴ３は正電源端子ＶＰに結合されている。ミラー制御端子Ｚは更に電 流ミラーＣＭ４の出力端子Ｙ４に結合されている。電流ミラーＣＭ４の共通端子 ＣＴ４及び入力端子Ｘ４は負電源端子ＶＮ及び電流ミラーＣＭ３の出力端子Ｙ３ にそれぞれ結合されている。 図６に示す差動増幅器Ａには、端子Ｘ及びＹから端子Ｚへの共通モード利得が 正となり、従って端子Ｘ及びＹから端子ＺとトランジスタＮ１及びＮ２とを介し て端子Ｘ及びＹに戻る共通モード帰還が負となり、これにより、増幅器全体に亘 る帰還ループが無いか或いは機能しないか或いは瞬間的に遮断又は誤動作する状 況の下で増幅器全体の直流ラッチ・アップ現象を阻止するという利点がある。 図７は図６の構成の変形例を示す。本例では図６のトランジスタＮ１０及びＮ １１の代わりにそれぞれＮＭＯＳトランジスタＮ１２及びＮ１３を用いており、 これらトランジスタＮ１２及びＮ１３のソースが負電源端子ＶＮに直接接続され ている。トランジスタＮ１２のドレインはＰＭＯＳトランジスタＰ３の相互接続 されたドレイン及びゲートに結合され、このＰＭＯＳトランジスタＰ３のソース が正電源端子ＶＰに接続されている。差動対ＤＰ３はＰＭＯＳトランジスタＰ４ 及びＰ５を有し、これらトランジスタの共通ソースが電流源ＣＳ３を介して正電 源端子ＶＰに結合されている。トランジスタＰ４のゲートはトランジスタＰ３の ゲートに接続され、トランジスタＰ４のドルインはミラー制御端子Ｚ及び電流ミ ラーＣＭ４の出力端子Ｙ４に結合されている。トランジスタＰ５のゲートはトラ ンジスタＰ６のゲートに接続され、トランジスタＰ５のドレインは電流ミラーＣ Ｍ４の入力端子Ｘ４に結合されている。電流ミラーＣＭ４は図６におけるのと同 じである。 端子Ｘ及びＹにおける電圧はトランジスタＰ３及びＰ４のドレイン−ソース相 互接続ノードに複写され、能動的に負荷状態となったトランジスタ対ＤＰ３／Ｃ Ｍ４により増幅され、端子ＺとトランジスタＮ１及びＮ２とを介して帰還される 。図７の回路では、電流源ＣＳ２が存在しない為に出力端子ＯＴにおける出力電 圧は図６の回路の場合よりも接地レベルに接近して振動しうるという利点が得ら れる。 図８は図２の実施例の差動増幅器Ａ及びトランジスタＮ１より成る局所的な帰 還ループを示す。以下に述べる解析は図２の実施例に対するものであるが、他の 図に示す実施例に対しても同様に適用される。ミラー出力端子Ｙは信号接地接続 され、ループはミラー入力端子Ｘと差動増幅器Ａの非反転入力端子との間で開放 しているものとする。差動増幅器Ａは相互コンダクタンスｇ₃及び出力インピー ダンスＺ₃を有する。トランジスタＮ１は相互コンダクタンスｇ₂を有するとと もに、トランジスタＰ１の出力インピーダンスを含む出力インピーダンスＺ₂を 有する。端子Ｘ及びＺ間のキャパシタＣＰはキャパシタンスＣを有する。図７の 等価回路はミラー（Miller）補償キャパシタであるキャパシタＣＰを有する２段 演算増幅器とみなすことができる。図８の解析によれば次式（１）の開ループ伝 達関数が得られる。 ここで、Ａ₂＝ｇ₂Ｚ₂，Ａ₃＝ｇ₃Ｚ₃であり、ｖ_aは差動増幅器Ａの非反転入力端 における電圧であり、ｖ_bはミラー入力端子Ｘにおける電圧であり、Ａ₂及びｇ₂ Ｚ₃は１よりも可成り大きいものと仮定した。 図９は、Ａ₂及びＡ₃の直流値を表わすＡ₂₀及びＡ₃₀を有する開ループ伝達関数 のボード線図を示す。閉ループの安定性のためには、（右側半部のｓ平面にある ）零を単位利得周波数よりも大きくする必要がある。すなわち、次式（２）を満 足させる必要がある。 ｇ₂＞ｇ₃ （２） 更に、キャパシタンスＣは、安定な局所的な帰還ループＡ，Ｎ１を達成するた めに一次応答を達成するのに充分大きく選択する必要がある。図９のボード線図 に関しては、傾きを少なくともｇ₂／Ｃの周波数まで−６ｄＢ／オクターブとす る必要がある。この場合、以下の式（３）が式（１）から得られる。 高周波の場合、Ａ₂及びＡ₃の大きさはそれぞれｇ₂／ωＣ₂及びｇ₃／ωＣ₃となる 。ここで、Ｃ₂及びＣ₃はＺ₂及びＺ₃の容量性部分である。周波数ｇ₂／Ｃの場合 、式（３）は次式（４）となる。 従って、キャパシタンスＣは端子Ｘ及びＺにおける寄生キャパシタンスよりも 大きく選択する必要がある。式（２）と相俟って局所的なループの安定性が得ら れる。

Claims (1)

1. 【特許請求の範囲】 １．ミラー入力端子（Ｘ）、ミラー出力端子（Ｙ）、ミラー制御端子（Ｚ）及び 共通端子（ＣＴ１）を有する電流ミラー（ＣＭ１）と、 第１トランジスタ（Ｐ１）及び第２トランジスタ（Ｐ２）を有する差動トラ ンジスタ対（ＤＰ１）であり、これら第１及び第２トランジスタのそれぞれの制 御電極は入力信号を受けるように接続され、これら第１及び第２トランジスタの 出力電極はミラー入力端子（Ｘ）及びミラー出力端子（Ｙ）にそれぞれ結合され ている当該差動トランジスタ対（ＤＰ１）と、 ミラー入力端子（Ｘ）に結合された非反転入力端（＋）、ミラー出力端子（ Ｙ）に結合された反転入力端（−）及びミラー制御端子（Ｚ）に結合された出力 端を有する差動増幅器（Ａ）と、 キャパシタ（ＣＰ）と を具える増幅器において、 前記キャパシタ（ＣＰ）がミラー入力端子（Ｘ）とミラー制御端子（Ｚ）と の間に結合されていることを特徴とする増幅器。 ２．請求の範囲１に記載の増幅器において、前記キャパシタ（ＣＰ）はミラー入 力端子（Ｘ）及びミラー制御端子（Ｚ）におけるそれぞれの寄生キャパシタンス よりも大きいキャパシタンスを有していることを特徴とする増幅器。 ３．請求の範囲１又は２に記載の増幅器において、前記電流ミラー（ＣＭ１）が 、第１トランジスタ（Ｐ１）及び第２トランジスタ（Ｐ２）の第１導電型と相補 を成す第２導電型の第３トランジスタ（Ｎ１）及び第４トランジスタ（Ｎ２）を 有し、これら第３及び第４トランジスタのそれぞれの制御電極がミラー制御端子 （Ｚ）に結合され、これら第３及び第４トランジスタのそれぞれの第１主電極が 共通端子（ＣＴ１）に結合され、第３トランジスタ（Ｎ１）の第２主電極がミラ ー入力端子（Ｘ）に結合され、第４トランジスタ（Ｎ２）の第２主電極がミラー 出力端子（Ｙ）に結合されていることを特徴とする増幅器。 ４．請求の範囲３に記載の増幅器において、前記電流ミラー（ＣＭ１）が更に、 第２導電型の第５トランジスタ（Ｎ３）及び第６トランジスタ（Ｎ４）を有し、 第３トランジスタ（Ｎ１）の第１主電極が第５トランジスタ（Ｎ３）の主電流通 路を経て共通端子（ＣＴ１）に結合され、第４トランジスタ（Ｎ２）の第１主電 極が第６トランジスタ（Ｎ４）の主電流通路を経て共通端子（ＣＴ１）に結合さ れ、第５トランジスタ（Ｎ３）及び第６トランジスタ（Ｎ４）の制御電極が相互 接続され、第５トランジスタ（Ｎ３）と第６トランジスタ（Ｎ４）とのうちの一 方のトランジスタの第２主電極及び制御電極が相互接続されていることを特徴と する増幅器。 ５．請求の範囲３に記載の増幅器において、前記電流ミラー（ＣＭ１）が更に、 第２導電型の第５トランジスタ（Ｎ５）及び第６トランジスタ（Ｎ６）を有し、 ミラー入力端子（Ｘ）が第５トランジスタ（Ｎ５）の主電流通路を経て第３トラ ンジスタ（Ｎ１）の第２主電極に結合され、ミラー出力端子（Ｙ）が第６トラン ジスタ（Ｎ６）の主電流通路を経て第５トランジスタ（Ｎ２）の第２主電極に結 合され、第５トランジスタ（Ｎ５）及び第６トランジスタ（Ｎ６）のそれぞれの 制御電極がバイアス電圧を受けるように相互接続されていることを特徴とする増 幅器。 ６．請求の範囲１又は２に記載の増幅器において、前記電流ミラー（ＣＭ１）が 、第１トランジスタ（Ｐ１）及び第２トランジスタ（Ｐ２）の第１導電型と相補 を成す第２導電型の第３トランジスタ（Ｎ７）、第４トランジスタ（Ｎ９）及び 第５トランジスタ（Ｎ８）を有し、ミラー入力端子（Ｘ）が第３トランジスタ（ Ｎ７）の主電流通路を経て共通端子（ＣＴ１）に結合され、第４トランジスタ（ Ｎ９）は、ミラー出力端子（Ｙ）に結合された第２主電極と、ミラー制御端子（ Ｚ）に結合された制御電極と、第５トランジスタ（Ｎ８）の主電流通路を経て共 通端子（ＣＴ１）に結合された第１主電極とを有しており、第３トランジスタ（ Ｎ７）及び第５トランジスタ（Ｎ８）の制御電極が相互接続され、第５トランジ スタ（Ｎ８）の第２主電極及び制御電極が相互接続されていることを特徴とする 増幅器。 ７．請求の範囲１〜６のいずれか一項に記載の増幅器において、前記差動増幅器 （Ａ）が、 前記第１トランジスタ（Ｐ１）及び第２トランジスタ（Ｐ２）の導電型と相 補を成す導電型の第３トランジスタ（Ｎ１０）及び第４トランジスタ（Ｎ１１） を有する他の差動トランジスタ対（ＤＰ２）であって、第３トランジスタ（Ｎ１ ０）の制御電極がミラー入力端子（Ｘ）に結合され、第４トランジスタ（Ｎ１１ ）の制御電極がミラー出力端子（Ｙ）に結合されている当該他の差動トランジス タ対（ＤＰ２）と、 第３トランジスタ（Ｎ１０）の第２主電極に結合された入力端子（Ｘ２）と 、ミラー制御端子（Ｚ）に結合された出力端子（Ｙ２）と、第１電源端子（ＶＰ ）に結合された共通端子（ＣＴ２）とを有する第１電流ミラー（ＣＭ２）と、 第４トランジスタ（Ｎ１１）の第２主電極に結合された入力端子（Ｘ３）と 、出力端子（Ｙ３）と、第１電源端子（ＶＰ）に結合された共通端子（ＣＴ３） とを有する第２電流ミラー（ＣＭ３）と、 前記第２電流ミラー（ＣＭ３）の出力端子（Ｙ３）に結合された入力端子（ Ｘ４）と、ミラー制御端子（Ｚ）に結合された出力端子（Ｙ４）と、第２電源端 子（ＶＮ）に結合された共通端子（ＣＴ４）とを有する第３電流ミラー（ＣＭ４ ）とを具えていることを特徴とする増幅器。 ８．請求の範囲１〜６のいずれか一項に記載の増幅器において、前記差動増幅器 （Ａ）が、 第１トランジスタ（Ｐ１）及び第２トランジスタ（Ｐ２）の導電型と相補を 成す導電型の第３トランジスタ（Ｎ１２）及び第４トランジスタ（Ｎ１３）であ って、第３トランジスタ（Ｎ１２）の制御電極はミラー入力端子（Ｘ）に結合さ れ、第４トランジスタ（Ｎ１３）の制御電極はミラー出力端子（Ｙ）に結合され 、第３トランジスタ（Ｎ１２）及び第４トランジスタ（Ｎ１３）のそれぞれの第 １主電極は第１電源端子（ＶＮ）に結合されている当該第３トランジスタ（Ｎ１ ２）及び第４トランジスタ（Ｎ１３）と、 第１トランジスタ（Ｐ１）及び第２トランジスタ（Ｐ２）と同一導電型の第 ５トランジスタ（Ｐ３）、第６トランジスタ（Ｐ４）、第７トランジスタ（Ｐ５ ）及び第８トランジスタ（Ｐ６）であって、第５トランジスタ（Ｐ３）の制御電 極及び第２主電極が第３トランジスタ（Ｎ１２）の第２主電極及び第６トランジ スタ（Ｐ４）の制御電極に結合され、第８トランジスタ（Ｐ６）の制御 電極及び第２主電極が第４トランジスタ（Ｎ１３）の第２主電極及び第７トラン ジスタ（Ｐ５）の制御電極に結合され、第５トランジスタ（Ｐ３）及び第８トラ ンジスタ（Ｐ６）のそれぞれの第１主電極が第２電源端子（ＶＰ）に結合され、 第６トランジスタ（Ｐ４）及び第７トランジスタ（Ｐ５）のそれぞれの第１主電 極が電流源（ＣＳ３）を経て第２電源端子に結合されている当該第５トランジス タ（Ｐ３）、第６トランジスタ（Ｐ４）、第７トランジスタ（Ｐ５）及び第８ト ランジスタ（Ｐ６）と、 第７トランジスタ（Ｐ５）の第２主電極に結合された入力端子（Ｘ４）と、 第６トランジスタ（Ｐ４）の第２主電極及びミラー制御端子（Ｚ）に結合された 出力端子（Ｙ４）と、第１電源端子（ＶＮ）に結合された共通端子（ＣＴ４）と を有する他の電流ミラー（ＣＭ４）と を具えていることを特徴とする増幅器。