DE10065376C1

DE10065376C1 - Verzögerungsschaltung mit einstellbarer Verzögerung

Info

Publication number: DE10065376C1
Application number: DE10065376A
Authority: DE
Inventors: Patrick Heyne; Thomas Hein; Torsten Partsch; Thilo Marx
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-12-27
Filing date: 2000-12-27
Publication date: 2002-07-25
Anticipated expiration: 2020-12-28
Also published as: WO2002052725A2; WO2002052725A3; TW517459B

Abstract

Es ist eine Verzögerungsschaltung mit einstellbarer Verzögerung angegeben mit einem ersten Block (1) und einem nachgeschalteten zweiten Block (2), welche jeweils eine Kette von Verzögerungsgliedern (11 bis 16, 21 bis 26) aufweisen. Jedem Block ist eine Schaltergruppe (4, 5) zugeordnet, mit denen ausgangsseitige Abgriffe an den Verzögerungsgliedern (11 bis 16, 21 bis 26) mittels Schaltern (S1 bis S6) auswählbar sind, um eine gewünschte Verzögerungszeit auswählen zu können. Zur gleichzeitigen Ansteuerung des am ausgangsseitigen Verzögerungsgliedes (16) des ersten Blocks (1) angeschlossenen Schalters (S6) und des am eingangsseitigen Verzögerungsglied (26) des zweiten Blocks (2) angeschlossenen Schalters (S6) sind deren Steuereingänge miteinander verbunden. Hierdurch können Störimpulse auch bei hohen Taktraten von eingangsseitig an den Verzögerungsgliedern anlegbaren Taktsignalen (A) vermieden werden. Die beschriebene Verzögerungsschaltung ist deshalb besonders zur Anwendung in Verzögerungsregelschleifen in DDR-Speicherchips geeignet.

Description

Die vorliegende Erfindung betrifft eine Verzögerungsschaltung mit einstellbarer Verzögerung.

Digital arbeitende Verzögerungsregelschleifen (DLL, Delay Locked Loop), weisen üblicherweise zur Bereitstellung einer variablen Verzögerungszeit eine Inverterkette mit einer Viel zahl hintereinandergeschalteter Inverter auf, welche Signal abgriffe an verschiedenen Schaltungsknoten der Inverterkette aufweist. Durch Auswahl eines Abgriffsknotens kann demnach die Verzögerungszeit eingestellt werden. Dabei werden Signal laufzeiten durch die verschiedenen Inverter oder Inverter gruppen ausgenutzt.

Zur Auswahl des Abgriffspunktes ist üblicherweise ein Demul tiplexer vorgesehen, dessen Eingänge mit den Abgriffspunkten verbunden sind und an dessen Ausgang ein Signal mit einge stellter, gewünschter Verzögerungszeit abgreifbar ist. Zur Reduzierung der Ansteuersignale des Demultiplexers ist dieser bevorzugt mehrstufig, beispielsweise zweistufig ausgeführt. Dabei können jeweils Inverterblöcke mit je N hintereinander geschalteten Invertern gebildet sein.

Eine derartige Verzögerungsregelschleife ist beispielsweise in dem Dokument EP 1039637 A1 angegeben. Diese zeigt eine In verterkette mit einer Vielzahl von Abgriffspunkten, die mit tels hierarchisch in mehreren Ebenen angeordneter, steuerba rer 2 : 1-Multiplexer auswählbar sind.

Bei zweistufiger Ausführung der Auswahlschaltung im Demulti plexer wird in einer ersten Auswahlebene beispielsweise mit einer ersten Auswahlleitung oder einem ersten Auswahlbit eine übergeordnete Auswahl eines Abgriffspunktes durch Auswahl ei nes Inverterblockes getroffen, während eine zweite Auswahlleitung oder ein zweites Auswahlbit die Auswahl eines Ab griffsknotens innerhalb eines mit der übergeordneten Schal tung ausgewählten Blockes ermöglichen. Dabei werden mit der zweiten Auswahlleitung jeweils alle ersten, zweiten, dritten et cetera Abgriffsknoten aller Blöcke ausgewählt.

Dabei kann das Problem auftreten, daß beim Umschalten von ei ner Invertergruppe auf eine andere eine Vielzahl von Schal tern gleichzeitig zu betätigen sind, sodaß unter anderem auf grund von Schalterlaufzeiten sowie bei hohen Frequenzen eines Taktes eines Eingangssignals der Inverter Störimpulse am Aus gang auftreten können. Weitere Ursachen für einen Glitch am Ausgang können durch unterschiedliche Pegel ausgangsseitig an Invertergruppen einer ersten Stufe zum Zeitpunkt einer Um schaltung von einer ersten auf eine zweite Invertergruppe be dingt sein.

Das vorliegende Problem könnte durch Auswahl eines aufwendi geren, mehrstufigeren Demultiplexers gelöst werden, der bei spielsweise für 2ⁿ Inverterabgriffe n-stufig sein muß. Hier durch ergibt sich jedoch insgesamt eine so große Verzöge rungszeit im Demultiplexer, daß der Einsatz einer derartigen Schaltung in Double Data Rate, DLL-Speicherchips bei hoher Betriebsfrequenz ausgeschlossen ist.

Aufgabe der vorliegenden Erfindung ist es, eine Verzögerungs schaltung mit einstellbarer Verzögerung anzugeben, welche für hohe Taktfrequenz geeignet ist und den Einsatz der Verzöge rungsschaltung in DDR-Speichern ermöglicht.

Erfindungsgemäß wird die Aufgabe gelöst durch eine Verzöge rungsschaltung mit einstellbarer Verzögerung, aufweisend

- einen ersten Block mit einer ersten Kette von N zwischen Eingang und Ausgang des ersten Blocks angeschlossenen, hin tereinandergeschalteten Verzögerungsgliedern, wobei ausgangs seitig an den N Verzögerungsgliedern je ein Abgriff für ein verzögertes Signal vorgesehen ist und wobei dem ersten Block eingangsseitig ein Taktsignal zuführbar ist,
- einen zweiten Block mit einer zweiten Kette von N zwischen Eingang und Ausgang des zweiten Blocks angeschlossenen, hin tereinandergeschalteten Verzögerungsgliedern, der mit seinem Eingang an den Ausgang des ersten Blocks angeschlossen ist,
- eine dem ersten Block zugeordnete erste Schaltergruppe mit N Schaltern mit je einem Steuereingang, wobei je ein Schalter an je einen Abgriff des ersten Blocks angeschlossen ist und
- eine dem zweiten Block zugeordnete zweite Schaltergruppe mit N Schaltern mit je einem Steuereingang, wobei je ein Schalter an je einen Abgriff des zweiten Blocks angeschlossen ist und wobei der Steuereingang des mit dem am Ausgang des ersten Blocks angeschlossenen Verzögerungsgliedes verbundenen Schalters mit dem Steuereingang des mit dem am Eingang des zweiten Blocks angeschlossene Verzögerungsgliedes verbundenen Schalters zum gleichzeitigen Schalten der Schalter verbunden ist.

Beim Umschalten der Verzögerungszeit gemäß beschriebener Ver zögerungsschaltung so, daß der Übergang von einem Block auf einen anderen Block erforderlich ist, muß bei vorliegender Verzögerungsschaltung lediglich zwischen Ausgängen der ersten Schaltergruppe und der zweiten Schaltergruppe umgeschaltet werden. Innerhalb der ersten und der zweiten Schaltergruppe ist jedoch kein Umschalten erforderlich. Hierdurch können auch bei hohen Taktraten eines am Eingang des ersten Blockes anlegbaren Taktsignals, beispielsweise Rechtecksignals, keine Störsignale auftreten. Bei einer Kette von N Verzögerungs gliedern pro Block gilt dabei nunmehr zur Vermeidung von Störsignalen die Bedingung

mit TD = Verzögerungszeit eines Verzögerungsgliedes und T = Periodendauer des eingangsseitig am ersten Block anlegbaren Taktsignals, während bei der eingangs beschriebenen Schaltung gemäß dem Stand der Technik zur Vermeidung von Störsignalen die Bedingung

gelten muß. Mit vorliegender Erfindung sind demnach bei glei cher Verzögerungszeit TD höhere Taktfrequenzen, das heißt kleinere Taktperioden T möglich. Aufgrund des einfach ansteu erbaren Demultiplexers der vorliegenden Verzögerungsschal tung, sowie der hohen möglichen Taktraten des den Inverter ketten zuführbaren Taktsignals ist die vorliegende Verzöge rungsschaltung zur Anwendung in Verzögerungsregelschleifen, DLL, Delay Locked Loop, geeignet, wie sie in Double Data Ra te, DDR-Speichern vorkommen.

Beim Umschalten des Abgriffs für ein verzögertes Signal vom ersten Block auf den zweiten Block ist kein Umschalten in er ster und zweiter Schaltgruppe erforderlich. Dies wird dadurch erzielt, daß die Adressierung der ersten Schaltgruppe, welche dem ersten Block zugeordnet ist, in aufsteigender Reihenfolge erfolgt, während die Adressierung der zweiten Schaltergruppe, welche dem zweiten Block zugeordnet ist, in absteigender Rei henfolge erfolgt. Über eine Auswahlleitung oder ein Bit, bei spielsweise ein LSD (Least Significant Bit) ist demnach ge meinsam mit der Auswahl eines letzten Abgriffes des ersten Blocks zugleich der erste Abgriff des zweiten Blockes akti viert oder eingeschaltet. Hierdurch erübrigt sich beim Um schalten vom ersten auf den zweiten Block ein Schaltvorgang sowohl in der ersten als auch in der zweiten Schaltergruppe.

Das beschriebene Prinzip der Verzögerungsschaltung mit ein stellbarer Verzögerung kann selbstverständlich auf Verzöge rungsschaltungen mit mehr als zwei Blöcken ausgedehnt werden. Hierbei sind jeweils die Blöcke mit ungerader Nummer, das heißt 1., 3., 5. Block und so weiter in aufsteigender Reihen folge zu adressieren, während die geraden Blöcke mit je einer Kette von N Verzögerungsgliedern in absteigender Reihenfolge zu adressieren sind, derart, daß bei Auswahl des letzten Ver zögerungsgliedes, genauer des dem letzten Verzögerungsglied nachgeschalteten Abgriffes für ein verzögertes Signal in ei nem i-ten Block mittels der i-ten Schaltergruppe zugleich der eingangsseitig am i + 1. Block angeordnete Inverterabgriff ausgewählt, das heißt der zugeordnete Schalter der i + 1. Schaltgruppe eingeschaltet ist.

In einer bevorzugten Ausführungsform der vorliegenden Erfin dung sind die Schalter der ersten Schaltergruppe in einem er sten Schaltknoten und die Schalter der zweiten Schaltergruppe in einem zweiten Schaltknoten miteinander verbunden, und es ist eine übergeordnete Schaltergruppe zum Auswählen eines Blocks vorgesehen mit einem ersten Schalter, der lastseitig den ersten Schaltknoten mit einem Ausgangsanschluß der Verzö gerungsschaltung koppelt und mit einem zweiten Schalter, der lastseitig den zweiten Schaltknoten mit dem Ausgangsanschluß der Verzögerungsschaltung koppelt. Die derart weitergebildete Verzögerungsschaltung bildet einen zweistufigen Demultiple xer, wie er besonders zur Anwendung in DLL, Delay Locked Loop geeignet ist.

In einer weiteren, bevorzugten Ausführungsform umfassen die Verzögerungsglieder je einen Inverter.

In einer weiteren, bevorzugten Ausführungsform der vorliegen den Erfindung umfassen die Verzögerungsglieder je ein Paar hintereinandergeschalteter Inverter, die gemeinsam eine Ver zögerungszeit TD zwischen Eingang und Ausgang des Verzöge rungsgliedes haben. Wird an ein Verzögerungsglied eingangs seitig beispielsweise ein rechteckförmiges Taktsignal mit ei ner Taktperiode T angelegt, so ist die ansteigende Flanke ausgangsseitig am Inverterpaar um die Verzögerungszeit TD be züglich der ansteigenden Flanke eingangsseitig am Inverter paar verzögert.

In einer weiteren, bevorzugten Ausführungsform der vorliegen den Erfindung sind die Schalter der ersten und zweiten Schal tergruppe als Tristate-Inverter ausgebildet mit in einem er sten Schaltzustand hochohmigen Ausgang. Zur Auswahl der ge wünschten Verzögerungszeit sind in der Schaltergruppe Schal ter vorgesehen, welche bei Auswahl des Abgriffs niederohmig, sonst hochohmig sind. Der hochohmige Zustand wird bei der be schriebenen Ausführungsform mit einem Tristate-Inverter in besonders einfacher Weise realisiert.

In einer weiteren, vorteilhaften Ausführungsform der Erfin dung ist zur Ansteuerung der Schalter der ersten und zweiten Schaltgruppe mit einem ersten Bit und der Schalter der über geordneten Schaltgruppe mit einem zweiten Bit eine Ansteuer schaltung vorgesehen, welche mit den Steuereingängen der Schalter verbunden ist. Mit dem ersten Bit, welches als LSB, Least Significant Bit, bezeichnet werden kann, wird dabei je weils zugleich ein Inverterabgriff pro Block selektiert. Da die Abgriffsknoten der Blöcke jedoch abwechselnd aufsteigend und absteigend adressiert sind, werden beispielsweise alle eingangsseitigen Abgriffe aller ungeraden Blöcke zugleich mit allen ausgangsseitigen Abgriffen aller geraden Blöcke selek tiert. Mit dem zweiten Bit, welches als MSB, Most Significant Bit, bezeichnet werden kann, wird der jeweils gewünschte Block mit der übergeordneten Schaltgruppe ausgewählt.

In einer weiteren, bevorzugten Ausführungsform der vorliegen den Erfindung beträgt die Anzahl der Verzögerungsglieder je Verzögerungsblock größer oder gleich sechs.

In einer weiteren, bevorzugten Ausführungsform der vorliegen den Erfindung ist die Verzögerungsschaltung in CMOS- Schaltungstechnik (Complementary Metal Oxide Semiconductor), aufgebaut. Der Schaltungsaufbau der Verzögerungsschaltung in schneller und stromsparender CMOS-Technik ermöglicht deren Einsatz in Massen-Speicherchips wie DDR.

In einer weiteren, bevorzugten Ausführungsform der Erfindung sind eine oder mehrere Verzögerungsschaltungen in einer Ver zögerungsregelschleife, welche digital aufgebaut sein kann, vorgesehen.

In einer weiteren, bevorzugten Ausführungsform der vorliegen den Erfindung ist eine oder sind mehrere Verzögerungsregel schleifen mit einer oder mehreren Verzögerungsschaltungen in einem DDR-Speicherchip vorgesehen.

Weitere Einzelheiten der Erfindung sind Gegenstand der Un teransprüche.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 ein vereinfachtes Blockschaltbild eines Ausfüh rungsbeispiels einer erfindungsgemäßen Verzöge rungsschaltung,

Fig. 2 den Signalverlauf an beispielhaft ausgewählten Schaltungsknoten der Schaltung gemäß Fig. 1,

Fig. 3 den schematischen Aufbau eines beispielhaften Ver zögerungsgliedes der Verzögerungsschaltung von Fig. 1,

Fig. 4 eine beispielhafte Ausführungsform eines Schalters der Schaltgruppen von Fig. 1,

Fig. 5 die beispielhafte Realisierung eines Blocks mit ei ner Kette von Verzögerungsgliedern sowie daran an geschlossener Schaltergruppe und

Fig. 6 ein Ausführungsbeispiel des Schalters von Fig. 4 als CMOS-Tristate-Inverter.

Fig. 1 zeigt eine Verzögerungsschaltung mit einstellbarer Verzögerung mit einem ersten Block 1, einem zweiten Block 2 und einem dritten Block 3, welche in einer Serienschaltung miteinander verbunden sind. Die Blöcke 1, 2 weisen jeweils sechs seriell miteinander verschaltete Verzögerungsglieder 11 bis 16, 21 bis 26 auf. Der dritte Block 3 sowie mögliche nachfolgende Blöcke weisen ebenfalls je sechs Verzögerungs glieder auf, von denen das erste des dritten Blocks 3 mit 31 bezeichnet ist. An den Eingang des ersten Blocks 1 ist ein Taktsignal A anlegbar. Der Ausgang des ersten Blocks 1 ist mit einem Eingang des zweiten Blocks 2 und der Ausgang des zweiten Blocks 2 mit einem Eingang des dritten Blocks 3 ver bunden. Der erste Block 1 weist sechs Verzögerungsglieder 11 bis 16 auf, wobei jedes Verzögerungsglied 11 bis 16 ausgangs seitig einen Abgriff aufweist, welcher herausgeführt ist. Der Abgriff am ersten Verzögerungsglied 11 des ersten Blockes 1 ist dabei mit 42 bezeichnet. In Analogie zum ersten Block 1 umfaßt der zweite Block 2 ebenfalls sechs Verzögerungsglieder 21 bis 26, wobei der Eingang von Verzögerungsglied 26 an den Ausgang von Verzögerungsglied 16 angeschlossen ist. Der Aus gang des Verzögerungsgliedes 21, welches ausgangsseitig im zweiten Block 2 angeordnet ist, ist mit dem Eingang von Ver zögerungsglied 31 eingangsseitig im dritten Block angeschlos sen.

Jedem Block 1, 2, 3 ist je eine Schaltergruppe 4, 5, 6 zuge ordnet. Die erste Schaltergruppe 4 ist mit dem ersten Block 1 verbunden und umfaßt sechs Schalter S1 bis S6, wobei je ein Schalter S1 bis S6 an je einen Abgriff eines Verzögerungs gliedes 11 bis 16 angeschlossen ist. Dabei ist Schalter S1 am Verzögerungsglied 11, Schalter S2 am Verzögerungsglied 12 und Schalter S6 am Verzögerungsglied 16 angeschlossen. Die zweite Schaltergruppe 5 umfaßt ebenfalls Schalter S1 bis S6, wobei Schalter S6 an den Abgriff von Verzögerungsglied 26 und Schalter S1 an den Abgriff von Verzögerungsglied 21 ange schlossen ist. Gleiche Schalter-Bezugszeichen S1 bis S6 in Schaltergruppe 4 und 5 bezeichnen dabei jeweils Schalter mit gemeinsamer Ansteuerung, so daß Schalter mit gleichem Bezugs zeichen gleichzeitig schalten. Dabei ist zu beachten, daß Schalter S6 sowohl ausgangsseitig am Verzögerungsglied 16 der ersten Schaltgruppe 1 als auch am Abgriff der eingangsseitig am Block 2 angeordneten Verzögerungsschaltung 26 angeschlos sen ist. Das am Abgriff des Verzögerungsgliedes 16 ableitba re, verzögerte Signal ist mit B bezeichnet, das am Abgriff am Verzögerungsglied 26 des zweiten Blocks 2 ableitbare, verzö gerte Signal ist mit C bezeichnet.

An den Abgriff des Verzögerungsgliedes 31 des dritten Blocks ist ein Schalter S1 in einer Schaltergruppe 6 angeschlossen.

Alle Schalter S1 bis S6 jeder Schaltgruppe 4, 5, 6 sind je weils in einem Knoten miteinander und mit einer übergeordne ten Schaltergruppe 7 verbunden. Die übergeordnete Schalter gruppe 7 weist je einen Schalter S10, S20 pro Schaltergruppe 4, 5 beziehungsweise pro Block 1, 2 auf. Im einzelnen ist da bei der Schalter S10 an die Schaltergruppe 4 und der Schalter S20 an die Schaltergruppe 5 angeschlossen. Die Schalter S10, S20 der übergeordneten Schaltgruppe 7 sind mit einem Anschluß miteinander und mit einem Ausgang der Verzögerungsschaltung verbunden, an dem ein gegenüber Eingangs-Taktsignal A verzö gertes Ausgangssignal F ableitbar ist.

Wenn bei der beschriebenen Ausführungsform der Verzögerungs schaltung vom Abgriff des Verzögerungsgliedes 16 auf den Ab griff des Verzögerungsgliedes 26 umgeschaltet werden soll, so muß lediglich Schalter S10 geöffnet und Schalter S20 ge schlossen werden. Zwischen den Abgriffen an Verzögerungsglie dern 16 und 26 besteht demnach nur eine Verzögerungszeit TD. Es ist dabei nicht erforderlich, zu diesem Umschalten einen der Schalter S1 bis S6 in den Schaltgruppen 4, 5 umzuschal ten. Hierdurch ist es möglich, besonders schnelle Frequenzen am Taktsignal A vorzusehen. Durch die abwechselnd aufsteigend und absteigend durchgeführte Adressierung der Verzögerungs glieder der Blöcke 1 bis 3 mittels der Schaltergruppen 4 bis 6 ist demnach eine besonders große Taktfrequenz des Signals A verwendbar, so daß vorliegende Ausführungsform für Verzögerungsregelschleifen, DLL, in Double Data Rate-Speichern, DDR, geeignet ist. Als Grenzbedingung gilt dabei nicht mehr

wie bei einer bisher üblichen, aufsteigenden Adressierung in allen Blöcken, sondern es gilt

Dabei können durch Schalterlaufzeiten bedingte Störsignale (Glitch) mit vorliegender Verzögerungsschaltung auch bei ho hen Taktsignal-Frequenzen vermieden werden. Die beschriebenen Formeln gelten dabei für ein rechteckförmiges Taktsignal mit idealem Tastverhältnis (Duty Cycle) von 50%, das heißt, daß die Dauer des High-Pegels gleich der Dauer des Low-Pegels und folglich die Dauer des High-Pegels 50% der gesamten Perioden dauer des periodischen Taktsignals ist.

Zur Ansteuerung der Schalter S1 bis S6, S10, S20 in den Schaltergruppen 4 bis 7 ist eine Ansteuerschaltung 50 vorge sehen, welche zur Ansteuerung der Schalter S1 bis S6, S10, S20 ein höherwertiges und ein niederwertiges Bit MSB, LSB be reitstellt. Das höherwertige Bit MSB, Most Significant Bit ist dabei zugleich das höchstwertige Bit und steuert die Schalter S10, S20 an. Da lediglich zwei Schalter im Ausfüh rungsbeispiel vorgesehen sind, braucht dieses Bit MSB ledig lich zwei Zustände 1, 2 anzunehmen. Das niederwertige Bit LSB, Least Significant Bit kann sechs Zustände zur Ansteue rung je eines der sechs Schalter S1 bis S6 annehmen.

Zur besseren Übersicht sind die Bezugszeichen der Verzöge rungsglieder 11 bis 16, 21 bis 26, 31 so gewählt, daß diesen die zweistufige Ansteuerung entnehmbar ist, wobei jeweils die linke Stelle der zweistelligen Bezugszeichen die Ansteuerung mit dem höherwertigen Bit MSB und die rechte Stelle der zweistelligen Bezugszeichen der Verzögerungsglieder die Ansteue rung mit dem niederwertigen Bit LSB bedeutet. Demnach werden Abgiffe an Verzögerungsgliedern mit gleicher Bezeichnung ei ner Stelle im Bezugszeichen jeweils in je einer Schaltgrup pen-Ebene immer zugleich aktiviert.

Fig. 2 zeigt die gegenüber dem Eingangs-Taktsignal A verzö gerten Signale B, C, D, E, das ebenfalls verzögerte Ausgangs signal F der Verzögerungsschaltung sowie den Schaltzeitpunkt TS, an dem vom Verzögerungsglied 16 des ersten Blocks 1 auf Verzögerungsglied 26 des zweiten Blocks 2 umgeschaltet wird. Fig. 1 ist dabei vor dem Umschaltezeitpunkt TS bezüglich der Schalterstellungen gezeichnet.

Das Signal B ist das am Verzögerungsglied 16 ausgangsseitig abgreifbare, verzögerte Taktsignal. Dabei handelt es sich um ein Rechtecksignal mit symmetrischem Tastverhältnis. Das Si gnal C ist das ausgangsseitig am Verzögerungsglied 26 ableit bare Taktsignal, welches bezüglich Signal B um eine Verzöge rungszeit TD eines Verzögerungsgliedes 11 bis 31 verzögert ist. Am gemeinsamen Anschlußknoten K1 der Schalter S1 bis S6 der ersten Schaltergruppe 4 ist ein verzögertes Signal D ein gezeichnet, welches bei der in Fig. 1 beschriebenen Schal terstellung aus dem verzögerten Signal B durch Addieren der Schaltzeit T_S6 des Schalters S6 hervorgeht. Ebenso geht auch das Signal E am gemeinsamen Knoten K2 der Schalter S1 bis S6 der zweiten Schaltergruppe 5 aus dem verzögerten Signal C durch Addieren der Schaltzeit T_S6 des Schalters S6 hervor. Das Ausgangssignal F schließlich ergibt sich vor dem Umschalt zeitpunkt TS aus dem Signal D am Ausgangsknoten der ersten Schaltergruppe 4 durch Addieren der Schaltzeit T_S10 des Schal ters S10 der übergeordneten Schaltergruppe 7. Man erkennt, daß die Verzögerungszeiten TD und die Schalterlaufzeiten T_S6, T_S10 nicht zu einem Störimpuls (Glitch), führen können, wenn beim Umschalten von Signal D auf Signal E am Ausgang mit Schaltern S10, S20 die Signale D und E gleiche Spannung, das heißt gleichen Logikpegel, hier einen High-Pegel haben. Diese Bedingung ist erfüllt, so lange bei idealem Duty Cycle gilt:

Fig. 3 zeigt ein beispielhaftes, vereinfachtes Schaltbild eines beliebigen Verzögerungsgliedes eines beliebigen Blocks, welche alle den gleichen Aufbau und die gleiche Verzögerungs zeit TD haben. Beispielhaft ist Verzögerungsglied 11 darge stellt. Verzögerungsglied 11 umfaßt einen Eingang 8 und einen Ausgang 9, wobei Eingang 8 an den Ausgang eines vorangeschal teten Verzögerungsgliedes oder den Anschluß zur Zuführung des Taktsignals A angeschlossen ist und Ausgang 9 an den Eingang einer nachgeschalteten Verzögerungsgliedes angeschlossen ist. Zwischen Eingang 8 und Ausgang 9 des Verzögerungsgliedes 11 sind zwei seriell geschaltete Inverter 40, 41 vorgesehen, welche zwischen Eingang 8 und Ausgang 9 eine Verzögerungszeit TD bewirken. An den Ausgang 9 des Verzögerungsgliedes 11 ist zugleich ein Abgriff 42 für ein verzögertes Signal ange schlossen, der beispielsweise an den Schalter S1 der ersten Schaltergruppe 4 angeschlossen sein kann.

Fig. 4 zeigt einen Tristate-Inverter S1, mit einem Eingang 43 und einem Ausgang 44 sowie mit Steuereingängen 45, 45', wobei Steuereingang 15' ein komplementärer Steuereingang zum Steuereingang 45 des Tristate-Inverters S1 ist. Der Schalter S1 ist in Fig. 4 nur beispielhaft gezeichnet, ebenso sind alle weiteren Schalter S2 bis S6 sowie S10, S20 als bauglei che Tristate-Inverter realisiert.

Fig. 5 zeigt eine Teilschaltung des ersten Blocks 1 mit Ver zögerungsgliedern 11, 12, 13 sowie Tristate-Invertern S1, S2, S3. Wie bereits beschrieben, sind die Verzögerungsglieder 11 bis 13 in einer Verzögerungskette seriell miteinander ver schaltet. Am Ausgang jedes Verzögerungsgliedes 11 bis 13 ist je ein Abgriff vorgesehen, der mit je einem Schalter der Schaltergruppe 4, nämlich Tristate-Invertern S1 bis S3 ein gangsseitig verbunden ist. Ausgangsseitig an den Tristate- Invertern S1 bis S3 ist ein von der Schalterstellung verzö gertes Signal D abgreifbar, dessen Verzögerungszeit bezüglich Taktsignal A sich ergibt aus dem Produkt der Verzögerungszeit TD eines Verzögerungsgliedes und der Anzahl der wirksam zwi schengeschalteten Verzögerungsglieder.

Fig. 6 schließlich zeigt eine beispielhafte Ausführungsform eines Tristate-Inverters von Fig. 4 in komplementärer MOS- Schaltungstechnik, CMOS, Complementary Metal Oxide Semicon ductor. Im einzelnen ist ein Inverter mit einem PMOS- Transistor P1 und einem NMOS-Transistor N1 vorgesehen, wobei die Steuereingänge der Transistoren P1, N1 miteinander und mit dem Eingang 43 des Tristate-Inverters S1 verbunden sind. Am Ausgang 44 ist je ein Anschluß je einer gesteuerten Strec ke des PMOS-Transistors P1 und des NMOS-Transistors N1 ange schlossen. Zur Bildung eines hochohmigen Ausgangs am Trista te-Ausgang 44 sind weitere Transistoren P2, N2 vorgesehen, welche ebenfalls als komplementäres Transistorpaar ausgeführt sind und den Inverter P1, N1 mit den Steuereingängen 45, 45' koppeln. Weiterhin sind die Transistoren P2, N2 mit Versor gungsspannungsanschlüssen 46, 46' verbunden.

Bezugszeichenliste

1

Block

2

Block

3

Block

4

Schaltergruppe

5

Schaltergruppe

6

Schaltergruppe

7

Schaltergruppe

8

Eingang

9

Ausgang

40

Inverter

41

Inverter

42

Abgriff

43

Eingang

44

Ausgang

45

,

45

' Steuereingang

46

,

46

' Versorgungsspannungsanschluß
N1, N2 NMOS-FET
P1, P2 PMOS-FET
S1 bis S6 Schalter
S10 Schalter
S20 Schalter
A Taktsignal
B Signal
C Signal
D Signal
E Signal
F Ausgangssignal
TD Verzögerungszeit
T Periodendauer
TS Schaltzeitpunkt
T_S6

Schaltzeit
T_S10

Schaltzeit

Claims

1. Verzögerungsschaltung mit einstellbarer Verzögerung, auf weisend
einen ersten Block (1) mit einer ersten Kette von N zwi schen Eingang und Ausgang des ersten Blocks (1) angeschlosse nen, in Reihe geschalteten Verzögerungsgliedern (11 bis 16), wobei ausgangsseitig an den N Verzögerungsgliedern (11 bis 16) je ein Abgriff für ein verzögertes Signal (B) vorgesehen und dem ersten Block (1) eingangsseitig ein Taktsignal (A) zuführbar ist,
einen zweiten Block (2) mit einer zweiten Kette von N zwi schen Eingang und Ausgang des zweiten Blocks (2) angeschlos senen, hintereinandergeschalteten Verzögerungsgliedern (21 bis 26), der mit seinem Eingang an den Ausgang des ersten Blocks (1) angeschlossen ist,
eine dem ersten Block (1) zugeordnete erste Schaltergrup pe (4) mit N Schaltern (S1 bis S6) mit je einem Steuerein gang, wobei je ein Schalter (S1 bis S6) an je einen Abgriff des ersten Blocks (1) angeschlossen ist und
eine dem zweiten Block (2) zugeordnete zweite Schaltergrup pe (5) mit N Schaltern (S1 bis S6) mit je einem Steuerein gang, wobei je ein Schalter (S1 bis S6) an je einen Abgriff des zweiten Blocks (2) angeschlossen ist und der Steuerein gang desjenigen Schalters (S6), der am Abgriff des am Ausgang des ersten Blocks angeschlossenen Verzögerungsgliedes (16) angeschlossen ist, mit dem Steuereingang desjenigen Schalters (S6), der am Abgriff des am Eingang des zweiten Blocks (2) angeschlossenen Verzögerungsgliedes (26) angeschlossen ist, zum gleichzeitigen Schalten der Schalter (S6) verbunden ist.

2. Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schalter (S1 bis S6) der ersten Schaltergruppe (4) in ei nem ersten Schaltknoten (K1) miteinander verbunden sind, daß die Schalter (S1 bis S6) der zweiten Schaltergruppe (5) in einem zweiten Schaltknoten (K2) miteinander verbunden sind, und daß eine übergeordnete Schaltgruppe (7) zum Auswählen ei nes Blocks (1, 2) vorgesehen ist mit einem ersten Schalter (S10), der lastseitig den ersten Schaltknoten (K1) mit einem Ausgangsanschluß der Verzögerungsschaltung koppelt und mit einem zweiten Schalter (S20), der lastseitig den zweiten Schaltknoten (K2) mit dem Ausgangsanschluß der Verzögerungs schaltung koppelt.

3. Verzögerungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verzögerungsglieder (11 bis 16, 21 bis 26) je einen In verter umfassen.

4. Verzögerungsschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Verzögerungsglieder (11 bis 16, 21 bis 26) je ein Paar hintereinandergeschalteter Inverter umfassen, die gemeinsam eine Verzögerungszeit TD (TD) zwischen Eingang und Ausgang des Verzögerungsgliedes bilden.

5. Verzögerungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schalter (S1 bis S6) der ersten und zweiten Schaltergrup pe (4, 5) als Tristate-Inverter ausgebildet sind mit einem in einem ersten Schaltzustand hochohmigen Ausgang.

6. Verzögerungsschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Ansteuerschaltung (50) vorgesehen ist zur Ansteuerung der Schalter (S1 bis S6) der ersten und zweiten Schaltergrup pe (4, 5) mit einem ersten Bit (LSB) und der Schalter (S10, S20) der übergeordneten Schaltgruppe (7) mit einem zweiten Bit (MSB), wobei die Ansteuerschaltung (50) mit den Steuer eingängen der Schalter (S1 bis S6, S10, S20) verbunden ist.

7. Verzögerungsschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Anzahl der Verzögerungsglieder je Block (1, 2) größer oder gleich 6 beträgt.

8. Verzögerungsschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Verzögerungsschaltung in Complementary Metal Oxide Semi conductor-Schaltungstechnik aufgebaut ist.