JP3067036B2 - サンプリングレート変換回路 - Google Patents
サンプリングレート変換回路Info
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- JP3067036B2 JP3067036B2 JP3086784A JP8678491A JP3067036B2 JP 3067036 B2 JP3067036 B2 JP 3067036B2 JP 3086784 A JP3086784 A JP 3086784A JP 8678491 A JP8678491 A JP 8678491A JP 3067036 B2 JP3067036 B2 JP 3067036B2
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Description
【０００１】
【産業上の利用分野】本発明は、サンプリングレート変
換回路に関する。
換回路に関する。
【０００２】
【従来の技術】デジタルデータは当然のことながら、所
定のクロック信号によりサンプリングされたものであ
る。ところが、このクロック信号の周波数（サンプリン
グレート）を変更しなければならない場合がある。例え
ば、特開昭６４−２４８４号公報（Ｈ０４Ｎ７／０１）
には、コンポーネント方式のデジタルＶＴＲの信号とコ
ンポジット方式のデジタルＶＴＲの信号との間で、サン
プリングレートを変換するために、デジタルフィルタを
用いた構成が開示されている。
定のクロック信号によりサンプリングされたものであ
る。ところが、このクロック信号の周波数（サンプリン
グレート）を変更しなければならない場合がある。例え
ば、特開昭６４−２４８４号公報（Ｈ０４Ｎ７／０１）
には、コンポーネント方式のデジタルＶＴＲの信号とコ
ンポジット方式のデジタルＶＴＲの信号との間で、サン
プリングレートを変換するために、デジタルフィルタを
用いた構成が開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
公報に示された構成では、サンプリングレートの変換の
ために、デジタル映像信号をデジタルフィルタによって
補間しているが、このための構成が非常に大きくなる。
従って、回路規模が大きくなると言う欠点がある。そこ
で、本発明では、より簡単な構成で、サンプリングレー
トの変換が可能な構成を提案するものである。また、サ
ンプリングレートを変換するときには、データのエラー
がないように実行することが必要である。
公報に示された構成では、サンプリングレートの変換の
ために、デジタル映像信号をデジタルフィルタによって
補間しているが、このための構成が非常に大きくなる。
従って、回路規模が大きくなると言う欠点がある。そこ
で、本発明では、より簡単な構成で、サンプリングレー
トの変換が可能な構成を提案するものである。また、サ
ンプリングレートを変換するときには、データのエラー
がないように実行することが必要である。
【０００４】
【課題を解決するための手段】本発明は、第１のクロッ
クでサンプリングされた信号を、第１のクロックの異な
る位相でサンプリングし、複数のサンプリング結果を出
力する第１サンプリング手段と、このサンプリング結果
を第２クロック信号でサンプリングする第２サンプリン
グ手段と、第１クロック信号を第２クロック信号でラッ
チするラッチ回路で構成された第１のクロック信号と第
２クロックの信号の位相関係を調べる位相検査手段と、
この位相検査手段の出力に基づき複数のサンプリング結
果から一つを選択する選択手段を備えている。
クでサンプリングされた信号を、第１のクロックの異な
る位相でサンプリングし、複数のサンプリング結果を出
力する第１サンプリング手段と、このサンプリング結果
を第２クロック信号でサンプリングする第２サンプリン
グ手段と、第１クロック信号を第２クロック信号でラッ
チするラッチ回路で構成された第１のクロック信号と第
２クロックの信号の位相関係を調べる位相検査手段と、
この位相検査手段の出力に基づき複数のサンプリング結
果から一つを選択する選択手段を備えている。
【０００５】
【作用】そして、第１のクロック信号の異なる位相でサ
ンプリングされた入力信号を、第２クロック信号で再度
サンプリングして、その結果から、第１クロックと第２
クロックの位相関係に基づき、選択するようにしている
ので、データが安定した状態で行われた第２クロックに
よるサンプリングが実行できる。
ンプリングされた入力信号を、第２クロック信号で再度
サンプリングして、その結果から、第１クロックと第２
クロックの位相関係に基づき、選択するようにしている
ので、データが安定した状態で行われた第２クロックに
よるサンプリングが実行できる。
【０００６】
【実施例】以下図面に従い、実施例を説明する。図１は
実施例のブロック図、図２は波形図である。この実施例
は、ＣＣＤから得られた色差信号をデジタル的に処理す
るためにサンプリングレートを変更することを目的とす
る。すなわち、Ｒ−Ｙ、Ｂ−Ｙの色差信号を得て、ＮＴ
ＳＣ信号などのカラーテレビジョン信号を作成するエン
コーダをデジタル回路で構成する時、一般に４ｆｓｃの
クロック信号が利用される。これは搬送色信号周波数
（ｆｓｃ）の４倍のクロックを利用することにより、色
差信号を簡単に直角２相変調することができるからであ
る。
実施例のブロック図、図２は波形図である。この実施例
は、ＣＣＤから得られた色差信号をデジタル的に処理す
るためにサンプリングレートを変更することを目的とす
る。すなわち、Ｒ−Ｙ、Ｂ−Ｙの色差信号を得て、ＮＴ
ＳＣ信号などのカラーテレビジョン信号を作成するエン
コーダをデジタル回路で構成する時、一般に４ｆｓｃの
クロック信号が利用される。これは搬送色信号周波数
（ｆｓｃ）の４倍のクロックを利用することにより、色
差信号を簡単に直角２相変調することができるからであ
る。
【０００７】まず、簡単にＣＣＤからの信号の流れにつ
いて説明する。ＣＣＤから得られた信号は、Ａ／Ｄ変換
されて２つの色差信号（Ｒ−Ｙ、Ｂ−Ｙ）と輝度信号
（Ｙ）に変換される。そして、これらの信号が、次の処
理の対象となる。色差信号については、具体的には、２
つの色差信号は直角２相変調により、色副搬送波を変調
する。このときの、色差信号のデータのサンプリングレ
ートは、ＣＣＤの画素数により変化するので（画素数が
変化しても、同じ周期の映像信号を作成する必要がある
から）、必ずしも、ｆｓｃと等しくすることはできな
い。そこで、サンプリングレートの変換が必要になるわ
けである。
いて説明する。ＣＣＤから得られた信号は、Ａ／Ｄ変換
されて２つの色差信号（Ｒ−Ｙ、Ｂ−Ｙ）と輝度信号
（Ｙ）に変換される。そして、これらの信号が、次の処
理の対象となる。色差信号については、具体的には、２
つの色差信号は直角２相変調により、色副搬送波を変調
する。このときの、色差信号のデータのサンプリングレ
ートは、ＣＣＤの画素数により変化するので（画素数が
変化しても、同じ周期の映像信号を作成する必要がある
から）、必ずしも、ｆｓｃと等しくすることはできな
い。そこで、サンプリングレートの変換が必要になるわ
けである。
【０００８】図１では、簡単の為に、１ビットのデータ
で現しているが、実際には、色差信号は８ビットのデー
タである。また、図１では一方の色差信号（例えば、Ｒ
−Ｙ信号）に関する構成のみを示してある。
で現しているが、実際には、色差信号は８ビットのデー
タである。また、図１では一方の色差信号（例えば、Ｒ
−Ｙ信号）に関する構成のみを示してある。
【０００９】図１において、第３端子１０に入力された
デジタル色差信号は、まず最初に、第１端子１２に入力
された第１のクロック信号に基づきラッチされる。２つ
のラッチ回路、すなわち、第１ラッチ回路１４と第２ラ
ッチ回路１６にデジタル色差信号が供給されていて、第
１ラッチ回路１４では第１クロック信号の立ち上がりの
タイミングで、データがラッチされ、第２ラッチ回路１
６では第１クロック信号の立ち下がりのタイミングでデ
ータがラッチされる。これは、第２ラッチ回路１６に供
給されるクロック信号がインバータ１８により反転され
ているからである。
デジタル色差信号は、まず最初に、第１端子１２に入力
された第１のクロック信号に基づきラッチされる。２つ
のラッチ回路、すなわち、第１ラッチ回路１４と第２ラ
ッチ回路１６にデジタル色差信号が供給されていて、第
１ラッチ回路１４では第１クロック信号の立ち上がりの
タイミングで、データがラッチされ、第２ラッチ回路１
６では第１クロック信号の立ち下がりのタイミングでデ
ータがラッチされる。これは、第２ラッチ回路１６に供
給されるクロック信号がインバータ１８により反転され
ているからである。
【００１０】第１ラッチ回路１４と第２ラッチ回路１６
の出力データは、第２クロック信号（第２入力端子２０
に供給されている）の立ち上がりのタイミングでラッチ
動作を行う第３ラッチ回路２２と第４ラッチ回路２４に
それぞれ供給されている。第２クロック信号は、第５ラ
ッチ回路２６のクロック信号としても利用される。第５
ラッチ回路２６は第１クロックをデータ入力としてい
て、そのＱ出力は、第１クロックと第２クロックの位相
関係をしめす制御信号として利用される。
の出力データは、第２クロック信号（第２入力端子２０
に供給されている）の立ち上がりのタイミングでラッチ
動作を行う第３ラッチ回路２２と第４ラッチ回路２４に
それぞれ供給されている。第２クロック信号は、第５ラ
ッチ回路２６のクロック信号としても利用される。第５
ラッチ回路２６は第１クロックをデータ入力としてい
て、そのＱ出力は、第１クロックと第２クロックの位相
関係をしめす制御信号として利用される。
【００１１】第３ラッチ回路２２と第４ラッチ回路２４
の出力は選択回路２８に供給される。選択回路２８は、
第５ラッチ回路２６からの制御信号に応じて、いずれか
のラッチ回路の出力を選択するものである。選択回路２
８により選択されたデータは、第６ラッチ回路３０で、
第２クロック信号のタイミングでラッチされ、出力端子
３２に導出される。
の出力は選択回路２８に供給される。選択回路２８は、
第５ラッチ回路２６からの制御信号に応じて、いずれか
のラッチ回路の出力を選択するものである。選択回路２
８により選択されたデータは、第６ラッチ回路３０で、
第２クロック信号のタイミングでラッチされ、出力端子
３２に導出される。
【００１２】ここで、第１クロック信号は、デジタル色
差信号をサンプリングしたクロック信号であり（もちろ
んタイミングの調整は行われている）、第１ラッチ回路
１４と第２ラッチ回路１６からは、第１クロック信号の
半周期分位相の異なるデータが得られる（図２ハ、ニ参
照）。なお、図２で、イは第１クロック信号、ロは色差
信号データ、ハは第１ラッチ回路１４出力、ニは第２ラ
ッチ回路１６出力である。図２ではラッチ回路の遅延を
考慮しているので、クロック信号のエッジとデータの変
化は必ずしも一致していない。クロック信号のエッジか
ら遅れてデータが変化しているように作図されている。
差信号をサンプリングしたクロック信号であり（もちろ
んタイミングの調整は行われている）、第１ラッチ回路
１４と第２ラッチ回路１６からは、第１クロック信号の
半周期分位相の異なるデータが得られる（図２ハ、ニ参
照）。なお、図２で、イは第１クロック信号、ロは色差
信号データ、ハは第１ラッチ回路１４出力、ニは第２ラ
ッチ回路１６出力である。図２ではラッチ回路の遅延を
考慮しているので、クロック信号のエッジとデータの変
化は必ずしも一致していない。クロック信号のエッジか
ら遅れてデータが変化しているように作図されている。
【００１３】第１クロック信号の半周期分位相のずれた
データ（図２ハ、ニ）がそれぞれ、第２クロック信号の
立ち上がりのタイミングでラッチされることにより、図
２のヘ、トで示されるデータが得られる。ただ、このデ
ータは、不安定である恐れがあるので、そのまま利用す
ることはできない。すなわち、第１ラッチ回路１４、第
２ラッチ回路１６は実際には、８ビット分あるわけで、
８ビットの並列データが、同時に変化することは実際に
は有り得ず、そのタイミングは、バラバラになる。従っ
て、第１クロックのエッジ付近では、色差信号データは
安定した状態にはない。
データ（図２ハ、ニ）がそれぞれ、第２クロック信号の
立ち上がりのタイミングでラッチされることにより、図
２のヘ、トで示されるデータが得られる。ただ、このデ
ータは、不安定である恐れがあるので、そのまま利用す
ることはできない。すなわち、第１ラッチ回路１４、第
２ラッチ回路１６は実際には、８ビット分あるわけで、
８ビットの並列データが、同時に変化することは実際に
は有り得ず、そのタイミングは、バラバラになる。従っ
て、第１クロックのエッジ付近では、色差信号データは
安定した状態にはない。
【００１４】つまり、第１クロックのエッジに近いタイ
ミングにある第２クロック信号のエッジでラッチしたデ
ータは、信頼がおけないことになる。そこで、実施例で
は、２つのデータのうち、信頼のできる方を選択して出
力するようにしている。そのため、第１クロック信号を
第２クロック信号でラッチしたものを利用する。第５ラ
ッチ回路２６の出力は、第１クロック信号の立ち上がり
エッジから、第１クロック信号の半周期以内のタイミン
グで、第２クロック信号が立ち上がったときは、Ｈレベ
ルとなるし、第１クロック信号の立ち上がりエッジか
ら、第１クロック信号の半周期以上遅れて、第２クロッ
ク信号が立ち上がった場合は、Ｌレベルとなる。
ミングにある第２クロック信号のエッジでラッチしたデ
ータは、信頼がおけないことになる。そこで、実施例で
は、２つのデータのうち、信頼のできる方を選択して出
力するようにしている。そのため、第１クロック信号を
第２クロック信号でラッチしたものを利用する。第５ラ
ッチ回路２６の出力は、第１クロック信号の立ち上がり
エッジから、第１クロック信号の半周期以内のタイミン
グで、第２クロック信号が立ち上がったときは、Ｈレベ
ルとなるし、第１クロック信号の立ち上がりエッジか
ら、第１クロック信号の半周期以上遅れて、第２クロッ
ク信号が立ち上がった場合は、Ｌレベルとなる。
【００１５】すなわち、第５ラッチ回路２６の出力は、
第１クロック信号の半周期をしきい値として、第１クロ
ック信号と第２クロック信号の位相関係を示す信号とな
る。この信号を利用して、第１クロック信号の立ち上が
りタイミングと第２クロック信号の立ち上がりタイミン
グが近い場合（第５ラッチ回路２６の出力がＨレベル）
には、第１クロック信号の立ち下がりのタイミングで入
力データをラッチしたデータに基づく第４ラッチ回路２
４の出力を選択する。
第１クロック信号の半周期をしきい値として、第１クロ
ック信号と第２クロック信号の位相関係を示す信号とな
る。この信号を利用して、第１クロック信号の立ち上が
りタイミングと第２クロック信号の立ち上がりタイミン
グが近い場合（第５ラッチ回路２６の出力がＨレベル）
には、第１クロック信号の立ち下がりのタイミングで入
力データをラッチしたデータに基づく第４ラッチ回路２
４の出力を選択する。
【００１６】逆に、第５ラッチ回路２６の出力がＬレベ
ルの場合は、第１クロックの立ち上がりと第２クロック
の立ち上がりのタイミングが、第１クロックの半周期分
以上離れているので、第１ラッチ回路１４の出力も十分
安定していると考えられるから、第１ラッチ回路１４の
出力を第２クロック信号の立ち上がりでラッチした第３
ラッチ回路２２の出力が選択される。
ルの場合は、第１クロックの立ち上がりと第２クロック
の立ち上がりのタイミングが、第１クロックの半周期分
以上離れているので、第１ラッチ回路１４の出力も十分
安定していると考えられるから、第１ラッチ回路１４の
出力を第２クロック信号の立ち上がりでラッチした第３
ラッチ回路２２の出力が選択される。
【００１７】図２のヘ及びトには、不安定と考えられる
データには＊印を付してある。図２により、第５ラッチ
回路２６の出力チでデータの選択が行われ、不安定なデ
ータが出力されない動作が理解できるだろう。選択回路
２８の出力はリの如くなり、この出力が、第６ラッチ回
路３０で、第２クロック信号によりラッチされ、最終的
な出力として、デジタルエンコーダ（図示省略）に供給
される。
データには＊印を付してある。図２により、第５ラッチ
回路２６の出力チでデータの選択が行われ、不安定なデ
ータが出力されない動作が理解できるだろう。選択回路
２８の出力はリの如くなり、この出力が、第６ラッチ回
路３０で、第２クロック信号によりラッチされ、最終的
な出力として、デジタルエンコーダ（図示省略）に供給
される。
【００１８】第１ラッチ回路１４と第２ラッチ回路１６
は第１クロック信号に同期し、かつ、第１クロック信号
の半周期分ずれた２つのデータを得るために用いられて
いる。第３ラッチ回路２２と第４ラッチ回路２４は、選
択回路２８が第２クロック信号のタイミングで入力デー
タの切換を行うので、データを第２クロック信号に同期
させるために用いられている。第２クロック信号に同期
していなければ、選択時にデータがおかしくなる恐れが
あるからである。
は第１クロック信号に同期し、かつ、第１クロック信号
の半周期分ずれた２つのデータを得るために用いられて
いる。第３ラッチ回路２２と第４ラッチ回路２４は、選
択回路２８が第２クロック信号のタイミングで入力デー
タの切換を行うので、データを第２クロック信号に同期
させるために用いられている。第２クロック信号に同期
していなければ、選択時にデータがおかしくなる恐れが
あるからである。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【発明の効果】以上述べたように、本発明によれば、簡
単な構成で、サンプリングレートの変換が実行でき、し
かも、データの誤りを防止することができる。
単な構成で、サンプリングレートの変換が実行でき、し
かも、データの誤りを防止することができる。
【図１】実施例の構成を示すブロック図である。
【図２】動作を示す波形図である。
１０ 第３端子 １２ 第１端子 １４ 第１ラッチ回路 １６ 第２ラッチ回路 １８ インバータ ２０ 第２入力端子 ２２ 第３ラッチ回路 ２４ 第４ラッチ回路 ２６ 第５ラッチ回路 ２８ 選択回路 ３０ 第６ラッチ回路 ３２ 出力端子
Claims (1)
- 【請求項１】 第１のクロック信号の入力端子と、第２
のクロックの入力端子と、第１のクロック信号でサンプ
リングされた第１の信号の入力端子と、第１の信号を第
１クロック信号の異なる位相でサンプリングするサンプ
リング手段と、第２のクロック信号でこのサンプリング
手段の出力を再度サンプリングする手段と、第１のクロ
ック信号を第２クロックの信号でラッチするラッチ回路
で構成された第１のクロック信号と第２クロックの信号
の位相関係を調べる位相検査手段と、この位相検査手段
の出力に基づき複数のサンプリング結果から一つを選択
する選択手段を備えることを特徴とするサンプリングレ
ート変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086784A JP3067036B2 (ja) | 1991-04-18 | 1991-04-18 | サンプリングレート変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086784A JP3067036B2 (ja) | 1991-04-18 | 1991-04-18 | サンプリングレート変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04318788A JPH04318788A (ja) | 1992-11-10 |
| JP3067036B2 true JP3067036B2 (ja) | 2000-07-17 |
Family
ID=13896384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086784A Expired - Fee Related JP3067036B2 (ja) | 1991-04-18 | 1991-04-18 | サンプリングレート変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067036B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625758B2 (ja) * | 1987-09-21 | 1997-07-02 | ソニー株式会社 | 標本化周波数変換回路 |
-
1991
- 1991-04-18 JP JP3086784A patent/JP3067036B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04318788A (ja) | 1992-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080519 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |