JP3067036B2 - サンプリングレート変換回路 - Google Patents
サンプリングレート変換回路Info
- Publication number
- JP3067036B2 JP3067036B2 JP3086784A JP8678491A JP3067036B2 JP 3067036 B2 JP3067036 B2 JP 3067036B2 JP 3086784 A JP3086784 A JP 3086784A JP 8678491 A JP8678491 A JP 8678491A JP 3067036 B2 JP3067036 B2 JP 3067036B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- latch circuit
- signal
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Television Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明は、サンプリングレート変
換回路に関する。
換回路に関する。
【0002】
【従来の技術】デジタルデータは当然のことながら、所
定のクロック信号によりサンプリングされたものであ
る。ところが、このクロック信号の周波数(サンプリン
グレート)を変更しなければならない場合がある。例え
ば、特開昭64−2484号公報(H04N7/01)
には、コンポーネント方式のデジタルVTRの信号とコ
ンポジット方式のデジタルVTRの信号との間で、サン
プリングレートを変換するために、デジタルフィルタを
用いた構成が開示されている。
定のクロック信号によりサンプリングされたものであ
る。ところが、このクロック信号の周波数(サンプリン
グレート)を変更しなければならない場合がある。例え
ば、特開昭64−2484号公報(H04N7/01)
には、コンポーネント方式のデジタルVTRの信号とコ
ンポジット方式のデジタルVTRの信号との間で、サン
プリングレートを変換するために、デジタルフィルタを
用いた構成が開示されている。
【0003】
【発明が解決しようとする課題】しかしながら、上記の
公報に示された構成では、サンプリングレートの変換の
ために、デジタル映像信号をデジタルフィルタによって
補間しているが、このための構成が非常に大きくなる。
従って、回路規模が大きくなると言う欠点がある。そこ
で、本発明では、より簡単な構成で、サンプリングレー
トの変換が可能な構成を提案するものである。また、サ
ンプリングレートを変換するときには、データのエラー
がないように実行することが必要である。
公報に示された構成では、サンプリングレートの変換の
ために、デジタル映像信号をデジタルフィルタによって
補間しているが、このための構成が非常に大きくなる。
従って、回路規模が大きくなると言う欠点がある。そこ
で、本発明では、より簡単な構成で、サンプリングレー
トの変換が可能な構成を提案するものである。また、サ
ンプリングレートを変換するときには、データのエラー
がないように実行することが必要である。
【0004】
【課題を解決するための手段】本発明は、第1のクロッ
クでサンプリングされた信号を、第1のクロックの異な
る位相でサンプリングし、複数のサンプリング結果を出
力する第1サンプリング手段と、このサンプリング結果
を第2クロック信号でサンプリングする第2サンプリン
グ手段と、第1クロック信号を第2クロック信号でラッ
チするラッチ回路で構成された第1のクロック信号と第
2クロックの信号の位相関係を調べる位相検査手段と、
この位相検査手段の出力に基づき複数のサンプリング結
果から一つを選択する選択手段を備えている。
クでサンプリングされた信号を、第1のクロックの異な
る位相でサンプリングし、複数のサンプリング結果を出
力する第1サンプリング手段と、このサンプリング結果
を第2クロック信号でサンプリングする第2サンプリン
グ手段と、第1クロック信号を第2クロック信号でラッ
チするラッチ回路で構成された第1のクロック信号と第
2クロックの信号の位相関係を調べる位相検査手段と、
この位相検査手段の出力に基づき複数のサンプリング結
果から一つを選択する選択手段を備えている。
【0005】
【作用】そして、第1のクロック信号の異なる位相でサ
ンプリングされた入力信号を、第2クロック信号で再度
サンプリングして、その結果から、第1クロックと第2
クロックの位相関係に基づき、選択するようにしている
ので、データが安定した状態で行われた第2クロックに
よるサンプリングが実行できる。
ンプリングされた入力信号を、第2クロック信号で再度
サンプリングして、その結果から、第1クロックと第2
クロックの位相関係に基づき、選択するようにしている
ので、データが安定した状態で行われた第2クロックに
よるサンプリングが実行できる。
【0006】
【実施例】以下図面に従い、実施例を説明する。図1は
実施例のブロック図、図2は波形図である。この実施例
は、CCDから得られた色差信号をデジタル的に処理す
るためにサンプリングレートを変更することを目的とす
る。すなわち、R−Y、B−Yの色差信号を得て、NT
SC信号などのカラーテレビジョン信号を作成するエン
コーダをデジタル回路で構成する時、一般に4fscの
クロック信号が利用される。これは搬送色信号周波数
(fsc)の4倍のクロックを利用することにより、色
差信号を簡単に直角2相変調することができるからであ
る。
実施例のブロック図、図2は波形図である。この実施例
は、CCDから得られた色差信号をデジタル的に処理す
るためにサンプリングレートを変更することを目的とす
る。すなわち、R−Y、B−Yの色差信号を得て、NT
SC信号などのカラーテレビジョン信号を作成するエン
コーダをデジタル回路で構成する時、一般に4fscの
クロック信号が利用される。これは搬送色信号周波数
(fsc)の4倍のクロックを利用することにより、色
差信号を簡単に直角2相変調することができるからであ
る。
【0007】まず、簡単にCCDからの信号の流れにつ
いて説明する。CCDから得られた信号は、A/D変換
されて2つの色差信号(R−Y、B−Y)と輝度信号
(Y)に変換される。そして、これらの信号が、次の処
理の対象となる。色差信号については、具体的には、2
つの色差信号は直角2相変調により、色副搬送波を変調
する。このときの、色差信号のデータのサンプリングレ
ートは、CCDの画素数により変化するので(画素数が
変化しても、同じ周期の映像信号を作成する必要がある
から)、必ずしも、fscと等しくすることはできな
い。そこで、サンプリングレートの変換が必要になるわ
けである。
いて説明する。CCDから得られた信号は、A/D変換
されて2つの色差信号(R−Y、B−Y)と輝度信号
(Y)に変換される。そして、これらの信号が、次の処
理の対象となる。色差信号については、具体的には、2
つの色差信号は直角2相変調により、色副搬送波を変調
する。このときの、色差信号のデータのサンプリングレ
ートは、CCDの画素数により変化するので(画素数が
変化しても、同じ周期の映像信号を作成する必要がある
から)、必ずしも、fscと等しくすることはできな
い。そこで、サンプリングレートの変換が必要になるわ
けである。
【0008】図1では、簡単の為に、1ビットのデータ
で現しているが、実際には、色差信号は8ビットのデー
タである。また、図1では一方の色差信号(例えば、R
−Y信号)に関する構成のみを示してある。
で現しているが、実際には、色差信号は8ビットのデー
タである。また、図1では一方の色差信号(例えば、R
−Y信号)に関する構成のみを示してある。
【0009】図1において、第3端子10に入力された
デジタル色差信号は、まず最初に、第1端子12に入力
された第1のクロック信号に基づきラッチされる。2つ
のラッチ回路、すなわち、第1ラッチ回路14と第2ラ
ッチ回路16にデジタル色差信号が供給されていて、第
1ラッチ回路14では第1クロック信号の立ち上がりの
タイミングで、データがラッチされ、第2ラッチ回路1
6では第1クロック信号の立ち下がりのタイミングでデ
ータがラッチされる。これは、第2ラッチ回路16に供
給されるクロック信号がインバータ18により反転され
ているからである。
デジタル色差信号は、まず最初に、第1端子12に入力
された第1のクロック信号に基づきラッチされる。2つ
のラッチ回路、すなわち、第1ラッチ回路14と第2ラ
ッチ回路16にデジタル色差信号が供給されていて、第
1ラッチ回路14では第1クロック信号の立ち上がりの
タイミングで、データがラッチされ、第2ラッチ回路1
6では第1クロック信号の立ち下がりのタイミングでデ
ータがラッチされる。これは、第2ラッチ回路16に供
給されるクロック信号がインバータ18により反転され
ているからである。
【0010】第1ラッチ回路14と第2ラッチ回路16
の出力データは、第2クロック信号(第2入力端子20
に供給されている)の立ち上がりのタイミングでラッチ
動作を行う第3ラッチ回路22と第4ラッチ回路24に
それぞれ供給されている。第2クロック信号は、第5ラ
ッチ回路26のクロック信号としても利用される。第5
ラッチ回路26は第1クロックをデータ入力としてい
て、そのQ出力は、第1クロックと第2クロックの位相
関係をしめす制御信号として利用される。
の出力データは、第2クロック信号(第2入力端子20
に供給されている)の立ち上がりのタイミングでラッチ
動作を行う第3ラッチ回路22と第4ラッチ回路24に
それぞれ供給されている。第2クロック信号は、第5ラ
ッチ回路26のクロック信号としても利用される。第5
ラッチ回路26は第1クロックをデータ入力としてい
て、そのQ出力は、第1クロックと第2クロックの位相
関係をしめす制御信号として利用される。
【0011】第3ラッチ回路22と第4ラッチ回路24
の出力は選択回路28に供給される。選択回路28は、
第5ラッチ回路26からの制御信号に応じて、いずれか
のラッチ回路の出力を選択するものである。選択回路2
8により選択されたデータは、第6ラッチ回路30で、
第2クロック信号のタイミングでラッチされ、出力端子
32に導出される。
の出力は選択回路28に供給される。選択回路28は、
第5ラッチ回路26からの制御信号に応じて、いずれか
のラッチ回路の出力を選択するものである。選択回路2
8により選択されたデータは、第6ラッチ回路30で、
第2クロック信号のタイミングでラッチされ、出力端子
32に導出される。
【0012】ここで、第1クロック信号は、デジタル色
差信号をサンプリングしたクロック信号であり(もちろ
んタイミングの調整は行われている)、第1ラッチ回路
14と第2ラッチ回路16からは、第1クロック信号の
半周期分位相の異なるデータが得られる(図2ハ、ニ参
照)。なお、図2で、イは第1クロック信号、ロは色差
信号データ、ハは第1ラッチ回路14出力、ニは第2ラ
ッチ回路16出力である。図2ではラッチ回路の遅延を
考慮しているので、クロック信号のエッジとデータの変
化は必ずしも一致していない。クロック信号のエッジか
ら遅れてデータが変化しているように作図されている。
差信号をサンプリングしたクロック信号であり(もちろ
んタイミングの調整は行われている)、第1ラッチ回路
14と第2ラッチ回路16からは、第1クロック信号の
半周期分位相の異なるデータが得られる(図2ハ、ニ参
照)。なお、図2で、イは第1クロック信号、ロは色差
信号データ、ハは第1ラッチ回路14出力、ニは第2ラ
ッチ回路16出力である。図2ではラッチ回路の遅延を
考慮しているので、クロック信号のエッジとデータの変
化は必ずしも一致していない。クロック信号のエッジか
ら遅れてデータが変化しているように作図されている。
【0013】第1クロック信号の半周期分位相のずれた
データ(図2ハ、ニ)がそれぞれ、第2クロック信号の
立ち上がりのタイミングでラッチされることにより、図
2のヘ、トで示されるデータが得られる。ただ、このデ
ータは、不安定である恐れがあるので、そのまま利用す
ることはできない。すなわち、第1ラッチ回路14、第
2ラッチ回路16は実際には、8ビット分あるわけで、
8ビットの並列データが、同時に変化することは実際に
は有り得ず、そのタイミングは、バラバラになる。従っ
て、第1クロックのエッジ付近では、色差信号データは
安定した状態にはない。
データ(図2ハ、ニ)がそれぞれ、第2クロック信号の
立ち上がりのタイミングでラッチされることにより、図
2のヘ、トで示されるデータが得られる。ただ、このデ
ータは、不安定である恐れがあるので、そのまま利用す
ることはできない。すなわち、第1ラッチ回路14、第
2ラッチ回路16は実際には、8ビット分あるわけで、
8ビットの並列データが、同時に変化することは実際に
は有り得ず、そのタイミングは、バラバラになる。従っ
て、第1クロックのエッジ付近では、色差信号データは
安定した状態にはない。
【0014】つまり、第1クロックのエッジに近いタイ
ミングにある第2クロック信号のエッジでラッチしたデ
ータは、信頼がおけないことになる。そこで、実施例で
は、2つのデータのうち、信頼のできる方を選択して出
力するようにしている。そのため、第1クロック信号を
第2クロック信号でラッチしたものを利用する。第5ラ
ッチ回路26の出力は、第1クロック信号の立ち上がり
エッジから、第1クロック信号の半周期以内のタイミン
グで、第2クロック信号が立ち上がったときは、Hレベ
ルとなるし、第1クロック信号の立ち上がりエッジか
ら、第1クロック信号の半周期以上遅れて、第2クロッ
ク信号が立ち上がった場合は、Lレベルとなる。
ミングにある第2クロック信号のエッジでラッチしたデ
ータは、信頼がおけないことになる。そこで、実施例で
は、2つのデータのうち、信頼のできる方を選択して出
力するようにしている。そのため、第1クロック信号を
第2クロック信号でラッチしたものを利用する。第5ラ
ッチ回路26の出力は、第1クロック信号の立ち上がり
エッジから、第1クロック信号の半周期以内のタイミン
グで、第2クロック信号が立ち上がったときは、Hレベ
ルとなるし、第1クロック信号の立ち上がりエッジか
ら、第1クロック信号の半周期以上遅れて、第2クロッ
ク信号が立ち上がった場合は、Lレベルとなる。
【0015】すなわち、第5ラッチ回路26の出力は、
第1クロック信号の半周期をしきい値として、第1クロ
ック信号と第2クロック信号の位相関係を示す信号とな
る。この信号を利用して、第1クロック信号の立ち上が
りタイミングと第2クロック信号の立ち上がりタイミン
グが近い場合(第5ラッチ回路26の出力がHレベル)
には、第1クロック信号の立ち下がりのタイミングで入
力データをラッチしたデータに基づく第4ラッチ回路2
4の出力を選択する。
第1クロック信号の半周期をしきい値として、第1クロ
ック信号と第2クロック信号の位相関係を示す信号とな
る。この信号を利用して、第1クロック信号の立ち上が
りタイミングと第2クロック信号の立ち上がりタイミン
グが近い場合(第5ラッチ回路26の出力がHレベル)
には、第1クロック信号の立ち下がりのタイミングで入
力データをラッチしたデータに基づく第4ラッチ回路2
4の出力を選択する。
【0016】逆に、第5ラッチ回路26の出力がLレベ
ルの場合は、第1クロックの立ち上がりと第2クロック
の立ち上がりのタイミングが、第1クロックの半周期分
以上離れているので、第1ラッチ回路14の出力も十分
安定していると考えられるから、第1ラッチ回路14の
出力を第2クロック信号の立ち上がりでラッチした第3
ラッチ回路22の出力が選択される。
ルの場合は、第1クロックの立ち上がりと第2クロック
の立ち上がりのタイミングが、第1クロックの半周期分
以上離れているので、第1ラッチ回路14の出力も十分
安定していると考えられるから、第1ラッチ回路14の
出力を第2クロック信号の立ち上がりでラッチした第3
ラッチ回路22の出力が選択される。
【0017】図2のヘ及びトには、不安定と考えられる
データには*印を付してある。図2により、第5ラッチ
回路26の出力チでデータの選択が行われ、不安定なデ
ータが出力されない動作が理解できるだろう。選択回路
28の出力はリの如くなり、この出力が、第6ラッチ回
路30で、第2クロック信号によりラッチされ、最終的
な出力として、デジタルエンコーダ(図示省略)に供給
される。
データには*印を付してある。図2により、第5ラッチ
回路26の出力チでデータの選択が行われ、不安定なデ
ータが出力されない動作が理解できるだろう。選択回路
28の出力はリの如くなり、この出力が、第6ラッチ回
路30で、第2クロック信号によりラッチされ、最終的
な出力として、デジタルエンコーダ(図示省略)に供給
される。
【0018】第1ラッチ回路14と第2ラッチ回路16
は第1クロック信号に同期し、かつ、第1クロック信号
の半周期分ずれた2つのデータを得るために用いられて
いる。第3ラッチ回路22と第4ラッチ回路24は、選
択回路28が第2クロック信号のタイミングで入力デー
タの切換を行うので、データを第2クロック信号に同期
させるために用いられている。第2クロック信号に同期
していなければ、選択時にデータがおかしくなる恐れが
あるからである。
は第1クロック信号に同期し、かつ、第1クロック信号
の半周期分ずれた2つのデータを得るために用いられて
いる。第3ラッチ回路22と第4ラッチ回路24は、選
択回路28が第2クロック信号のタイミングで入力デー
タの切換を行うので、データを第2クロック信号に同期
させるために用いられている。第2クロック信号に同期
していなければ、選択時にデータがおかしくなる恐れが
あるからである。
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【発明の効果】以上述べたように、本発明によれば、簡
単な構成で、サンプリングレートの変換が実行でき、し
かも、データの誤りを防止することができる。
単な構成で、サンプリングレートの変換が実行でき、し
かも、データの誤りを防止することができる。
【図1】実施例の構成を示すブロック図である。
【図2】動作を示す波形図である。
10 第3端子 12 第1端子 14 第1ラッチ回路 16 第2ラッチ回路 18 インバータ 20 第2入力端子 22 第3ラッチ回路 24 第4ラッチ回路 26 第5ラッチ回路 28 選択回路 30 第6ラッチ回路 32 出力端子
Claims (1)
- 【請求項1】 第1のクロック信号の入力端子と、第2
のクロックの入力端子と、第1のクロック信号でサンプ
リングされた第1の信号の入力端子と、第1の信号を第
1クロック信号の異なる位相でサンプリングするサンプ
リング手段と、第2のクロック信号でこのサンプリング
手段の出力を再度サンプリングする手段と、第1のクロ
ック信号を第2クロックの信号でラッチするラッチ回路
で構成された第1のクロック信号と第2クロックの信号
の位相関係を調べる位相検査手段と、この位相検査手段
の出力に基づき複数のサンプリング結果から一つを選択
する選択手段を備えることを特徴とするサンプリングレ
ート変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3086784A JP3067036B2 (ja) | 1991-04-18 | 1991-04-18 | サンプリングレート変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3086784A JP3067036B2 (ja) | 1991-04-18 | 1991-04-18 | サンプリングレート変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04318788A JPH04318788A (ja) | 1992-11-10 |
JP3067036B2 true JP3067036B2 (ja) | 2000-07-17 |
Family
ID=13896384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3086784A Expired - Fee Related JP3067036B2 (ja) | 1991-04-18 | 1991-04-18 | サンプリングレート変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3067036B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2625758B2 (ja) * | 1987-09-21 | 1997-07-02 | ソニー株式会社 | 標本化周波数変換回路 |
-
1991
- 1991-04-18 JP JP3086784A patent/JP3067036B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04318788A (ja) | 1992-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4870661A (en) | Sample rate conversion system having interpolation function | |
JP2696901B2 (ja) | サンプリング周波数変換回路 | |
JPH06268477A (ja) | 標本化周波数変換器 | |
KR890006090A (ko) | 디지탈 비디오 신호처리회로 | |
EP0304308A2 (en) | Digital video features processor for TV signals | |
JP2603096B2 (ja) | クロマ復調装置 | |
JP3067036B2 (ja) | サンプリングレート変換回路 | |
MXPA02003708A (es) | Digitalizacion de senal digital y analoga de television y dispositivo de procesamiento. | |
JPH05145900A (ja) | デイジタル映像信号処理装置 | |
JP2811647B2 (ja) | デジタル色差信号の変調方式 | |
US5528306A (en) | Video signal processing circuit for converting digital color difference signals into a carrier chrominance signal | |
GB2178266A (en) | Digital sample rate reduction system | |
JP3063480B2 (ja) | ディジタル色信号処理方法 | |
JP2625758B2 (ja) | 標本化周波数変換回路 | |
KR930000484B1 (ko) | 디지틀 영상신호 처리장치 | |
US5132785A (en) | Data selector for demodulating chrominance signal | |
EP0341989B1 (en) | Apparatus for simultaneously outputting plural image signals derived from a video signal, comprising a single digital-to- analogue converter | |
JP3021140B2 (ja) | 色信号処理装置 | |
JP2898084B2 (ja) | 画像圧縮処理装置 | |
JP2635988B2 (ja) | ディジタル位相同期回路 | |
KR0141117B1 (ko) | 신호 보간방법 및 장치 | |
US4894710A (en) | System for processing color television signals with amplitude modulation encoded chrominance information | |
JP2529469B2 (ja) | テレビジョン方式変換装置 | |
JPH06276543A (ja) | 映像信号処理回路 | |
JPH04266281A (ja) | 内挿用デジタルフィルタのハードウェア構成 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080519 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |