JPH04266281A - 内挿用デジタルフィルタのハードウェア構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル映像信号のサ
ンプリング周波数を２倍に変換する内挿用デジタルフィ
ルタのハードウェア構成に関する。

【０００２】

【従来の技術】テレビジョンの信号処理においては、信
号形態をディスプレイや信号処理回路に整合のとれたも
のにし、画質を向上させる、周波数変換という手法がよ
く用いられる。この手法は、映像信号をｆｄ（Ｈｚ）と
いう周波数でサンプリングしたとして、このｆｄ（Ｈｚ
）というレートのデジタル映像信号を、任意の周波数、
例えば２×ｆｄ（Ｈｚ）という周波数に変換するもので
ある。とくに２倍に周波数変換する処理は頻繁に行なわ
れ、例えばＮＨＫ技術研究所が中心になって進めている
ハイビジョン映像信号であるＭＵＳＥ方式においても、
映像信号の復調の際にこの処理がある。

【０００３】従来の周波数変換方式を図２、及び図３を
用いて説明する。図２は周波数変換を行なうための一般
的なハードウェア構成であり、いわゆるトランスバーサ
ル型のデジタルフィルタの構成である。乗算器１、加算
器２、遅延素子４、０挿入回路６で構成される。ここで
はタップ数を７とし、またＫ０、Ｋ１、Ｋ２、Ｋ３は乗
算器の係数（タップ係数値）である。このフィルタは、
信号の内挿用であることから、波形歪が生じないように
、入力信号の帯域を十分カバーし、かつ位相線形性があ
るローパスフィルタとして設計される。一般に内挿用デ
ジタルフィルタの構成は、前述のように位相線形性があ
るので、タップ係数が中心タップに対して左右対称であ
る。これを考慮して図２のようにタップ係数を対称とし
た。図２のハードウェアは、対称となるタップの乗算器
の共通化が可能で、その構成は図４に示すように、簡略
化される。

【０００４】このデジタルフィルタのクロックの速度は
内挿（周波数変換）後の信号のレートにて設計される。 図２では、入力信号（原信号）のレート（サンプリング
周波数）はｆｄ（Ｈｚ）、内挿用フィルタは２×ｆｄ（
Ｈｚ）の速度のローパスフィルタである。図３には、図
２における入力信号、０挿入後の信号、出力信号それぞ
れの信号波形を示した。図３中の９と示した点までの長
さが信号のレベルを表わす。またＤ１、Ｄ２、．．．と
示したのは入力信号である。

【０００５】内挿処理を、図２の場合について説明する
。まずアナログーデジタル変換後のｆｄ（Ｈｚ）という
レートの入力信号に、０挿入回路６で０挿入することで
２倍のレートの信号（図２中の１０）を生成する。その
結果図３の０挿入後の信号波形になる。この信号を内挿
用デジタルフィルタに入力する。０挿入した点は、その
点の前後の３点のデータ（信号レベル）を重み付け加算
平均し、その結果が内挿され、よって図３に示す出力信
号が得られる。この処理は乗算器１と加算器２で行なわ
れる。これにより、原信号波形を歪ませることなく２倍
のレートの信号が得られる。

【０００６】

【発明が解決しようとする課題】高速な内挿処理を行な
う場合、問題になるのが使うデバイスの速度である。ま
た高速なデバイスほど高価であり、民生機器での使用は
難しい。

【０００７】デジタルフィルタの構成要素を高価な順に
並べると、一般的に、乗算器、加算器、選択器（従来例
では未使用だが、本発明で使用）、遅延素子の順で、こ
れはまた高速化の難しいデバイスの順であるともいえる
。特に乗算器は他のデバイスに比べて、高価である。

【０００８】図４の構成で必要となる乗算器の数は４つ
であり、必要な演算速度は２×ｆｄ（Ｈｚ）である。乗
算器の数を減らすと、１つのデータを内挿する間、すな
わち１クロックの間に何回か乗算器を動かさなければな
らず、よって乗算器に求められる演算速度は速くなる。 さらに、それを制御するタイミングも難しくなる。

【０００９】テレビジョン信号処理で高速な内挿処理を
する場合、従来の構成では高速なデバイスを数多く使用
する。そのため、消費電力が大きく、発熱量が大きくな
ると同時に高価格なものになる。このようなことから、
低価格、低消費電力な内挿用デジタルフィルタが実現で
きるハードウェアの構成の開発が望まれる。

【００１０】

【課題を解決するための手段】デジタル映像信号のサン
プリング周波数を２倍に変換する目的の内挿用トランス
バーサルデジタルフィルタにおいて、入力デジタル映像
信号のサンプリング周波数に等しい速度の遅延素子と、
遅延後の信号を切り替える選択器と、選択後の信号を加
算する加算器と、タップ係数を切り替えられる乗算器と
、乗算結果を加算する加算器から構成され、デジタル映
像信号に同期したクロックにより、構成要素の演算状態
を切り替えるハードウェア構成をもつことを特徴とする
。

【００１１】

【実施例】（実施例１）本発明の実施例を図１を用いて
説明する。この実施例は図２の７タップのトランスバー
サルフィルタを基本とし、これを本発明にしたがって改
良した。

【００１２】図１に示した回路図は、速度ｆｄ（Ｈｚ）
の入力信号（データ）を２×ｆｄ（Ｈｚ）のレートに周
波数変換するための内挿処理回路である。Ｄ１、Ｄ２、
．．は遅延後の信号を示し、ア、イと示した部分は演算
の途中の結果を示す。ウと示した線は選択器の切り替え
制御信号で、後で説明するがこれは同期クロックと共通
である。

【００１３】本発明の内挿用デジタルフィルタは、まず
遅延線４を用い、演算に必要なデータ（信号）Ｄ１、Ｄ
２、Ｄ３、Ｄ４を揃える。揃えたデータを図１のように
選択器３ａ、および３ｂで選択し、組み合わせて加算器
２ａ、２ｂに入力する。この出力を乗算器１ａ、１ｂに
入力する。乗算器はタップ係数が切り替えられるもので
、１つの乗算器に対してタップ係数を２つ準備する。 またその値を切り替える選択器５ａ、５ｂを備える。選
択器５ａ、５ｂの切り替え制御信号は選択器３ａ、３ｂ
のそれと共通である。図１のように選択、加算、乗算と
いう２つの処理系統の結果を加算器２ｃに入力してその
出力を演算結果とする。

【００１４】この処理は図２の内挿処理と全く等価であ
る。これを図５を用いて説明する。図５は、図２のハー
ドウェアを簡略化したもので、遅延線にシフトレジスタ
７を使った。場合１、及び場合２と示したものは、シフ
トレジスタ内のデータ（信号）の位置関係を示し、Ｄ１
、Ｄ２、Ｄ３、Ｄ４はそれぞれ図３で示した入力信号、
また０は０挿入されていることを示す。

【００１５】図２のように、入力信号に０挿入して２倍
の速度にし、これをデジタルフィルタに入力した場合、
０挿入されている点とデジタルフィルタのタップとの相
対位置から、その演算の状態が２つに分類される。それ
が、図５に示した場合１及び２である。なお、場合２は
場合１に対して１クロック（２×ｆｄ（Ｈｚ））後の状
態である。

【００１６】場合１の状態において出力される演算結果
は式１で与えられ、同様に場合２においては式２で与え
られる。

【００１７】 　　Ｋ０×　　Ｄ２　　　　　　　　＋Ｋ２×（Ｄ１＋
Ｄ３）　　ー（式１）　　Ｋ１×（Ｄ２＋Ｄ３）＋Ｋ３
×（Ｄ１＋Ｄ４）　　ー（式２）本発明では場合１と場
合２で場合分けして演算を行なう。できるだけハードウ
ェアを共有化し、そのハードウェアをタイミング的にず
らして使う。乗算処理は、１つの乗算器に２つのタップ
係数を割り当て、切り替えて使う。少しでもハードウェ
アが簡略化できるようにタップ係数Ｋ０とＫ１を同一の
乗算器で、またＫ２とＫ３とを同一とする。これにより
加算する際に遅延データを切り替える選択器の数が２つ
で済む。以下さらに詳しく説明する。

【００１８】本発明のハードウェアではデユーティー比
５０％の同期クロックのハイ（１）、ロー（０）を使っ
て、演算を２つに分けた。これを図６に示す。図６に示
すように、同期クロック（ｆｄ（Ｈｚ））がハイのとき
を演算状態‘Ａ’、ローのときを演算状態‘Ｂ’と定義
する。そしてこの２つの状態を、Ａを図５で示した場合
１の演算状態に、そしてＢを場合２に相当させる。遅延
素子がクロックの立ち上がりでデータ（信号）を遅らせ
る（確定する）ので、データ確定後前半に式１の結果（
場合１）、後半に式２の結果（場合２）が出力される。 よってタイミング的には正しい動作である。

【００１９】次に演算結果について記述する。クロック
がハイのときは選択器３ａ、３ｂはＡ側に倒れ、よって
それぞれ０とＤ３が選択される。また乗算器のタップ係
数選択器５ａ、５ｂもＡ側に倒れ、それぞれタップ係数
Ｋ０、Ｋ２が選択される。よって点アにおける演算結果
はＫ０×Ｄ２、点イにおける演算結果はＫ２×（Ｄ１＋
Ｄ３）となる。これを加算すれば式１の結果となる。一
方ローのときは選択器３ａ、３ｂはＢ側に倒れ、よって
それぞれＤ３、Ｄ４が選択される。また乗算器のタップ
係数選択器５もＢ側に倒れ、タップ係数Ｋ１、Ｋ３を選
択する。よって点アにおける演算結果はＫ１×（Ｄ２＋
Ｄ３）、点イにおける演算結果はＫ３×（Ｄ１＋Ｄ４）
となる。これを加算すれば式２の結果となる。よって、
その動作は図２で示したその動作と全く等価である。ま
た前記のように、特にタイミング制御回路を設ける必要
はなく、デューティー比５０％の同期クロックをそのま
ま制御信号として使える。

【００２０】以上記述したように、同じ動作をするハー
ドウェアでも、図４の場合乗算器が４つ必要で、その演
算速度は２×ｆｄ（Ｈｚ）であるのに対し、図１（本発
明）では乗算器が２つで済み、かつ演算速度は変わらな
い。また、加算器の数を比較すると、図４の場合４個、
図１（本発明）では３個であり、１個少ない。加算器の
演算速度は変わらない。図１（本発明）の場合、図４で
は使用してない選択器を２個使用しているが、かわりに
遅延素子の数が３つで済み、またその速度はｆｄ（Ｈｚ
）でよい。

【００２１】このように、デジタルフィルタの価格、速
度を決める主要デバイスである乗算器、加算器の個数を
削減し、よってそれの低価格化が可能である。また演算
速度は、難しいタイミング制御は必要なく、データに同
期したデューティー５０％のクロックがあればよい。

【００２２】（実施例２）次にタップ数を１１個にした
場合を考える。従来の構成を図９に、本発明を図７に示
す。

【００２３】この実施例は１１タップのトランスバーサ
ルフィルタを基本とし、これを本発明にしたがって改良
した。図７に示した回路図は、図１の実施例と同様、速
度ｆｄ（Ｈｚ）の入力信号（データ）を２×ｆｄ（Ｈｚ
）のレートに周波数変換するための内挿処理回路である
。Ｄ１、Ｄ２、．．、Ｄ６は遅延後の入力信号を示す。 　　演算状態は図９に示すように、場合１、場合２の２
つに分けられる。場合１の演算式は式３で与えられ、場
合２は式４で与えられる。

【００２４】 　　Ｋ０×　　Ｄ３　　　　　　　　＋Ｋ２×（Ｄ２＋
Ｄ４）＋Ｋ４×（Ｄ１＋Ｄ５）　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　ー（式３）
　　Ｋ１×（Ｄ３＋Ｄ４）＋Ｋ３×（Ｄ２＋Ｄ５）＋Ｋ
５×（Ｄ１＋Ｄ６）　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　ー（式４）この場合、
Ｋ０とＫ１、Ｋ２とＫ３、Ｋ４とＫ５というタップ係数
をそれぞれ同じ乗算器に割り振ることにより、ハードウ
ェアが簡略化できる。本実施例も実施例１と同じで、同
期クロックのハイ、ローで演算状態を切り替える。具体
的にはハイのときは選択器３、乗算器１のタップ係数選
択器５をそれぞれＡ側に倒す。このとき得られる出力結
果は式３の結果である。ローのときはＢ側に倒し、よっ
て得られる出力結果は式４である。

【００２５】この場合、必要な乗算器の数は３（図８で
は６）、加算器の数は４（図８では６）、選択器は３、
遅延素子の数は５（図８では１０）であり、従来の構成
に比べて少ない。また演算速度も従来のものと変わらず
、２×ｆｄ（Ｈｚ）である。

【００２６】

【発明の効果】実施例で記述したように、本発明の内挿
処理用デジタルフィルタのハードウェア構成を用いれば
、高価な高速乗算器、加算器の個数は従来の構成に比べ
て大幅に削減され、よって低価格な内挿用デジタルフィ
ルタが実現できる。

【００２７】図４、図８に示した従来構成では、目安と
してタップ数の半数の乗算器、加算器を必要としたが、
本発明の構成では乗算器、加算器の数はさらにその半分
（目安）の数で済む。遅延素子の数も半分となる。また
、デバイスに要求される演算速度は従来のままであり、
よって消費電力もデバイスの個数が減った分小さくなる
。

【図面の簡単な説明】

【図１】　　本発明の実施例の一つを示す図である。

【図２】　　実施例１に対する従来の構成を示す回路ブ
ロック図である。

【図３】　　内挿方法の原理図である。

【図４】　　図２の構成を簡略化した従来の回路ブロッ
ク図である。

【図５】　　実施例１の説明のための回路ブロック図で
ある。

【図６】　　実施例１の説明のためのタイムチャート図
である。

【図７】　　本発明の実施例２の回路ブロック図である
。

【図８】　　実施例２に対する従来の構成を示す回路ブ
ロック図である。

【図９】　　実施例２の説明のための回路ブロック図で
ある。

【符号の説明】

１、１ａ、１ｂ　　　　　　　　乗算器２、２ａ、２ｂ
、２ｃ　　加算器 ３、３ａ、３ｂ　　　　　　　　選択器５、５ａ、５ｂ
　　　　　　　　乗算器タップ係数選択器４　　遅延素
子 ６　　０挿入回路 ７　　シフトレジスタ ８　　演算回路（乗算器、加算器で構成）９　　デジタ
ル信号レベルを示す点 １０　　　　０挿入後の信号 ア、イ　　演算途中結果

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　デジタル映像信号のサンプリング周波
   数を２倍に変換する目的の内挿用トランスバーサルデジ
   タルフィルタにおいて、入力デジタル映像信号のサンプ
   リング周波数に等しい速度の遅延素子と、遅延後の信号
   を切り替える選択器と、選択後の信号を加算する加算器
   と、タップ係数を切り替えられる乗算器と、乗算結果を
   加算する加算器から構成され、デジタル映像信号に同期
   したクロックにより、構成要素の演算状態を切り替える
   ハードウェア構成をもつことを特徴とする内挿用デジタ
   ルフィルタのハードウェア構成。