JP3030624B2 - 半導体メモリ装置のセンスアンプ - Google Patents
半導体メモリ装置のセンスアンプInfo
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- 230000005540 biological transmission Effects 0.000 claims description 31
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- 238000000034 method Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/065—Differential amplifiers of latching type
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- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のセンスアンプに係るもので、詳しくは、メモリ回路に
おける不必要な電力消耗を防止する技術に関する。
のセンスアンプに係るもので、詳しくは、メモリ回路に
おける不必要な電力消耗を防止する技術に関する。
【０００２】
【従来の技術】従来、半導体メモリ装置のセンスアンプ
回路においては、図３に示すように、アドレス遷移感知
器（図示されず）から出力されたアドレス遷移感知信号
（ＡＴＤ）を受けセンスアンプイネーブル信号（ＳＥ
Ｎ）を出力する自動電力遮断部（１）と、該自動電力遮
断部（１）から出力されたセンスアンプイネーブル信号
（ＳＥＮ）を受けセンシング動作を行う一次センスアン
プ部（２）と、該一次センスアンプ部（２）からセンシ
ングされたデータを一層良好にセンシングする二次セン
スアンプ部（３）と、を備えている。
回路においては、図３に示すように、アドレス遷移感知
器（図示されず）から出力されたアドレス遷移感知信号
（ＡＴＤ）を受けセンスアンプイネーブル信号（ＳＥ
Ｎ）を出力する自動電力遮断部（１）と、該自動電力遮
断部（１）から出力されたセンスアンプイネーブル信号
（ＳＥＮ）を受けセンシング動作を行う一次センスアン
プ部（２）と、該一次センスアンプ部（２）からセンシ
ングされたデータを一層良好にセンシングする二次セン
スアンプ部（３）と、を備えている。
【０００３】また、一次センスアンプ部（２）において
は、電源電圧（Ｖｃｃ）が夫々ソースに入力され、相互
共通に接続されたゲートが電流ミラー(Current mirror)
を形成する各ＰＭＯＳトランジスタ（２０、２１）と、
ＰＭＯＳトランジスタ（２０）のゲート及びドレインが
共通に接続されたノードにソースが接続され、ドレイン
はＰＭＯＳトランジスタ（２１）のドレインに接続さ
れ、ゲートにはイコライゼーション信号（ＥＱＮ）が印
加されるＰＭＯＳトランジスタ（２２）と、該ＰＭＯＳ
トランジスタ（２２）のソースがドレインに接続され、
ゲートに反転データ（ＤＢ）が印加されるＮＭＯＳトラ
ンジスタ（２３）と、該ＰＭＯＳトランジスタ（２２）
のドレインがドレインに接続され、ゲートにはデータ
（Ｄ）が接続され、ソースがＮＭＯＳ（２３）のソース
と接続されたＮＭＯＳトランジスタ（２４）と、各ＰＭ
ＯＳトランジスタ（２０、２１、２２）及びＮＭＯＳト
ランジスタ（２３、２４）と同じように接続された各Ｐ
ＭＯＳトランジスタ（２５、２６、２７）及びＮＭＯＳ
トランジスタ（２８、２９）と、各ＮＭＯＳトランジス
タ（２３、２４、２８、２９）の相互接続されているソ
ースと接地端子間に接続されているＮＭＯＳトランジス
タ（３０）と、を備えて構成されている。
は、電源電圧（Ｖｃｃ）が夫々ソースに入力され、相互
共通に接続されたゲートが電流ミラー(Current mirror)
を形成する各ＰＭＯＳトランジスタ（２０、２１）と、
ＰＭＯＳトランジスタ（２０）のゲート及びドレインが
共通に接続されたノードにソースが接続され、ドレイン
はＰＭＯＳトランジスタ（２１）のドレインに接続さ
れ、ゲートにはイコライゼーション信号（ＥＱＮ）が印
加されるＰＭＯＳトランジスタ（２２）と、該ＰＭＯＳ
トランジスタ（２２）のソースがドレインに接続され、
ゲートに反転データ（ＤＢ）が印加されるＮＭＯＳトラ
ンジスタ（２３）と、該ＰＭＯＳトランジスタ（２２）
のドレインがドレインに接続され、ゲートにはデータ
（Ｄ）が接続され、ソースがＮＭＯＳ（２３）のソース
と接続されたＮＭＯＳトランジスタ（２４）と、各ＰＭ
ＯＳトランジスタ（２０、２１、２２）及びＮＭＯＳト
ランジスタ（２３、２４）と同じように接続された各Ｐ
ＭＯＳトランジスタ（２５、２６、２７）及びＮＭＯＳ
トランジスタ（２８、２９）と、各ＮＭＯＳトランジス
タ（２３、２４、２８、２９）の相互接続されているソ
ースと接地端子間に接続されているＮＭＯＳトランジス
タ（３０）と、を備えて構成されている。
【０００４】又、二次センスアンプ部（３）において
は、一次センスアンプ部（２）の各ＰＭＯＳトランジス
タ（２０、２１、２２）及び各ＮＭＯＳトランジスタ
（２３、２４）と同じように接続された各ＰＭＯＳトラ
ンジスタ（３１、３２、３３）及びＮＭＯＳトランジス
タ（３４、３５）と、ドレインが２つのＮＭＯＳトラン
ジスタ（３４、３５）のソースに接続され、ゲートにセ
ンスアンプイネーブル信号が印加され、ソースが接地さ
れたＮＭＯＳトランジスタ（３６）と、を備えて構成さ
れている。
は、一次センスアンプ部（２）の各ＰＭＯＳトランジス
タ（２０、２１、２２）及び各ＮＭＯＳトランジスタ
（２３、２４）と同じように接続された各ＰＭＯＳトラ
ンジスタ（３１、３２、３３）及びＮＭＯＳトランジス
タ（３４、３５）と、ドレインが２つのＮＭＯＳトラン
ジスタ（３４、３５）のソースに接続され、ゲートにセ
ンスアンプイネーブル信号が印加され、ソースが接地さ
れたＮＭＯＳトランジスタ（３６）と、を備えて構成さ
れている。
【０００５】次に動作を説明する。先ず、アドレス信号
（図示されず）の遷移に従い、アドレス遷移感知器（図
示されず）から出力された図４（Ａ）に示すような信号
に基づいて、図４（Ｂ）に示すようなアドレス遷移感知
信号（ＡＴＤ）が自動電力遮断部（１）に入力される
と、該自動電力遮断部（１）は図４（Ｃ）に示すような
所定幅伸張されたセンスアンプイネーブル信号（ＳＥ
Ｎ）を出力する。
（図示されず）の遷移に従い、アドレス遷移感知器（図
示されず）から出力された図４（Ａ）に示すような信号
に基づいて、図４（Ｂ）に示すようなアドレス遷移感知
信号（ＡＴＤ）が自動電力遮断部（１）に入力される
と、該自動電力遮断部（１）は図４（Ｃ）に示すような
所定幅伸張されたセンスアンプイネーブル信号（ＳＥ
Ｎ）を出力する。
【０００６】次いで、図４（Ｄ）に示すように、イコラ
イゼーション信号（ＥＱＮ）がローにイネーブルされる
とＰＭＯＳトランジスタ（２２）がターンオンし、ノー
ド（Ｎ１）とノード（Ｎ２）、ノード（Ｎ３）とノード
（Ｎ４）及びノード（Ｎ５）とノード（Ｎ６）の同電位
となる。その後、イコライゼーション信号（ＥＱＮ）が
ハイレベルにディスエーブルされると、ＰＭＯＳ（２
２）はターンオフしてイコライゼーションが完了する。
イゼーション信号（ＥＱＮ）がローにイネーブルされる
とＰＭＯＳトランジスタ（２２）がターンオンし、ノー
ド（Ｎ１）とノード（Ｎ２）、ノード（Ｎ３）とノード
（Ｎ４）及びノード（Ｎ５）とノード（Ｎ６）の同電位
となる。その後、イコライゼーション信号（ＥＱＮ）が
ハイレベルにディスエーブルされると、ＰＭＯＳ（２
２）はターンオフしてイコライゼーションが完了する。
【０００７】このように、イコライゼーションが完了し
た時点、即ち、イコライゼーション信号がハイレベル
で、センスアンプ信号がハイレベルである状態になった
とき、センスアンプは次のようなセンシングを開始す
る。先ず、ハイレベルのセンスアンプイネーブル信号
（ＳＥＮ）によりセンスアンプイネーブルトランジスタ
（３０、３６）がターンオンし、ハイレベルのイコライ
ゼーション信号（ＥＱＮ）によりＰＭＯＳ（２２、２
７、３３）がターンオフする。このとき、図４（Ｅ）に
示すように、データ信号（Ｄ）及び反転データ信号（Ｄ
Ｂ）が入力されたとき、ＮＭＯＳトランジスタ（２４）
がＮＭＯＳトランジスタ（２３）よりも確実にターンオ
ンするため、ＮＭＯＳトランジスタ（２４）に多くの電
流が流れ、ノード（Ｎ２）の電位はノード（Ｎ１）の電
位よりも低くなる。
た時点、即ち、イコライゼーション信号がハイレベル
で、センスアンプ信号がハイレベルである状態になった
とき、センスアンプは次のようなセンシングを開始す
る。先ず、ハイレベルのセンスアンプイネーブル信号
（ＳＥＮ）によりセンスアンプイネーブルトランジスタ
（３０、３６）がターンオンし、ハイレベルのイコライ
ゼーション信号（ＥＱＮ）によりＰＭＯＳ（２２、２
７、３３）がターンオフする。このとき、図４（Ｅ）に
示すように、データ信号（Ｄ）及び反転データ信号（Ｄ
Ｂ）が入力されたとき、ＮＭＯＳトランジスタ（２４）
がＮＭＯＳトランジスタ（２３）よりも確実にターンオ
ンするため、ＮＭＯＳトランジスタ（２４）に多くの電
流が流れ、ノード（Ｎ２）の電位はノード（Ｎ１）の電
位よりも低くなる。
【０００８】同様に、ＮＭＯＳトランジスタ（２８）の
ゲートにはデータ信号（Ｄ）が入力され、ＮＭＯＳトラ
ンジスタ（２９）のゲートには反転データ信号（ＤＢ）
が入力され、ＮＭＯＳトランジスタ（２８）側にＮＭＯ
Ｓトランジスタ（２９）側よりも多くの電流が流れるた
め、ノード（Ｎ３）の電位はノード（Ｎ４）よりも低く
なる。
ゲートにはデータ信号（Ｄ）が入力され、ＮＭＯＳトラ
ンジスタ（２９）のゲートには反転データ信号（ＤＢ）
が入力され、ＮＭＯＳトランジスタ（２８）側にＮＭＯ
Ｓトランジスタ（２９）側よりも多くの電流が流れるた
め、ノード（Ｎ３）の電位はノード（Ｎ４）よりも低く
なる。
【０００９】次いで、二次センスアンプ部（３）のＮＭ
ＯＳトランジスタ（３５）のゲートにノード（Ｎ２）の
ローレベルの電位が印加され、ＮＭＯＳトランジスタ
（３４）のゲートにノード（Ｎ４）のハイレベルの電位
が印加され、ノード（Ｎ５）の電位がノード（Ｎ６）の
電位よりも低くなる。従って、二次センスアンプ部
（３）からは、完全なハイレベル及び完全なローレベル
に認識され難いデータ信号（Ｄ）と反転データ信号（Ｄ
Ｂ）とを、図４（Ｆ）に示すようなハイレベルとローレ
ベルとに完全に認識できるセンスアンプ出力信号（ＳＡ
ＯＵＴ、ＳＡＯＵＴＢ）に変換して出力する。
ＯＳトランジスタ（３５）のゲートにノード（Ｎ２）の
ローレベルの電位が印加され、ＮＭＯＳトランジスタ
（３４）のゲートにノード（Ｎ４）のハイレベルの電位
が印加され、ノード（Ｎ５）の電位がノード（Ｎ６）の
電位よりも低くなる。従って、二次センスアンプ部
（３）からは、完全なハイレベル及び完全なローレベル
に認識され難いデータ信号（Ｄ）と反転データ信号（Ｄ
Ｂ）とを、図４（Ｆ）に示すようなハイレベルとローレ
ベルとに完全に認識できるセンスアンプ出力信号（ＳＡ
ＯＵＴ、ＳＡＯＵＴＢ）に変換して出力する。
【００１０】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリ装置のセンスアンプにおいては、自動
電力遮断部（１）から出力されたセンスアンプイネーブ
ルパルスがハイレベルの間には、センスアンプが継続動
作し、短い時間にセンシングが完了される場合にも不必
要なセンシング電流が流れるため、電力消耗が多くなる
という不都合な点があった。
来の半導体メモリ装置のセンスアンプにおいては、自動
電力遮断部（１）から出力されたセンスアンプイネーブ
ルパルスがハイレベルの間には、センスアンプが継続動
作し、短い時間にセンシングが完了される場合にも不必
要なセンシング電流が流れるため、電力消耗が多くなる
という不都合な点があった。
【００１１】本発明は、このような従来の課題に鑑みて
なされたもので、センスアンプのセンシングが完了した
とき、該センスアンプのセンシング完了時点を自動に感
知し、該感知信号により電力を遮断させて、不必要な電
流の流れを防止し、省エネルギー化を図り得る半導体メ
モリ装置のセンスアンプを提供することを目的とする。
なされたもので、センスアンプのセンシングが完了した
とき、該センスアンプのセンシング完了時点を自動に感
知し、該感知信号により電力を遮断させて、不必要な電
流の流れを防止し、省エネルギー化を図り得る半導体メ
モリ装置のセンスアンプを提供することを目的とする。
【００１２】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリ装置のセンスアンプは、イコラ
イゼーション信号が入力されて半導体メモリ装置のデー
タ信号及び反転データ信号のイコライゼーションを行
い、イコライゼーション信号の入力が停止したとき、デ
ータ信号及び反転データ信号のセンシングを行って相反
する２つの信号を出力する半導体メモリ装置のセンスア
ンプにおいて、出力された当該２つの信号のレベル差を
比較し、該レベル差がセンシング可能なレベル差になっ
たとき、センシング検知信号を出力する信号比較手段
と、該信号比較手段から出力されたセンシング検知信号
をラッチするラッチ手段と、前記イコライゼーション信
号が入力されているときはラッチ手段によりラッチされ
たセンシング検知信号の出力を遮断し、イコライゼーシ
ョン信号の出力が停止したときは、該信号の出力を許可
する信号出力制御手段と、該信号出力制御手段からセン
シング検知信号が出力されたとき、センシング電流を遮
断する電流遮断手段と、を備え、前記ラッチ手段は、前
記信号比較手段から出力されたセンシング検知信号を反
転して出力するインバータと、該インバータの出力信号
を伝送する伝送ゲートと、該伝送ゲートの出力信号をラ
ッチするラッチと、イコライゼーション信号の反転信号
がゲートに入力されて該伝送ゲートの出力信号レベルを
低下させるＮＭＯＳトランジスタと、を備えて構成され
た。
明にかかる半導体メモリ装置のセンスアンプは、イコラ
イゼーション信号が入力されて半導体メモリ装置のデー
タ信号及び反転データ信号のイコライゼーションを行
い、イコライゼーション信号の入力が停止したとき、デ
ータ信号及び反転データ信号のセンシングを行って相反
する２つの信号を出力する半導体メモリ装置のセンスア
ンプにおいて、出力された当該２つの信号のレベル差を
比較し、該レベル差がセンシング可能なレベル差になっ
たとき、センシング検知信号を出力する信号比較手段
と、該信号比較手段から出力されたセンシング検知信号
をラッチするラッチ手段と、前記イコライゼーション信
号が入力されているときはラッチ手段によりラッチされ
たセンシング検知信号の出力を遮断し、イコライゼーシ
ョン信号の出力が停止したときは、該信号の出力を許可
する信号出力制御手段と、該信号出力制御手段からセン
シング検知信号が出力されたとき、センシング電流を遮
断する電流遮断手段と、を備え、前記ラッチ手段は、前
記信号比較手段から出力されたセンシング検知信号を反
転して出力するインバータと、該インバータの出力信号
を伝送する伝送ゲートと、該伝送ゲートの出力信号をラ
ッチするラッチと、イコライゼーション信号の反転信号
がゲートに入力されて該伝送ゲートの出力信号レベルを
低下させるＮＭＯＳトランジスタと、を備えて構成され
た。
【００１３】かかる構成によれば、データ信号及び反転
データ信号のセンシングが行われたときは、データ信号
及び反転データ信号に基づいた２つの信号が出力され、
この２つの信号のレベルが信号比較手段により比較され
る。レベル差が所定レベル差になったときは、センシン
グ信号の認識が可能となり、２つの出力信号に基づいて
データが読み出される。それと共に、信号比較手段から
センシング検知信号が出力され、このセンシング検知信
号はラッチ手段によりラッチされる。イコライゼーショ
ン信号が入力されているとき、即ち、イコライゼーショ
ンが行われているときは、ラッチ手段によりラッチされ
たセンシング検知信号の出力は信号出力制御手段により
遮断されているので、センシング電流は遮断されない。
イコライゼーション信号の出力が停止したとき、即ち、
イコライゼーションが完了したときは、信号出力制御手
段からセンシング検知信号が出力される。このセンシン
グ検知信号は、電流遮断手段に入力され、センシング電
流が遮断される。尚、ラッチ手段では、センシング検知
信号はインバータにより反転され、伝送ゲートにより伝
送され、ラッチによりラッチされる。イコライゼーショ
ン信号が入力されてイコライゼーションが行われている
ときは、ＮＭＯＳトランジスタがオンして伝送ゲートの
出力信号レベルが低下し、センシング検知信号は出力さ
れない。イコライゼーション信号が入力されなくなった
とき、センシング検知信号がラッチ手段から出力され
る。
データ信号のセンシングが行われたときは、データ信号
及び反転データ信号に基づいた２つの信号が出力され、
この２つの信号のレベルが信号比較手段により比較され
る。レベル差が所定レベル差になったときは、センシン
グ信号の認識が可能となり、２つの出力信号に基づいて
データが読み出される。それと共に、信号比較手段から
センシング検知信号が出力され、このセンシング検知信
号はラッチ手段によりラッチされる。イコライゼーショ
ン信号が入力されているとき、即ち、イコライゼーショ
ンが行われているときは、ラッチ手段によりラッチされ
たセンシング検知信号の出力は信号出力制御手段により
遮断されているので、センシング電流は遮断されない。
イコライゼーション信号の出力が停止したとき、即ち、
イコライゼーションが完了したときは、信号出力制御手
段からセンシング検知信号が出力される。このセンシン
グ検知信号は、電流遮断手段に入力され、センシング電
流が遮断される。尚、ラッチ手段では、センシング検知
信号はインバータにより反転され、伝送ゲートにより伝
送され、ラッチによりラッチされる。イコライゼーショ
ン信号が入力されてイコライゼーションが行われている
ときは、ＮＭＯＳトランジスタがオンして伝送ゲートの
出力信号レベルが低下し、センシング検知信号は出力さ
れない。イコライゼーション信号が入力されなくなった
とき、センシング検知信号がラッチ手段から出力され
る。
【００１４】請求項２の発明にかかる半導体メモリ装置
のセンスアンプでは、前記信号比較手段は、出力された
２つの信号を夫々反転する２つのインバータと、該イン
バータから出力された信号を排他的否定論理和して出力
する排他的ＮＯＲゲートと、を備えて構成されている。
かかる構成によれば、出力された２つの信号は、夫々、
２つのインバータにより反転されて排他的ＮＯＲゲート
により排他的否定論理和の演算値が出力される。
のセンスアンプでは、前記信号比較手段は、出力された
２つの信号を夫々反転する２つのインバータと、該イン
バータから出力された信号を排他的否定論理和して出力
する排他的ＮＯＲゲートと、を備えて構成されている。
かかる構成によれば、出力された２つの信号は、夫々、
２つのインバータにより反転されて排他的ＮＯＲゲート
により排他的否定論理和の演算値が出力される。
【００１５】
【００１６】
【００１７】請求項３の発明にかかる半導体メモリ装置
のセンスアンプでは、前記信号出力制御手段は、ラッチ
手段の出力信号とイコライゼーション信号とを否定論理
積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号
を伝送する伝送ゲートと、前記伝送ゲートの出力信号が
ドレインに入力され、ソースに電源電圧が入力され、ゲ
ートにイコライゼーション信号が入力されるＰＭＯＳト
ランジスタと、を備えて構成されている。
のセンスアンプでは、前記信号出力制御手段は、ラッチ
手段の出力信号とイコライゼーション信号とを否定論理
積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号
を伝送する伝送ゲートと、前記伝送ゲートの出力信号が
ドレインに入力され、ソースに電源電圧が入力され、ゲ
ートにイコライゼーション信号が入力されるＰＭＯＳト
ランジスタと、を備えて構成されている。
【００１８】かかる構成によれば、ラッチ手段の出力信
号とイコライゼーション信号は、ＮＡＮＤゲートにより
否定論理積され、その出力信号が伝送ゲートを介して伝
送される。イコライゼーション信号が入力されていると
きは、ＮＡＮＤゲートの出力信号、即ち、センシング検
知信号の出力は遮断される。イコライゼーション信号が
入力されなくなってセンシング検知信号が出力される。
号とイコライゼーション信号は、ＮＡＮＤゲートにより
否定論理積され、その出力信号が伝送ゲートを介して伝
送される。イコライゼーション信号が入力されていると
きは、ＮＡＮＤゲートの出力信号、即ち、センシング検
知信号の出力は遮断される。イコライゼーション信号が
入力されなくなってセンシング検知信号が出力される。
【００１９】請求項４の発明にかかる半導体メモリ装置
のセンスアンプでは、前記電流遮断手段は、ドレイン及
びソースがセンシング電流の経路に接続されて信号出力
制御手段から出力されたセンシング検知信号がゲートに
印加されるＮＭＯＳトランジスタを備えて構成されてい
る。かかる構成によれば、センシング検知信号がＮＭＯ
Ｓトランジスタのゲートに入力されたとき、センシング
電流が遮断される。
のセンスアンプでは、前記電流遮断手段は、ドレイン及
びソースがセンシング電流の経路に接続されて信号出力
制御手段から出力されたセンシング検知信号がゲートに
印加されるＮＭＯＳトランジスタを備えて構成されてい
る。かかる構成によれば、センシング検知信号がＮＭＯ
Ｓトランジスタのゲートに入力されたとき、センシング
電流が遮断される。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。尚、図３と同一要素のも
のについては同一符号を付して説明は省略する。本発明
に係る半導体メモリ装置のセンスアンプにおいては、図
１に示すように、一次及び二次センスアンプ部（２、
３）と、１次及び２次センスアンプから出力された信号
を比較する信号比較手段としてのデータ比較部（４０）
と、該比較された出力信号をラッチするラッチ手段とし
てのデータラッチ部（５０）と、該ラッチされたデータ
信号をイネーブルさせ、データを出力又はリセットする
信号出力制御手段としてのデータイネーブル及びリセッ
ト部（６０）と、該データイネーブル及びリセット部
（６０）から出力された値により一次及び二次センスア
ンプ（２、３）をオン又はオフする電流遮断手段として
の電力遮断部（７０）と、を備えている。
及び図２に基づいて説明する。尚、図３と同一要素のも
のについては同一符号を付して説明は省略する。本発明
に係る半導体メモリ装置のセンスアンプにおいては、図
１に示すように、一次及び二次センスアンプ部（２、
３）と、１次及び２次センスアンプから出力された信号
を比較する信号比較手段としてのデータ比較部（４０）
と、該比較された出力信号をラッチするラッチ手段とし
てのデータラッチ部（５０）と、該ラッチされたデータ
信号をイネーブルさせ、データを出力又はリセットする
信号出力制御手段としてのデータイネーブル及びリセッ
ト部（６０）と、該データイネーブル及びリセット部
（６０）から出力された値により一次及び二次センスア
ンプ（２、３）をオン又はオフする電流遮断手段として
の電力遮断部（７０）と、を備えている。
【００２１】そして、各センスアンプ部（２、３）は、
従来のセンスアンプ部と同様に構成され、センスアンプ
イネーブル信号をセンシングした後、センスアンプ出力
信号（ＳＡＯＵＴ，ＳＡＯＵＴＢ）を出力する。また、
データ比較部（４０）においては、センスアンプ出力信
号（ＳＡＯＵＴ，ＳＡＯＵＴＢ）を反転するインバータ
（４１）及びインバータ（４２）と、インバータ（４
１、４２）から出力された信号を排他的否定論理和する
排他的ＮＯＲゲート（４３）と、を備えて構成されてい
る。
従来のセンスアンプ部と同様に構成され、センスアンプ
イネーブル信号をセンシングした後、センスアンプ出力
信号（ＳＡＯＵＴ，ＳＡＯＵＴＢ）を出力する。また、
データ比較部（４０）においては、センスアンプ出力信
号（ＳＡＯＵＴ，ＳＡＯＵＴＢ）を反転するインバータ
（４１）及びインバータ（４２）と、インバータ（４
１、４２）から出力された信号を排他的否定論理和する
排他的ＮＯＲゲート（４３）と、を備えて構成されてい
る。
【００２２】又、前記データラッチ部（５０）において
は、排他的ＮＯＲゲート（４３）からの出力信号（ＯＵ
Ｔ４０）を反転するインバータ（５１）と、該インバー
タ（５１）からの出力信号を伝送する伝送ゲート（５
２）と、該伝送ゲート（５２）から伝送された出力信号
（ＯＵＴ５０）をラッチするラッチ（５３）と、伝送ゲ
ート（５２）の出力信号（ＯＵＴ５０）がドレインに入
力され、ソースが接地されるＮＭＯＳトランジスタ（５
４）と、を備えて構成されている。
は、排他的ＮＯＲゲート（４３）からの出力信号（ＯＵ
Ｔ４０）を反転するインバータ（５１）と、該インバー
タ（５１）からの出力信号を伝送する伝送ゲート（５
２）と、該伝送ゲート（５２）から伝送された出力信号
（ＯＵＴ５０）をラッチするラッチ（５３）と、伝送ゲ
ート（５２）の出力信号（ＯＵＴ５０）がドレインに入
力され、ソースが接地されるＮＭＯＳトランジスタ（５
４）と、を備えて構成されている。
【００２３】更に、伝送ゲート（５２）は、ＰＭＯＳト
ランジスタ（５２Ｐ）のゲートにデータ比較部（４０）
の排他的ＮＯＲゲート（４３）の出力信号（ＯＵＴ４
０）が印加され、該伝送ゲート（５２）のＮＭＯＳトラ
ンジスタ（５２Ｎ）のゲートにインバータ（５１）から
の出力が印加される。そして、データイネーブル及びリ
セット部（６０）においては、データラッチ部（５０）
の伝送ゲート（５２）の出力信号（ＯＵＴ５０）とイコ
ライゼーション信号（ＥＱＮ）を否定論理積するＮＡＮ
Ｄゲート（６１）と、該ＮＡＮＤゲート（６１）から出
力された信号を伝送する伝送ゲート（６３）と、該伝送
ゲート（６３）の出力信号（ＯＵＴ６０）がドレインに
入力され、ソースに電源電圧（Ｖcc）が入力され、ゲー
トにイコライゼーション信号（ＥＱＮ）が印加されるＰ
ＭＯＳトランジスタ（６４）と、を備えて構成されてい
る。
ランジスタ（５２Ｐ）のゲートにデータ比較部（４０）
の排他的ＮＯＲゲート（４３）の出力信号（ＯＵＴ４
０）が印加され、該伝送ゲート（５２）のＮＭＯＳトラ
ンジスタ（５２Ｎ）のゲートにインバータ（５１）から
の出力が印加される。そして、データイネーブル及びリ
セット部（６０）においては、データラッチ部（５０）
の伝送ゲート（５２）の出力信号（ＯＵＴ５０）とイコ
ライゼーション信号（ＥＱＮ）を否定論理積するＮＡＮ
Ｄゲート（６１）と、該ＮＡＮＤゲート（６１）から出
力された信号を伝送する伝送ゲート（６３）と、該伝送
ゲート（６３）の出力信号（ＯＵＴ６０）がドレインに
入力され、ソースに電源電圧（Ｖcc）が入力され、ゲー
トにイコライゼーション信号（ＥＱＮ）が印加されるＰ
ＭＯＳトランジスタ（６４）と、を備えて構成されてい
る。
【００２４】また、伝送ゲート（６３）のＰＭＯＳトラ
ンジスタ（６３Ｐ）のゲートにはイコライゼーション信
号（ＥＱＮ）がインバータ（６２）を通って印加され、
該伝送ゲート（６３）のＮＭＯＳトランジスタ（６３N
）のゲートにはイコライゼーション信号（ＥＱＮ）が
印加される。又、電力遮断部（７０）においては、伝送
ゲート（６３）から伝送された出力信号（ＯＵＴ６０）
が夫々ゲートに入力され、ソースが夫々接地された各Ｎ
ＭＯＳトランジスタ（７１、７２）を備えて構成され、
ＮＭＯＳトランジスタ（７１、７２）のドレインは各セ
ンスアンプ部２、３の各ＮＭＯＳトランジスタ（３０、
３６）のソースに夫々接続されている。
ンジスタ（６３Ｐ）のゲートにはイコライゼーション信
号（ＥＱＮ）がインバータ（６２）を通って印加され、
該伝送ゲート（６３）のＮＭＯＳトランジスタ（６３N
）のゲートにはイコライゼーション信号（ＥＱＮ）が
印加される。又、電力遮断部（７０）においては、伝送
ゲート（６３）から伝送された出力信号（ＯＵＴ６０）
が夫々ゲートに入力され、ソースが夫々接地された各Ｎ
ＭＯＳトランジスタ（７１、７２）を備えて構成され、
ＮＭＯＳトランジスタ（７１、７２）のドレインは各セ
ンスアンプ部２、３の各ＮＭＯＳトランジスタ（３０、
３６）のソースに夫々接続されている。
【００２５】次に、動作を説明する。先ず、図２（Ａ）
に示すように、データホルド領域（Ｒ１）ではローレベ
ルのセンスアンプイネーブル信号（ＳＥＮ）と、図２
（Ｂ）に示すハイレベルのイコライゼーション信号（Ｅ
ＱＮ）と、によりＰＭＯＳトランジスタ（２２、２７、
３３）とＮＭＯＳトランジスタ（３０、３６）とが全て
ターンオフし、データのイコライゼーションが成立しな
いため、ＮＭＯＳトランジスタ（７１、７２）のオン・
オフに関係なく、センスアンプはオフしてセンシングは
行われない。
に示すように、データホルド領域（Ｒ１）ではローレベ
ルのセンスアンプイネーブル信号（ＳＥＮ）と、図２
（Ｂ）に示すハイレベルのイコライゼーション信号（Ｅ
ＱＮ）と、によりＰＭＯＳトランジスタ（２２、２７、
３３）とＮＭＯＳトランジスタ（３０、３６）とが全て
ターンオフし、データのイコライゼーションが成立しな
いため、ＮＭＯＳトランジスタ（７１、７２）のオン・
オフに関係なく、センスアンプはオフしてセンシングは
行われない。
【００２６】次いで、図２（Ａ）に示すように、データ
イコール領域（Ｒ２）では、センスアンプイネーブル信
号（ＳＥＮ）がハイレベルに遷移し、図２（Ｂ）に示す
センスアンプイコライゼーション信号（ＥＱＮ）がロー
レベルにイネーブルされ、図２（Ｃ）に示すように、デ
ータ信号（Ｄ）と反転データ信号（ＤＢ）とが入力され
る。
イコール領域（Ｒ２）では、センスアンプイネーブル信
号（ＳＥＮ）がハイレベルに遷移し、図２（Ｂ）に示す
センスアンプイコライゼーション信号（ＥＱＮ）がロー
レベルにイネーブルされ、図２（Ｃ）に示すように、デ
ータ信号（Ｄ）と反転データ信号（ＤＢ）とが入力され
る。
【００２７】この場合、各ＰＭＯＳトランジスタ（２
２、２７、３３）は、従来のセンスアンプ回路と同様に
ローレベルのイコライゼーション信号（ＥＱＮ）により
ターンオンし、各ＮＭＯＳトランジスタ（３０、３６）
はハイレベルのセンスアンプイネーブル信号（ＳＥＮ）
によりターンオンし、各ＮＭＯＳトランジスタ（７１、
７２）は、ターンオンしたＰＭＯＳトランジスタ（６
４）によリハイレベルの出力（ＯＵＴ６０）を受けてタ
ーンオンする。
２、２７、３３）は、従来のセンスアンプ回路と同様に
ローレベルのイコライゼーション信号（ＥＱＮ）により
ターンオンし、各ＮＭＯＳトランジスタ（３０、３６）
はハイレベルのセンスアンプイネーブル信号（ＳＥＮ）
によりターンオンし、各ＮＭＯＳトランジスタ（７１、
７２）は、ターンオンしたＰＭＯＳトランジスタ（６
４）によリハイレベルの出力（ＯＵＴ６０）を受けてタ
ーンオンする。
【００２８】従って、ノード（Ｎ１）とノード（Ｎ
２）、ノード（Ｎ３）とノード（Ｎ４）及びノード（Ｎ
５）とノード（Ｎ６）には夫々同一レベルの電流が流れ
るため、各ノードは同様な電位にイコライゼーションが
行われる。このように、各ノードのイコライゼーション
が終了した後、センシング領域（Ｒ３）では、ハイレベ
ルのイコライゼーション信号（ＥＱＮ）によりＰＭＯＳ
トランジスタ（２２、２７、３３）が夫々ターンオフ
し、この時、図２（Ｃ）に示すようなデータ信号（Ｄ）
と反転データ信号（ＤＢ）とが入力されると、センスア
ンプは従来のセンスアンプと同様に、図２（Ｄ）に示す
ようなセンスアンプ出力信号（ＳＡＯＵＴ，ＳＡＯＵＴ
Ｂ）を発生させ、センシングが完了する。
２）、ノード（Ｎ３）とノード（Ｎ４）及びノード（Ｎ
５）とノード（Ｎ６）には夫々同一レベルの電流が流れ
るため、各ノードは同様な電位にイコライゼーションが
行われる。このように、各ノードのイコライゼーション
が終了した後、センシング領域（Ｒ３）では、ハイレベ
ルのイコライゼーション信号（ＥＱＮ）によりＰＭＯＳ
トランジスタ（２２、２７、３３）が夫々ターンオフ
し、この時、図２（Ｃ）に示すようなデータ信号（Ｄ）
と反転データ信号（ＤＢ）とが入力されると、センスア
ンプは従来のセンスアンプと同様に、図２（Ｄ）に示す
ようなセンスアンプ出力信号（ＳＡＯＵＴ，ＳＡＯＵＴ
Ｂ）を発生させ、センシングが完了する。
【００２９】以後、データ比較部（４０）と、データラ
ッチ部（５０）と、データイネーブル及びリセット部
（６０）と、がセンスアンプからセンシングが完了した
ことを次のように感知し、センシング電流を遮断する。
先ず、ハイレベルのセンスアンプ出力信号（ＳＡＯＵ
Ｔ）とローレベルのセンスアンプ出力信号（ＳＡＯＵＴ
Ｂ）とは、インバータ（４１、４２）を通って排他的Ｎ
ＯＲゲート（４３）により排他的否定論理和され、その
出力信号（ＯＵＴ４０）は図２（Ｅ）に示すように、ロ
ーレベルになる。
ッチ部（５０）と、データイネーブル及びリセット部
（６０）と、がセンスアンプからセンシングが完了した
ことを次のように感知し、センシング電流を遮断する。
先ず、ハイレベルのセンスアンプ出力信号（ＳＡＯＵ
Ｔ）とローレベルのセンスアンプ出力信号（ＳＡＯＵＴ
Ｂ）とは、インバータ（４１、４２）を通って排他的Ｎ
ＯＲゲート（４３）により排他的否定論理和され、その
出力信号（ＯＵＴ４０）は図２（Ｅ）に示すように、ロ
ーレベルになる。
【００３０】若し、センスアンプの出力レベルが同一レ
ベルであると、排他的ＮＯＲゲート（４３）はハイレベ
ルの信号を出力する。次いで、ローレベルの出力信号
（ＯＵＴ４０）はインバータ（５１）を通ってハイレベ
ルになリ、ハイレベルの信号が伝送ゲート（５２）のＰ
ＭＯＳトランジスタ（５２Ｐ）に入力され、ローレベル
の出力信号（ＯＵＴ４０）は伝送ゲート（５２）のＮＭ
ＯＳトランジスタ（５２Ｎ）のゲートに入力されるた
め、伝送ゲート（５２）はターンオンし、ハイレベルの
信号が該伝送ゲート（５２）を通って、図２（Ｆ）に示
すような出力信号（ＯＵＴ５０）に伝送される。
ベルであると、排他的ＮＯＲゲート（４３）はハイレベ
ルの信号を出力する。次いで、ローレベルの出力信号
（ＯＵＴ４０）はインバータ（５１）を通ってハイレベ
ルになリ、ハイレベルの信号が伝送ゲート（５２）のＰ
ＭＯＳトランジスタ（５２Ｐ）に入力され、ローレベル
の出力信号（ＯＵＴ４０）は伝送ゲート（５２）のＮＭ
ＯＳトランジスタ（５２Ｎ）のゲートに入力されるた
め、伝送ゲート（５２）はターンオンし、ハイレベルの
信号が該伝送ゲート（５２）を通って、図２（Ｆ）に示
すような出力信号（ＯＵＴ５０）に伝送される。
【００３１】次いで、データラッチ部（５０）からラッ
チされた出力信号（ＯＵＴ５０）はデータイネーブル及
びリセット部のＮＡＮＤゲート（６１）に入力され、該
ＮＡＮＤゲート（６１）は、ハイレベルのデータラッチ
部の出力信号（ＯＵＴ５０）とハイレベルのイコライゼ
ーション信号（ＥＱＮ）とを否定論理積して、ローレベ
ルの信号を出力する。
チされた出力信号（ＯＵＴ５０）はデータイネーブル及
びリセット部のＮＡＮＤゲート（６１）に入力され、該
ＮＡＮＤゲート（６１）は、ハイレベルのデータラッチ
部の出力信号（ＯＵＴ５０）とハイレベルのイコライゼ
ーション信号（ＥＱＮ）とを否定論理積して、ローレベ
ルの信号を出力する。
【００３２】この場合、該データイネーブル及びリセッ
ト部（６０）のローレベルの出力信号は伝送ゲート（６
３）に入力されるが、該伝送ゲート（６３）のＰＭＯＳ
トランジスタ（６３Ｐ）のゲートには、ハイレベルのイ
コライゼーション信号（ＥＱＮ）がインバータ（６２）
を通ってローレベルになり、ＮＭＯＳトランジスタ（６
３Ｎ）のゲートには、ハイレベルのイコライゼーション
信号（ＥＱＮ）が入力されるため、図２（Ｇ）に示すよ
うなローレベルの出力信号（ＯＵＴ６０）が該伝送ゲー
ト６０から出力される。
ト部（６０）のローレベルの出力信号は伝送ゲート（６
３）に入力されるが、該伝送ゲート（６３）のＰＭＯＳ
トランジスタ（６３Ｐ）のゲートには、ハイレベルのイ
コライゼーション信号（ＥＱＮ）がインバータ（６２）
を通ってローレベルになり、ＮＭＯＳトランジスタ（６
３Ｎ）のゲートには、ハイレベルのイコライゼーション
信号（ＥＱＮ）が入力されるため、図２（Ｇ）に示すよ
うなローレベルの出力信号（ＯＵＴ６０）が該伝送ゲー
ト６０から出力される。
【００３３】次いで、ハイレベルのイコライゼーション
（ＥＱＮ）信号によりＰＭＯＳトランジスタ（６４）が
ターンオフし、ローレベルの出力信号（ＯＵＴ６０）に
よりＮＭＯＳトランジスタ（７１、７２）が夫々ターン
オフし、センスアンプ回路はそれ以上のセンシング動作
を行わない。かかる構成によれば、センスアンプ出力信
号（ＳＡＯＵＴ，ＳＡＯＵＴＢ）がハイレベル、ローレ
ベルに認識できる程度に変化し、センシングが完了した
とき、そのセンスアンプ出力信号（ＳＡＯＵＴ，ＳＡＯ
ＵＴＢ）を自動的に検知し、イコライゼーション信号
（ＥＱＮ）に基づいてセンスアンプ出力信号（ＳＡＯＵ
Ｔ，ＳＡＯＵＴＢ）の出力を制御し、一次センスアンプ
部（２）、二次センスアンプ部（３）の電流経路を遮断
するようにしたので、センシング後、直ちにセンシング
電流が遮断され、不必要な電力消耗を減らして省エネル
ギー化を図ることができ、低消費電力の半導体メモリ回
路を実現することができる。
（ＥＱＮ）信号によりＰＭＯＳトランジスタ（６４）が
ターンオフし、ローレベルの出力信号（ＯＵＴ６０）に
よりＮＭＯＳトランジスタ（７１、７２）が夫々ターン
オフし、センスアンプ回路はそれ以上のセンシング動作
を行わない。かかる構成によれば、センスアンプ出力信
号（ＳＡＯＵＴ，ＳＡＯＵＴＢ）がハイレベル、ローレ
ベルに認識できる程度に変化し、センシングが完了した
とき、そのセンスアンプ出力信号（ＳＡＯＵＴ，ＳＡＯ
ＵＴＢ）を自動的に検知し、イコライゼーション信号
（ＥＱＮ）に基づいてセンスアンプ出力信号（ＳＡＯＵ
Ｔ，ＳＡＯＵＴＢ）の出力を制御し、一次センスアンプ
部（２）、二次センスアンプ部（３）の電流経路を遮断
するようにしたので、センシング後、直ちにセンシング
電流が遮断され、不必要な電力消耗を減らして省エネル
ギー化を図ることができ、低消費電力の半導体メモリ回
路を実現することができる。
【００３４】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体メモリ装置のセンスアンプによれば、信号
比較手段と、ラッチ手段と、信号出力制御手段と、電流
遮断手段と、を備え、回路がセンシングの完了したこと
を自動的に感知して、センスアンプをオフするため、電
力消耗を減らして省エネルギー化を図ることができ、低
消費電力の半導体メモリ回路を実現することができると
いう効果がある。また、この回路では、イコライゼーシ
ョン信号に基づいてラッチしたセンシング検知信号の出
力を制御することができる。
かかる半導体メモリ装置のセンスアンプによれば、信号
比較手段と、ラッチ手段と、信号出力制御手段と、電流
遮断手段と、を備え、回路がセンシングの完了したこと
を自動的に感知して、センスアンプをオフするため、電
力消耗を減らして省エネルギー化を図ることができ、低
消費電力の半導体メモリ回路を実現することができると
いう効果がある。また、この回路では、イコライゼーシ
ョン信号に基づいてラッチしたセンシング検知信号の出
力を制御することができる。
【００３５】請求項２の発明にかかる半導体メモリ装置
のセンスアンプによれば、２つの出力信号を比較して、
センシングが行われたことを検知することができる。
のセンスアンプによれば、２つの出力信号を比較して、
センシングが行われたことを検知することができる。
【００３６】請求項３の発明にかかる半導体メモリ装置
のセンスアンプによれば、信号出力制御手段において
も、イコライゼーション信号に基づいてラッチしたセン
シング検知信号の出力を制御することができる。請求項
４の発明にかかる半導体メモリ装置のセンスアンプによ
れば、センシングの了後、直ちにセンシング電流を遮断
して電力消費を低減することができる。
のセンスアンプによれば、信号出力制御手段において
も、イコライゼーション信号に基づいてラッチしたセン
シング検知信号の出力を制御することができる。請求項
４の発明にかかる半導体メモリ装置のセンスアンプによ
れば、センシングの了後、直ちにセンシング電流を遮断
して電力消費を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す回路図。
【図２】図１の各部信号波形図。
【図３】従来の回路図。
【図４】図３の各部信号波形図。
【符号の説明】 ４０ データ比較部 ５０ データラッチ部 ６０ データイネーブル及びリセット部 ７０ 電力遮断部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (4)
- 【請求項１】イコライゼーション信号（ＥＱＮ）が入力
されてデータ信号（Ｄ）及び反転データ信号（ＤＢ）の
イコライゼーションを行い、イコライゼーション信号
（ＥＱＮ）の入力が停止したとき、半導体メモリ装置の
データ信号（Ｄ）及び反転データ信号（ＤＢ）のセンシ
ングを行って相反する２つの信号（ＳＡＯＵＴ，ＳＡＯ
ＵＴＢ）を出力する半導体メモリ装置のセンスアンプに
おいて、 出力された当該２つの信号（ＳＡＯＵＴ，ＳＡＯＵＴ
Ｂ）のレベル差を比較し、該レベル差がセンシング可能
なレベル差になったとき、センシング検知信号を出力す
る信号比較手段と、 該信号比較手段から出力されたセンシング検知信号をラ
ッチするラッチ手段と、 前記イコライゼーション信号（ＥＱＮ）が入力されてい
るときはラッチ手段によりラッチされたセンシング検知
信号の出力を遮断し、イコライゼーション信号（ＥＱ
Ｎ）の出力が停止したときは、該信号の出力を許可する
信号出力制御手段と、 該信号出力制御手段からセンシング検知信号が出力され
たとき、センシング電流を遮断する電流遮断手段と、を
備え、 前記ラッチ手段は、 前記信号比較手段から出力されたセンシング検知信号を
反転して出力するインバータと、 該インバータの出力信号を伝送する伝送ゲートと、 該伝送ゲートの出力信号をラッチするラッチと、 イコライゼーション信号（ＥＱＮ）の反転信号がゲート
に入力されて該伝送ゲートの出力信号レベルを低下させ
るＮＭＯＳトランジスタと、 を備えて構成された ことを特徴とする半導体メモリ装置
のセンスアンプ。 - 【請求項２】前記信号比較手段は、出力された２つの信
号（ＳＡＯＵＴ，ＳＡＯＵＴＢ）を夫々反転する２つの
インバータと、 該インバータから出力された信号を排他的否定論理和し
て出力する排他的ＮＯＲゲートと、 を備えて構成されたことを特徴とする請求項１記載の半
導体メモリ装置のセンスアンプ。 - 【請求項３】 前記信号出力制御手段は、ラッチ手段の出
力信号とイコライゼーション信号とを否定論理積するＮ
ＡＮＤゲートと、 該ＮＡＮＤゲートの出力信号を伝送する伝送ゲートと、 前記伝送ゲートの出力信号がドレインに入力され、ソー
スに電源電圧が入力され、ゲートにイコライゼーション
信号（ＥＱＮ）が入力されるＰＭＯＳトランジスタと、 を備えて構成されたことを特徴とする請求項１又は請求
項２に記載の半導体メモリ装置のセンスアンプ。 - 【請求項４】 前記電流遮断手段は、ドレイン及びソース
がセンシング電流の経路に接続されて信号出力制御手段
から出力されたセンシング検知信号がゲートに印加され
るＮＭＯＳトランジスタを備えて構成されたことを特徴
とする請求項１〜請求項３のいずれか１つに記載の半導
体メモリ装置のセンスアンプ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR45872/1996 | 1996-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282075A Expired - Fee Related JP3030624B2 (ja) | 1996-10-15 | 1997-10-15 | 半導体メモリ装置のセンスアンプ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5920208A (ja) |
| JP (1) | JP3030624B2 (ja) |
| KR (1) | KR100214510B1 (ja) |
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| US6046943A (en) * | 1998-03-10 | 2000-04-04 | Texas Instuments Incorporated | Synchronous semiconductor device output circuit with reduced data switching |
| US6087858A (en) * | 1998-06-24 | 2000-07-11 | Cypress Semiconductor Corp. | Self-timed sense amplifier evaluation scheme |
| KR100562648B1 (ko) * | 1998-12-22 | 2006-06-29 | 주식회사 하이닉스반도체 | 감지 증폭기 제어 회로 |
| JP4226710B2 (ja) * | 1999-01-25 | 2009-02-18 | 富士通マイクロエレクトロニクス株式会社 | 入力バッファ回路、及び半導体装置の動作試験方法 |
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| CA2263061C (en) * | 1999-02-26 | 2011-01-25 | Ki-Jun Lee | Dual control analog delay element |
| US6462613B1 (en) * | 2000-06-20 | 2002-10-08 | Infineon Technologies Ag | Power controlled input receiver |
| DE10032236C2 (de) | 2000-07-03 | 2002-05-16 | Infineon Technologies Ag | Schaltungsanordnung zum Umschalten einer Receiverschaltung insbesondere in DRAM-Speichern |
| KR100743621B1 (ko) * | 2001-06-28 | 2007-07-27 | 주식회사 하이닉스반도체 | 저 전력용 감지증폭기 |
| KR100403341B1 (ko) | 2001-08-24 | 2003-11-01 | 주식회사 하이닉스반도체 | 파워-업 신호 발생회로 |
| JP2007095254A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US7969224B2 (en) * | 2007-03-20 | 2011-06-28 | Honeywell International, Inc. | Circuit to reduce duty cycle distortion |
| US20080231335A1 (en) * | 2007-03-20 | 2008-09-25 | Honeywell International Inc. | Circuit to reduce duty cycle distortion |
| EP2124337B1 (en) * | 2008-05-23 | 2016-04-27 | Zoran Corporation | Latched comparator circuit |
| US8319526B2 (en) * | 2009-11-17 | 2012-11-27 | Csr Technology Inc. | Latched comparator circuit |
| KR20130123934A (ko) * | 2012-05-04 | 2013-11-13 | 에스케이하이닉스 주식회사 | 입출력센스앰프 및 이를 포함하는 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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