JPH04208574A - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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Abstract
め要約のデータは記録されません。
Description
不揮発な半導体メモリの製造方法に関する。 [0002] 【従来の技術】従来、フローティングゲート電極の低抵
抗化は、フローティングゲート電極として用いられる不
純物をドープされていない第1シリコン膜4を堆積後に
、POCl3等の不純物を含んだガスにより縦方向に拡
散し、フローティングゲート電極5を形成する(図2(
a))。その後絶縁膜5、第2シリコン膜6形成後、第
2シリコン膜に不純物ドーピングしコントロールゲート
電極としていた。 (図2(b))または第1シリコン
膜4形成後に第1シリコン膜4全面にイオン注入により
P等の不純物を混入し、フローティングゲート電極を低
抵抗化する方法が一般的であった。 [0003]
Cl3等の不純物拡散では、フローティングゲート電極
膜厚を薄くしていった場合に、拡散後のあと処理(PO
Cl3の場合には、拡散時に表面に堆積するPを含んだ
酸化物を除去するためにフッ酸等と用いた処理)。によ
りフローティングゲート下の薄い絶縁膜が破壊してしま
うという欠点があった。またイオン注入を用いた方法に
おいても、フローティングゲート電極が薄くなった場合
に)よ、フローティングゲート下のゲート絶縁膜への突
き抜けを起こし絶縁膜の劣化を起こす可能性があった。 [0004]
に本発明では、コントロールゲート電極形成後にコント
ロールゲート電極とセルファライン的にエツチングされ
た、絶縁膜を介したコントロールゲート電極下のシリコ
ン膜の横方向からの不純物拡散によってフローティング
ゲート電極を形成するようにした。 [0005]
て形成された不揮発性半導体メモリは、フローティング
ゲート電極膜厚を薄くしていった場合にも、ゲート絶縁
膜を破壊することなく、またイオン注入を用いる場合に
も、チャネル領域にはイオン注入されないことからゲー
ト絶縁膜へのダメージはない。 [0006]
造方法の実施例を図面に基づいて詳細に説明する。実施
例においてはゲート絶縁膜にシリコン酸化膜を用いた不
揮発性半導体メモリについて説明するが、シリコン酸化
膜に限定する必要はないことは言うまでもない。また実
施例においてはフローティングゲート電極およびコント
ロールゲート電極は主に多結晶シリコン膜を用いた場合
について説明するが、アモルファス・シリコン膜やシリ
サイド膜もしくはポリサイド膜などであっても構わない
。 [0007]次に第1の実施例であるフローティングゲ
ート型メモリトランジスタの製造工程例を説明する。図
1(a)は、P型シリコン基板9のP型チャネル領域上
に熱酸化法によりゲート酸化膜3、第1シリコン膜4と
して多結晶シリコン膜、絶縁膜5を介して第2シリコン
膜6として多結晶シリコン膜を形成したところを示して
いる。ここにおいて第1シリコン膜4は100OA以下
の膜厚であり、絶縁膜5はCVD法によって形成された
ONO膜の(シリコン酸化膜/シリコン窒化膜/シリコ
ン酸化膜の積層多層膜)の連続堆積が好ましい。図1(
b)は第2シリコン膜6に不純物ドープしコントロール
ゲート電極8としたのち、絶縁膜5、第1シリコン膜4
をセルファラインエツチングし、第1シリコン膜4にP
OCl3と酸素の反応によるPSG (リンシリカガラ
ス)を用いPのドーピングを行い、その後の熱処理によ
り横方向から不純物拡散させフローティングゲート電極
7としたところを示している。このとき第2シリコン膜
への不純物ドープは第1シリコン膜への不純物ドープと
同時に行ってもよい。図1 (c)はコントロールゲー
ト電極8及びフローティングゲート電極7をマスクとし
てゲート酸化膜3を介してイオン注入によってn+ソー
ス領域1及′びn+ドレイン領域2を形成したところを
示している。 [00081次に第2の実施例によるフローティングゲ
ート型メモリトランジスタの他の製造工程例を説明する
。図3(a)は、P型シリコン基板9のP型チャネル領
域上に熱酸化法によりゲート酸化膜3、第1シリコン膜
4として多結晶シリコン膜、絶縁膜5を介して第2シリ
コン膜6として多結晶シリコン膜を形成したところを示
している。図3(b)は第2シリコン膜6に不純物ドー
プしコントロールゲート電極8としたのち、絶縁膜5を
セルファラインエツチングし、第1シリコン膜4にPO
Cl3と酸素の反応によるPSG(リンシリカガラス)
を用いPのドーピングを行い、その後の熱処理により横
方向から不純物拡散させフローティングゲート電極7と
したところを示している。このとき第2シリコン膜への
不純物ドープは第1シリコン膜への不純物ドープと同時
に行ってもよい。図3 (c)はコントロールゲート電
極8をマスクとしてフローティングゲート電極7をセル
ファラインエツチングしたところを示している。図3(
d)はゲート酸化膜3を介してイオン注入よってn+ソ
ース領域1及びn+ドレイン領域2を形成したところを
示している。 [0009]ここでは、図3(b)おいてPOCl3を
用いた方法について説明したが、イオン注入法によるも
のであっても構わない。但し、この場合イオン注入は多
結晶シリコン膜のみに注入されるよう50KeV以下で
行うのが好ましい。次に第3の実施例によるフローティ
ングゲート型メモリトランジスタの他の製造工程例を説
明する。図4(a)は、P型シリコン基板9のP型チャ
ネル領域上に熱酸化法によりゲート酸化膜3、第1シリ
コン膜4として多結晶シリコン膜、絶縁膜5を介して第
2シリコン膜6として多結晶シリコン膜を形成したとこ
ろを示している。図4(b)は第2シリコン膜6に不純
物ドープしコントロールゲート電極8としたのち、コン
トロールゲート電極8と絶縁膜5をセルファラインエツ
チングしたところを示している。図4(C)はコントロ
ールゲート電極8をマスクとして、第1シリコン膜、ゲ
ート酸化膜3を介してイオン注入によって第1シリコン
膜4に不純物ドープし、その後の熱処理により横方向か
ら不純物拡散させる。同時に、n+ソース領域1及びn
+ドレイン領域2を形成し、その後コントロールゲート
電極8をマスクとしてセルファラインエツチングしフロ
ーティングゲート電極7を形成したところを示している
。 [0010]
ィジグゲート電極が厚い場合にも有効であるが、フロー
ティングゲート電極の膜厚を1000Å以下にしていっ
たときに更に有効である。薄くしていった場合には、段
差が減少するために微細化に適し、信頼性も向上する。 また従来のように、フローティングゲート電極膜厚が厚
い場合には、メモリセル部と、周辺部は個別にゲート電
極のエツチングを行わなければならなかったが、フロー
ティングゲート電極を薄くできることにより、メモリセ
ル部のセルファラインエツチングにおいて、周辺部を同
時にエツチングすることができ、プロセスを簡略化する
ことができる。
不揮発性半導体メモリの製造工程順断面図である。 【図21 (、a)〜(b)は従来技術の製造工程順
断面図である。 【図31 (a)〜(d)はフローティングゲート型
不揮発性半導体メモリの他の製造工程順断面図である。 【図41 (a)〜(C)はフローティングゲート型
不揮発性半導体メモリの他の製造工程断面図である。 【符号の説明】 1 ソース領域 2 ドレイン領域 3 ゲート酸化膜 4 第1シリコン膜 5 絶縁膜 6 第2シリコン膜 7 フローティングゲート電極 8 コントロールゲート電極 9 P型シリコン基板
Claims (1)
- 【請求項1】第1の導電型の半導体領域の表面にゲート
絶縁膜を形成し、前記ゲート絶縁膜上に第1シリコン膜
を形成し、前記第1シリコン膜上に絶縁膜を介して第2
シリコン膜を設ける工程と、前記第2シリコン膜に不純
物ドープしコントロールゲート電極とし、前記第2シリ
コン膜、絶縁膜エッチング後に第1シリコン膜に横方向
からの拡散により不純物ドーピングしフローティングゲ
ート電極を形成する工程と、前記ゲート電極の両側の半
導体表面に第2導電型のソースおよびドレイン領域を形
成する工程を有することを特徴とする不揮発性半導体メ
モリの製造方法。
Priority Applications (1)
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JP2400109A JP3030569B2 (ja) | 1990-12-03 | 1990-12-03 | 不揮発性半導体メモリの製造方法 |
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JPH04208574A true JPH04208574A (ja) | 1992-07-30 |
JP3030569B2 JP3030569B2 (ja) | 2000-04-10 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2400109A Expired - Lifetime JP3030569B2 (ja) | 1990-12-03 | 1990-12-03 | 不揮発性半導体メモリの製造方法 |
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-
1990
- 1990-12-03 JP JP2400109A patent/JP3030569B2/ja not_active Expired - Lifetime
Also Published As
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---|---|
JP3030569B2 (ja) | 2000-04-10 |
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