JP3022990B2 - 種々の検査パターンを有する並列検査による半導体メモリの検査回路装置 - Google Patents

種々の検査パターンを有する並列検査による半導体メモリの検査回路装置

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JP3022990B2 JP3513847A JP51384791A JP3022990B2 JP 3022990 B2 JP3022990 B2 JP 3022990B2 JP 3513847 A JP3513847 A JP 3513847A JP 51384791 A JP51384791 A JP 51384791A JP 3022990 B2 JP3022990 B2 JP 3022990B2
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Description

【発明の詳細な説明】 本発明は、請求の範囲１および８の前文による半導体
メモリを検査するための種々の検査パターンを有する並
列検査により半導体メモリを検査するための回路装置に
関する。
この形式の回路装置はIEEE会誌・固体回路編、第24
巻、第５号、1989年10月（第1184〜1190頁）のアリモト
ほか（三菱電機）の論文「多目的レジスタを有する60ns
3.3Vオンリー16メガビットディーラム」から公知であ
る。これは、ランダムなビットパターンが多目的レジス
タ（MPR）およびメモリセルのなかに書込まれ、誤りの
生起の際にアドレス指定されたワード線を代替ワード線
（冗長）に切換えるため、これらのメモリセルの読出さ
れたビットパターンがMPRのビットパターンと比較器回
路で比較され、また比較器出力端の信号が配線オア演算
により一括される並列ラインモード検査（LMT）のため
の回路装置である。
本発明の課題は、最小の費用で誤りのある個別メモリ
セルまたはｎ個のメモリセルの群の位置発見を可能にす
る回路装置を提供することにある。誤りのあるｎ個のメ
モリセルの群の位置発見は、誤りのあるｎ個のメモリセ
ルの群へのメモリアクセスを誤りのないｎ個のメモリセ
ルの群（冗長アドレス）へ切換可能にするのに役立ち得
る。
この課題は、本発明によれば、請求の範囲１および８
の特徴部分の構成により解決される。
本発明により達成可能な利点は特に、本発明により構
成された回路装置の場合には公知の回路装置の場合より
も良好な誤り位置発見が可能であること、その際に個別
誤りが多重誤りから区別可能であること、また本発明に
よる比較器回路により比較器回路の入力端と接続される
データ線上にCMOSレベルを必要とせず数10ミリボルトし
か必要としないことにある。
請求の範囲２ないし７は本発明による回路装置の好ま
しい実施態様に関するものである。
以下、図面により本発明を一層詳細に説明する。
第１図は本発明による回路装置の原理的な機能の仕方
を説明するための半導体メモリのブロック回路図、 第２図は４つの比較器回路を有する装置の回路図、 第３図はパリティドレイヤーの形態の４つの比較器回
路を有する装置の回路図、 第４図は第３図中に示されている差動増幅器の詳細な
回路図、 第５図は４つの配線オア論理による比較器出力端の一
括回路図、 第６図は本発明による回路装置の配線オア導線の対を
有する誤りアドレスマトリックスの回路図、 第７図は誤りアドレス信号の同時反転の際に個別誤り
認識を有する誤り形式認識回路を含んでいる本発明によ
る回路装置の回路図、 第８図は配線オア導線の対を有する冗長アドレスマト
リックスと、その後に接続されており誤りアドレス信号
の同時反転の際に個別および多重誤り認識を有する誤り
形式認識回路とを含んでいる本発明による回路装置の回
路図である。
第１図に示されている半導体メモリのブロック回路図
には、個別メモリセルSPZから構成されたメモリセル領
域SPZFが簡略化して示されており、その際に共通のワー
ド線WLを有する個別メモリセルSPZはｎ個のメモリセル
の群NSPZにグループ化されており、また誤りの場合には
ワード線WLの冗長なｎ個のメモリセルの群RNSPZにより
代替可能である。個別メモリセルSPZのアドレス指定は
ワード線WLおよびビット線により行われ、その際にそれ
ぞれビット線のただ１つの選択はハイアラーキデータ構
造の上位のデータ線DL上で可能である。メモリセル領域
SPZFと上位のデータ線DLとの間のデータフローはデータ
線DLi′により、また上位のデータ線DLと多数の比較器
回路MCとの間のデータフローはデータ線DLiにより可能
である。多数の比較器回路は、それらの前に接続されて
いるレジスタREGのように、既に半導体メモリを検査す
るためのオン−チップ回路装置の構成部分である。レジ
スタREGは場合によっては多くのｎビット幅のレジスタ
の代表であり、またレジスタ入力端TBP′およびレジス
タ出力端TBPを有し、その際にレジスタ出力端は多数の
比較器回路MCとも上位のデータ線DLとも接続されてい
る。多数のレジスタは場合によっては設計上の理由か
ら、または種々の検査パターンによる検査のために必要
であり得る。多数の比較器回路MCの後に接続されている
本発明によるアドレスマトリックスAMは配線オア導線PT
Bの形態で比較器出力端Mikを一括しており、またアドレ
スマトリックスAMの後に接続されている本発明による誤
り形式認識回路FTEはアドレス出力PTF、個別誤り出力PT
SFおよび多重誤り出力PTMFを供給する。
半導体メモリを検査するため、レジスタ入力端TBP′
を介して任意の検査パターンがｎビット幅のレジスタRE
Gに書込まれる。特定の検査パターンがレジスタREGに位
置するならば、この検査ビットパターンはレジスタ出力
端TBPからデータ線DLおよびDLi′を介して共通のワード
線WLを有する多数の、ｎ個のメモリセルの群にコピーさ
れる。このことが行われると、メモリ誤りに基づいて検
査ビットパターンから区別され得る多数の、ｎ個のメモ
リセルの群のビットパターンはデータ線DLi′、DL、DLi
を介して多数の比較器回路に供給され、そこでそれらは
レジスタ出力端TBPに与えられている検査ビットパター
ンと比較される。ビットパターンが検査ビットパターン
から区別されると、確実に誤りが存在する。逆推論は許
容されない。なぜならば、望ましくなく選ばれた検査パ
ターンに基づいて、たとえば隣接するメモリセルの間の
短絡のような誤りが認識されないからである。いますべ
ての比較器出力端Mikが配線オア導線により一括されて
いるとすれば、比較的粗い誤り位置発見しかワード線WL
により可能でないであろう。しかし、第１図中に示され
ているように、多くの配線オア導線PTBを有するアドレ
スマトリックスAMが比較器出力端Mikの一括のために使
用されるならば、誤りのあるｎ個のメモリセルの群NSPZ
または誤りのある個別メモリセルSPZが位置発見され得
る。配線オア導線PTBの信号から誤り形式認識回路FTEの
論理演算によりそれぞれ個別誤り信号および多重誤り信
号が形成され、また相応の出力端PTSFおよびPTMFに供給
される。
第２図には半導体メモリを検査するための４つの比較
器回路から成る装置が示されており、その際にデータ線
対DLi0,ON…DLi3,3Nはレジスタ出力端対TPB0,ON…TBP3,
3Nと比較可能であり、また比較器は比較器出力端Mi0…M
i3を有する。個別の比較器回路はその際に主として、冒
頭に記載したアリモトほかの文献中の回路装置において
も使用されるコンパレータCMPから成っている。コパレ
ータCMPは６つのｎチャネルMOSトランジスタ14ないし19
から成っており、その際にトランジスタ14および17から
成る直列回路、データ線DLi3、およびトランジスタ15お
よび16から成る直列回路、データ線DLi3の反転された信
号を導くデータ線DLi3Nはトランジスタ19のゲートと接
続されている。トランジスタ16のゲートはレジスタ出力
端TPB3と、またトランジスタ17のゲートはレジスタ出力
端TPB3Nと接続されている。トランジスタ14および15の
両ゲートは制御線COMPを介して駆動され、またトランジ
スタ19のゲートを基準電位に接続するトランジスタ18の
ゲートは別の制御線ATDTPを介して駆動される。トラン
ジスタ19は基準電位とｐチャネルMOSトランジスタ20を
介して供給電圧Ｖと接続されている比較器出力端Mi3と
の間に位置している。トランジスタ20のゲートは、イン
バータＩを介して制御線ATDTPと接続されている制御線A
TDTPNと接続されている。
たとえばデータ線DLi3が高電位を、従ってまたデータ
線DLi3Nが低電位を導くと、制御線COMPが高電位を導く
ならば、トランジスタ19のゲートは、レジスタ出力端TP
B3Nが高電位を、従ってまたレジスタ出力端TPB3が低電
位を導くときにのみ、高電位を得る。相応のことが、デ
ータ線DLi3が低電位を、またレジスタ出力端TPB3が高い
電位を導く場合にも当てはまる。すなわちトランジスタ
19のゲートは、レジスタからの検査ビットが読出された
メモリセルのビットと合致しないときにのみ、高電位を
得る。トランジスタ19はその際に導通しており、また比
較器出力端Mi3は誤りの場合に低電位を得る。比較器回
路のリセットは、制御線ATDTPが高電位を得て、それに
よってトランジスタ18が導通状態になり、それによって
トランジスタ19のゲートが低電位を得て、またそれによ
りトランジスタ19を遮断状態にすることにより行われ
る。インバータＩを介して制御線ATDTPNは低電位を得
て、それによってトランジスタ20は導通状態になり、ま
た比較器出力端Mi3は定義されて高電位を得る。
第３図には半導体メモリを検査するための本発明によ
る回路装置の４つの比較器回路から成る装置が示されて
おり、その際にデータ線対DLi0,0N…DLi3,3Nの信号はレ
ジスタ出力端対TPB0,0N…TPB3,3Nの信号と比較可能であ
り、また比較器回路は比較器出力端Mi0…Mi3を有する。
個別の比較器回路はその際に４つのｎチャネルMOSトラ
ンジスタ４ないし７および差動増幅器３から成るパリテ
ィドレイヤー回路PDにより形成される。このパリティド
レイヤー回路においてデータ線DLi3がトランジスタ４を
介して差動増幅器３の反転入力端１に、またトランジス
タ５を介して非反転入力端２に接続可能である。相応
に、データ線DLi3の反転された信号を導くデータ線DLi3
Nもトランジスタ６を介して差動増幅器３の反転入力端
１に、またトランジスタ７を介して非反転入力端２に接
続可能である。そのためにトランジスタ５および６のゲ
ートはレジスタ出力端TPB3と、またトランジスタ４およ
び７のゲートはレジスタ出力端TPB3の反転された信号を
導くレジスタ出力端TPB3Nと接続されている。その出力
端が比較器出力端Mi3である差動増幅器３は、制御線ATD
TPNと接続されているリセット入力端を有する。
データ線DLi3が高電位を、従ってまたデータ線DLi3N
が低電位を導くと、誤りの場合に、すなわちレジスタ出
力端TPB3が低電位を、またレジスタ出力端TPB3Nが低電
位を導くとき、高電位はトランジスタ４を介して差動増
幅器３の反転入力端１に、また低電位はトランジスタ７
を介して非反転入力端２に到達する。差動増幅器３は誤
りの場合にデータ線DLi3の信号を反転（回転）し、また
その出力端において低電位をとる。誤りが生じないなら
ば、トランジスタ５および６は導通状態になり、差動増
幅器は反転せず、また差動増幅器３の出力端Mi3は高い
電位をとる。
第４図には、第３図中に示されている差動増幅器が一
層詳細に示されている。差動増幅器は反転入力端１、非
反転入力端２、リセット入力端Ｒ、出力端Ｍを有し、ま
た３つのｎチャネルMOSトランジスタ８、９および13お
よび３つのｐチャネルMOSトランジスタ10、11および12
から構成されており、その際にそれぞれトランジスタ1
0、11および12のドレイン端子は供給電圧Ｖと接続され
ている。トランジスタ８ないし11はブリッジ回路を形成
しており、その際にトランジスタ10、11は負荷要素とし
ての役割をする。トランジスタ８、９のソース端子はト
ランジスタ13のドレイン端子と接続されており、トラン
ジスタ13はそのソース端子で基準電位と接続されてい
る。トランジスタ８のゲートは非反転入力端２と、また
トランジスタ９のゲートは反転入力端１と接続されてい
る。トランジスタ８と負荷要素としての役割をするトラ
ンジスタ10との間の接続節点はトランジスタ10および11
のゲートと接続されており、またトランジスタ９と負荷
要素としての役割をするトランジスタ11との間の接続節
点は増幅器出力端Ｍとして導き出されている。リセット
入力端Ｒはトランジスタ13のゲートおよびトランジスタ
12のゲートと接続されており、その際にトランジスタ12
はトランジスタ11に対して並列に接続されている。
入力端１が高電位を、また入力端２が低電位を与えら
れると、トランジスタ９は導通状態に、またトランジス
タ８は遮断状態になり、それによって出力端Ｍに低電位
が生ずる。反転入力端１が低電位を、また非反転入力端
２が高電位を与えられると、トランジスタ９は遮断状態
に、またトランジスタ８は導通状態になり、それによっ
て出力端Ｍに高電位が生ずる。リセットを行うために
は、リセット入力端Ｒが高電位から低電位に切換えら
れ、それによりトランジスタ13が遮断し、また出力端Ｍ
が低抵抗で供給電圧Ｖと接続され、また高電位におかれ
る。
第５図に示されている回路図は配線オア導線による比
較器出力端M00…M33の一括であり、その際に一層良好な
誤り位置発見のために４つの配線オア導線が設けられて
おり、また論理演算がアリモトほか文献の場合のように
導線の簡単な接続によってではなくｐチャネルスイッチ
ングトランジスタT00…T33を介して行われる。比較器出
力端M00…M03はたとえば四重対を形成しており、またト
ランジスタT00…T03のゲートと接続されており、これら
のトランジスタはそれらのソース端子で供給電圧Ｖと、
またそれらのドレイン端子で配線オア導線と接続されて
おり、その際に配線オア導線はアドレス出力端PTFOと接
続されている。アドレス出力端PTFOと接続されている配
線オア導線は、ゲートで制御線ATDTPと接続されている
ｎチャネルスイッチングトランジスタT1により基準電位
に接続可能であり、またインバータI1を介してアドレス
出力端PTFONと接続されている。相応の仕方で、各別の
四重対M1ないしM3はアドレス出力端PTF1ないしPTF3への
正確に配線オア導線と接続されており、これらの配線オ
ア導線はそれぞれトランジスタT2ないしT4により基準電
位に接続可能であり、またこれらの配線オア導線はイン
バータI2ないしI4を介してアドレス出力端PTF1ないしPT
F3と接続されている。16の比較器出力端が４つの四重対
に一括されているので、16/4＝４の配線オア導線、16の
ｐチャネルスイッチングトランジスタ、16/4＝４のｎチ
ャネルスイッチングトランジスタおよび16/4＝４のイン
バータが必要とされる。誤りは四重対レベルに至るまで
位置発見可能であり、また各四重対が固有のアドレス出
力端に対応付けられているので多重誤りも一義的に対応
付けられ得る。しかし、この回路装置の決定的な欠点
は、比較的多くの比較器出力端において非常に多数の配
線オア導線が必要とされることである。たとえば256の
比較器出力端が四重対に一括されているならば、既に25
6/4＝64の配線オア導線が必要とされる。
制御信号線ATDTPが高電位を保つと、トランジスタ１
ないし４は導通状態となり、また配線オア導線は基準電
位（低）に放電し得る。その後に検査の際にたとえば比
較器出力端M00…M03の四重対のなかで１つまたはそれ以
上の誤りが生ずると、四重対M0は誤りがあり、また出力
端PTF0と接続されている配線オア導線はトランジスタT0
0…T03の少なくとも１つにより供給電圧Ｖと接続されて
おり、それによって出力端PTF0は高電位を受け、またこ
うして誤りのある四重対M0を指示する。
第６図には半導体メモリを検査するための本発明によ
る回路装置の誤りアドレスマトリックスが示されてお
り、その際に比較器出力端は配線オア導線PTBm、PTBmN
の対により、誤り位置発見が個別メモリセルレベルで可
能であるように一括される。誤りのある個別メモリセル
から冗長の個別メモリセルへの切換は非常に費用がかか
るので、誤りアドレスマトリックスの形態のアドレスマ
トリックスは一般に誤り解析のためにのみ有意義であ
る。第６図中に示されているように、たとえば16の比較
器出力端M00…M33が４つの四重対M0…M3にグループ化さ
れ（４ビットのワード幅を有する検査ビットパター
ン）、ただし個別メモリセルレベルに結び付けられてい
るならば、最小1d（16）＝４の対の配線オア導線PTB0、
PTB0N…PTB3、PTB3Nが誤りアドレスを一義的に求めるた
めに必要である。配線オア導線の対はｎチャネルスイッ
チングトランジスタT1A、T1B…T4A、T4Bを介して基準電
位と接続可能であり、その際にこれらのスイッチングト
ランジスタのゲートは制御線ATDTPと接続されている。
配線オア導線PTBm、PYBmNの対のそれぞれの導線、たと
えば導線PTBmは１導線であり、また他方の導線は０導線
である。比較器出力端、たとえばM0はいま1d（16）＝４
（２を基底として16の対数をとる、すなわち16＝24なの
で４）のｐチャネルスイッチングトランジスタ、たとえ
ばT000…T003を介して、一義的に対応付けられている２
進コード、たとえは0000により０導線PTBmNとのみ結び
付けられており、その際に結び付けは、比較器出力端が
４つのｐチャネルスイッチングトランジスタのゲート
と、供給電圧Ｖがソース端子と、また配線オア導線がド
レイン端子と接続されていることにより行われる。別の
比較器出力端M01はその場合にたとえば２進コード0001
に対応付けられており、また、比較器出力端M00と異な
り、いまはｐチャネルスイッチングトランジスタT010の
ソース端子は０導線とではなく１導線と接続されてお
り、またトランジスタT011…T013のみが、トランジスタ
T00…T003のように、０導線と接続されている。相応の
仕方で、すべての比較器出力端M00…M33がそれらに対応
付けられている２進コードによりトランジスタを介して
１導線および／または０導線と結び付けられている。16
の比較器出力端を結び付けるための誤りアドレスマトリ
ックスに対して1d（16）＝４の対の配線オア導線、２・
1d（16）＝８のｎチャネルスイッチングトランジスタT1
A…T4Dおよび16・1d（16）＝64のｐチャネルスイッチン
グトランジスタT000…T333が必要である。
制御線ATDTP上に高電位が与えられていると、ｎチャ
ネルスイッチングトランジスタT1A…T4Bは導通状態とな
り、また、場合によっては充電されている配線オア導線
が基準電位に放電し得るので、低電位が１導線上にも０
導線上にも生ずる。たとえば比較器出力端M01が低電位
を供給すると、検査ビットおよび読出されたビットが合
致せず、また誤りが存在する。ｐチャネルスイッチング
トランジスタT010…T013のゲートにおける低電位により
これらが導通状態となり、それによって１導線PTB0およ
び０導線PTB1N…PTB3Nが高電位にされ、このことは誤り
アドレス0001に相当する。0000に等しくない各誤りアド
レスは、少なくとも誤りのある個別メモリセルが存在す
ることを意味する。誤りアドレスが0000に等しいなら
ば、このことは、誤りのある個別メモリセルが存在しな
いこと、または誤りアドレス0000を有する個別メモリセ
ルが誤りを有することを意味する。４ビットにより16の
状態のみが一義的にマークされ得るし、また16の個別メ
モリセルが誤りを有し得るので、たとえば別のビットが
誤りのない場合に対して設けられていなければならな
い。個別誤り（16の個別メモリセルのただ１つの個別メ
モリセルが誤りを有する）が存在することが確かめられ
ていると、誤りアドレスは一義的に誤りのある個別メモ
リセルのアドレスを指示する。多くの誤りのある個別メ
モリセルが生ずると、誤りアドレスは個別誤りアドレス
のビットごとのオア演算で生じ、また誤りアドレスはこ
の場合に常に0000に等しくない。
第７図には、誤りアドレス信号の同時の反転の際に個
別誤り認識を有する誤り形式認識回路を含んでいる本発
明による回路装置の回路図が示されている。その際にた
とえば４つの対の配線オア導線PTB0、PTB0N…PTB3、PTB
3Nおよび４つの対の誤りアドレス出力端PTF0、PTF0N…P
TF3、PTF3Nに対する入力端が設けられており、その際に
配線オア導線の１つの対PTBm、PTBmNの１つの導線、た
とえばPTBmは直接に１つの対の誤りアドレス出力端PTF
m、PTFmNの１つの出力端と接続されており、また誤りア
ドレス出力端の対の他方の出力端はインバータ、たとえ
ばIAを介して配線オア導線の対の導線、たとえばPTBmと
接続されている。配線オア導線の対PTB3、PTB3Nはたと
えば回路EXINにより結び付けられており、出力側で誤り
アドレス出力端の対PTF3、PTF3Nと接続されており、ま
たナンド回路NANDに対する入力信号EX3を供給する。等
しい仕方で配線オア導線の対PTB0、PTB0N…PTB2、PTB2N
が結び付けられており、またナンド回路NANDに対する別
の入力信号EX0…EX2を供給する。ナンド回路NANDの出力
端はインバータを介して個別誤り出力端PTSFと接続され
ており、また直接に、個別誤り出力端の反転された信号
を導く出力端PTSFNと接続されている。回路EXINは、２
つのインバータIA、IBおよび３つの２重ナンド要素N1…
N3から構成されているEXOR回路である。導線PTB3Nの信
号はそのためにたとえばインバータIAにより反転された
導線PTB3の信号とナンド要素N1により論理演算され、導
線PTB3の信号はナンド要素N2により論理演算され、また
両ナンド要素N1およびN2の出力端は、出力端EX3に導線P
TB3、PTB3Nの信号のEXOR論理演算を供給する別のナンド
要素N3の入力端を形成している。回路EXINの利点は、イ
ンバータIAが反転された誤り出力信号の形成のために利
用可能であることである。
アドレス形成の際に個々の配線オア導線ではなく配線
オア導線の対（０および１導線）が利用されるので、た
とえば誤りなし、個別誤りおよび多重誤りのような追加
的な情報が０および１導線からの論理的結び付きにより
形成され得る。個別誤りが生ずると、低電位に充電され
た配線オア導線の対PTBm、PTBmNが誤りアドレスにより
部分的に高電位と接続される。誤り形式認識回路の前に
接続されているアドレスマトリックスのなかで等しい出
力端がｐチャネルスイッチングトランジスタを介して０
導線もしくは１導線と個別誤りアドレスにより結び付け
られる。その結果、個別誤りの場合にはすべての０導線
PTBmNの信号はそれぞれ付属の１導線の信号と異なって
いなければならない。従って、個別誤りを求めるため、
それぞれ０導線が付属の１導線とEXOR論理演算され、ま
たEXOR論理演算出力端（EX0…EX3）はアンド回路により
一括される。なぜならば、このことは配線オア導線のす
べての対において同時に満たされていなければならない
からである。
第８図には、配線オア導線の対PTBm、PTBmNと、その
後に接続されており、誤りアドレス信号の同時の反転の
際に個別および多重誤り認識を有する誤り形式認識回路
とを有する冗長マトリックスを含んでいる本発明による
回路装置の回路図が示されている。冗長アドレスマトリ
ックスは、誤り位置発見が個別メモリセルレベルで行わ
れずに、誤りのあるｎ個のメモリセルの群のみが求めら
れ、また次いで冗長な誤りのないｎ個のメモリセルの群
に切換可能であることにより、誤りアドレスマトリック
スは異なっている。たとえば第８図中に示されているよ
うに、256の比較器出力端M00…M633が64の四重対M0…M6
3にグループ化されており（４ビット幅を有する検査パ
ターン）、また四重対として結び付けられているなら
ば、最小1d（256/4）＝６（４を基底として256の対数を
とる、すなわち256＝46なので６）対の配線オア導線PTB
0、PTB0N…PTB5、PTB5Nが誤りアドレスを求めるために
必要である。配線オア導線の対はｎチャネルスイッチン
グトランジスタT1A、T1B…T6A、T6Bを介して基準電位と
接続可能であり、その際にこれらのスイッチングトラン
ジスタのゲートは制御線ATDTPと接続されている。配線
オア導線PTBm、PTBmNの１つの対のそれぞれの導線、た
とえば導線PTBmは１導線であり、また他方の導線は０導
線である。比較器出力端の四重対、たとえばM1はいま４
・1d（256/4）＝24のｐチャネルスイッチングトランジ
スタT100…T105、T110…T115、T120…T125およびT130…
T135を介して一義的に対応付けられている２進コード、
対応付けられている000001により個別導線PTB0および５
つの０導線PTB1N…PTB5Nと結び付けられており、その際
に結び付けは、それぞれ比較器出力端がそれぞれ1d（25
6/4）＝６のｐチャネルスイッチングトランジスタのゲ
ートと、供給電圧Ｖがドレイン端子と、また配線オア導
線がソース端子と接続されていることにより行われる。
比較器出力端の四重対の４つの比較器出力端はそれらの
共通の四重対アドレスにより同時に０および１導線と結
び付けられている。相応の仕方ですべての比較器出力端
M00ないしM633は一義的に対応付けられている２進コー
ドによりトランジスタを介して１導線および／または０
導線と結び付けられている。比較器出力端の64の四重対
を結び付けるための冗長アドレスマトリックスに対して
1d（256/4）＝６対の配線オア導線、２・1d（256/4）＝
12のｎチャネルスイッチングトランジスタT1A…T6Bおよ
び256・1d（256/4）＝1536のｐチャネルスイッチングト
ランジスタT000…T8355が必要である。
冗長アドレスマトリックスの後に接続されている誤り
形式認識回路は入力側で６対の配線オア導線と接続され
ており、また出力側に６対の冗長アドレス出力端PTF0、
PTF0N…PTF5、PTF5Nを設けられており、その際に冗長ア
ドレス出力端の１つの対PTFm、PTFmNのそれぞれの導
線、たとえばPTBmは接続されており、また冗長アドレス
出力端の対のそれぞれ他方の出力端はインバータを介し
て配線オア導線の対の他方の導線、たとえばPTBmと接続
されている。個別誤り信号を形成するため、第７図の説
明で既に説明したように、それぞれ配線オア導線の１つ
の対の両導線はEXOR演算されており、またEXOR演算の出
力端は、出力側で個別誤り出力端PTSFと接続されている
アンド演算により一括されている。２つのインバータお
よび３つのナンド要素から成るEXINのEXOR−インバータ
回路は、第７図の場合のように、アドレス出力端を反転
するためのインバータ機能も１つの対の配線オア導線の
EXOR演算も提供する。６対の配線オア導線はEXOR−イン
バータ回路EXINによりEXOR演算されている。EXOR演算出
力端のアンド演算は２つの二重ナンド要素NAND1およびN
AND2により行われ、それらの出力端は二重ノア要素NOR1
により演算されており、その際にノア要素は出力側で直
接に個別誤り出力端PTSFと、またインバータを介して反
転された個別誤り出力端PTSFNと接続されている。たと
えば個別誤り出力端のようなただ１つの追加的な出力端
が誤りアドレス000000が存在するか誤りなしかの決定を
許すので、最小1d（256/4）＋１＝７の出力端が一義的
な供述に対して必要である。
必要な個別誤り認識回路に追加して、第８図に示され
ている誤り形式認識回路は、場合によっては検査自動化
装置の負担軽減の役割をし得る多重誤り出力端PTMFを有
する。配線オア導線の１つの対のそれぞれ両導線が低信
号を導くならば、誤りなしが存在しており、配線オア導
線のすべての対のそれぞれ両導線が互いに異なる信号を
導くならば、少なくとも２つの誤り、少なくとも多重誤
りが存在している。その結果、配線オア導線の１つの対
の両導線はそれぞれアンド要素により結び付けられるべ
きであり、またアンド要素の出力端はオア要素により多
重誤り出力端に一括されるべきである。第８図に示され
ている回路装置ではこのことは、配線オア導線の１つの
対のそれぞれ両導線が二重ナンド要素により結び付けら
れており、二重ナンド要素の出力端が２つの三重ナンド
要素NAND3およびNAND4により結び付けられており、三重
ナンド要素の出力端が二重ノア要素により結び付けられ
ており、その際に二重ノア要素の出力端がインバータを
介して多重誤り出力端PTMFと、また直接に反転された多
重誤り出力端PTMFNと接続されていることにより達成さ
れる。
制御線ATDTPが高電位（リセット）を与えられると、
ｎチャネルスイッチングトランジスタT1A…T6Bは導通状
態となり、また配線オア導線の対は、それらが基準電位
と接続されるので、低電位を受ける。リセットが行われ
た後に、制御線ATDTPは低電位を受け、また比較器出力
端M00…M633に有効な比較器結果が与えられる。誤りが
比較器出力端M1の四重対に対応付けられているメモリセ
ル四重対のなかに生ずると、６、12、18もしくは24のト
ランジスタ、たとえば24のトランジスタT100DT135が導
通状態となり、また配線オア導線の対０および１導線
を、メモリセル四重対に対応付けられているそのつどの
２進コードにより供給電圧Ｖ（高電位）と接続する。た
とえば比較器出力端M10およびM11が低電位（誤り）を供
給すると、両方の場合に、共通の四重対アドレスM1によ
り、等しい０および１導線が高電位におかれ、また誤り
形式認識回路がこのことを個別誤りとして認識する。な
ぜならば、ただ１つの個別のメモリセル四重対が誤りを
有するからである。しかし、たとえば相い異なる四重対
M0およびM1に属する比較器出力端M00およびM10が低信号
を供給すると、たとえばトランジスタT000およびT100が
導通状態となり、また０導線PTB0Nも１導線PTB0も高電
位を受ける。導線PTB0およびPTB0Nのナンド論理演算は
低電位を供給し、三重ナンド要素NAND3は出力端に高電
位を供給する。なぜならば、少なくとも１つの入力端が
低電位を有し、またノア要素NOR1が低電位を供給し、こ
のことがインバータにより多重誤り出力端において高い
電位になるからである。導線PTB0およびPTB0Nの信号が
もはや異なっていないので、個別誤り認識のEXOR論理演
算は低電位を供給し、NAND1の出力端は高電位を受け、
またNOR1の出力端、従ってまたPTSFは低電位を受ける
（個別誤りなし）。
上述のことは、ｎチャネルスイッチングトランジスタ
の代わりにｐチャネルスイッチングトランジスタを、ま
たｐチャネルスイッチングトランジスタの代わりにｎチ
ャネルスイッチングトランジスタを有し、またそれらの
供給電圧の極性が相応の仕方で適合されている回路装置
に対しても当てはまる。
フロントページの続き (56)参考文献 特開 昭63−106997（ＪＰ，Ａ) 特開 平２−161700（ＪＰ，Ａ) ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨ Ｅ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥ ＳＴ ＣＯＮＦＥＲＥＮＣＥ 29−31 Ａｕｇｕｓｔ 1989，ｐａｇｅｓ 322 −326，ＩＥＥＥ，Ｎｅｗ Ｙｏｒｋ, ＵＳ，Ｙ．ＭＡＴＳＵＤＡ ｅｔ ａ ｌ．：”Ａ ｎｅｗ ａｒｒａｙ ａｒ ｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ｐａｒ ａｌｌｅｌ ｔｅｓｔｉｎｇ ｉｎ Ｖ ＬＳＩ ｍｅｍｏｒｉｅｓ" ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨ Ｅ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥ ＳＴ ＣＯＮＦＥＲＥＮＣＥ １−３ Ｓｅｐｔｅｍｂｅｒ 1987，ｐａｇｅｓ 1066−1071，ＩＥＥＥ，Ｎｅｗ Ｙｏ ｒｋ，ＵＳ，Ｊ．ＩＮＯＵＥ ｅｔ ａ ｌ．：”Ｐａｒａｌｌｅｌ ｔｅｓｔｉ ｎｇ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ｍｅｍｏｒｉｅｓ" ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＵＴＥＲＳ，ｖｏｌｕ ｍｅ 38，Ｎｏ ３，Ｍａｒｃｈ 1989，Ｎｅｗ Ｙｏｒｋ，ＵＳ，ｐａｇ ｅｓ 394−407，Ｐ．ＭＡＺＵＭＤＥＲ ｅｔ ａｌ：”Ｐａｒａｌｌｅｌ ｔ ｅｓｔｉｎｇ ｆｏｒ ｐａｔｔｅｒｎ −ｓｅｎｓｉｔｉｖｅ ｆａｕｌｔｓ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｒ ａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒ ｉｅｓ" (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 H01L 21/66

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】種々の検査パターンを有する並列検査によ
    り半導体メモリを検査するための回路装置であって、 任意のｎ個の群の検査ビットが少なくとも１つのｎビッ
    ト幅のレジスタ（REG）に書込み可能であり、 それぞれレジスタ（REG）内に位置しているｎ個の群の
    検査ビットが半導体メモリのデータ線（DL、DLi′）を
    介して共通のワード線（WL）を有する多数の、ｎ個のメ
    モリセルの群（NSPZ）に書込み可能であり、 それぞれレジスタ（REG）内に位置しているｎ個の群の
    検査ビットが多数の比較器回路（MC）に供給可能であ
    り、 共通のワード線（WL）を有するｎ個のメモリセルの群の
    ビットパターンが半導体メモリのデータ線（DLi′、D
    L、DLi）を介して読出し可能であり、またｎ個の群の検
    査ビットと多数の比較器回路（MC）で比較可能であり、 また多数の比較器回路（MC）の比較器出力端（Mik）が
    配線オア導線（PTB）により一括されている回路装置に
    おいて、 多数の比較器回路（MC）の比較器出力端（Mik）が配線
    オア導線（PTBm、PTBmN）の対によりアドレスマトリッ
    クス（AM）に一括されており、その際に配線オア導線の
    それぞれ１つの対は１つのアドレスビットに相当してお
    り、 配線オア導線（PTBm、PTBmN）の対のそれぞれの導線
    （たとえばPTBm）がアドレス出力端（PTFm）と接続され
    ており、 配線オア導線の１つの対のそれぞれ第１の導線が０導線
    （PTBmN）を、また第２の導線が１導線（PTBm）を形成
    しており、 それぞれ０導線も１導線も第１の伝導形式（ｎ）のスイ
    ッチングトランジスタ（T1A…T6B）により基準電位にあ
    る導線に接続可能であり、 また第２の伝導形式（ｐ）のスイッチングトランジスタ
    （T000…T6335）を介して０導線および／または１導線
    が供給電圧（Ｖ）に接続可能であり、またこれらのスイ
    ッチングトランジスタ（T000…T6335）のゲートが比較
    器出力端（M00…M633）と接続されている ことを特徴とする半導体メモリの検査回路装置。
  2. 【請求項２】アドレスマトリックス（AM）が、誤りのあ
    る個別メモリセル（SPZ）を位置発見するために、誤り
    アドレスマトリックスとして構成されており、その際に
    各比較器出力端（たとえばM01）に一義的に２進コード
    （たとえば0001）が対応付けられており、また供給電圧
    （Ｖ）が第２の伝導形式のスイッチングトランジスタ
    （たとえばT010…T013）を介してそのつどの２進コード
    （たとえば0001）に相当する１導線（たとえばPTB0）お
    よび０導線（たとえばPTB1N…PTB3N）の組み合わせに接
    続可能であることを特徴とする請求の範囲１記載の回路
    装置。
  3. 【請求項３】アドレスマトリックス（AM）が、誤りのあ
    るｎ個のメモリセルの群（NSPZ）を位置発見するため
    に、冗長アドレスマトリックスとして構成されており、
    その際に各ｎ個の群の比較器出力端（たとえばM1）に一
    義的に２進コード（たとえば000001）が対応付けられて
    おり、また供給電圧（Ｖ）が第２の伝導形式のスイッチ
    ングトランジスタ（T100…T136）を介してそのつどの２
    進コード（たとえば000001）に相当する１導線（たとえ
    ばPTB0）および０導線（たとえばPTB1N…PTB5N）の組み
    合わせに接続可能であることを特徴とする請求の範囲１
    記載の回路装置。
  4. 【請求項４】配線オア導線（PTBm、PTBmN）の対が誤り
    形式認識回路（FTE）の入力端と接続されていることを
    特徴とする請求の範囲１記載の回路装置。
  5. 【請求項５】誤り形式認識回路（FTE）が個別誤りを認
    識するための回路部分を含んでおり、この回路部分が配
    線オア導線（PTBm、PTBmN）の対をそれぞれEXOR論理演
    算に供給し、またEXOR論理演算の出力端が、出力側で個
    別誤り出力端（PTSF）と接続されているアンド論理演算
    により一括されていることを特徴とする請求の範囲４記
    載の回路装置。
  6. 【請求項６】誤り形式認識回路（FTE）のEXOR論理演算
    が３つの二重ナンド要素（N1、N2およびN3）および２つ
    のインバータ（IAおよびIB）を有する回路（EXIN）によ
    り実現されていることを特徴とする請求の範囲５記載の
    回路装置。
  7. 【請求項７】誤り形式認識回路（FTE）が多重誤りを認
    識するための回路部分を含んでおり、この回路部分が配
    線オア導線（PTBm、PTBmN）の対をそれぞれEXOR論理演
    算に供給し、またEXOR論理演算の出力端が、出力側で多
    重誤り出力端（PTMF）と接続されているオア論理演算に
    より一括されていることを特徴とする請求の範囲４記載
    の回路装置。
  8. 【請求項８】種々の検査パターンを有する並列検査によ
    り半導体メモリを検査するための回路装置であって、 任意のｎ個の群の検査ビットが少なくとも１つのｎビッ
    ト幅のレジスタ（REG）に書込み可能であり、 それぞれレジスタ（REG）内に位置しているｎ個の群の
    検査ビットが半導体メモリのデータ線（DL、DLi′）を
    介して共通のワード線（WL）を有する多数の、ｎ個のメ
    モリセルの群（NSPZ）に書込み可能であり、 それぞれレジスタ（REG）内に位置しているｎ個の群の
    検査ビットが多数の比較器回路（MC）に供給可能であ
    り、 共通のワード線（WL）を有するｎ個のメモリセルの群の
    ビットパターンが半導体メモリのデータ線（DLi′、D
    L、DLi）を介して読出し可能であり、またｎ個の群の検
    査ビットと多数の比較器回路（MC）で比較可能であり、 また多数の比較器回路（MC）の比較器出力端（Mik）が
    配線オア導線（PTB）により一括されている回路装置に
    おいて、 少なくとも１つの比較器回路が４つのスイッチングトラ
    ンジスタ（４、５、６、７）および１つの差動増幅器
    （３）を有するパリティドレイヤー回路（PD）として構
    成されており、 第１のスイッチングトランジスタ（４）のゲートがレジ
    スタ出力端対（TPB3、3N）の第１の出力端と接続されて
    おり、またデータ線対（DLi3、3N） の第１の導線が第１のスイッチングトランジスタ（４）
    により差動増幅器（３）の反転入力端（１）に接続可能
    であり、 第２のスイッチングトランジスタ（５）のゲートがレジ
    スタ出力端対（TPB3、3N）の第２の出力端と接続されて
    おり、またデータ線対（DLi3、3N） の第１の導線が第２のスイッチングトランジスタ（４）
    により差動増幅器（３）の非反転入力端（２）に接続可
    能であり、 第３のスイッチングトランジスタ（６）のゲートがレジ
    スタ出力端対（TPB3、3N）の第２の出力端と接続されて
    おり、またデータ線対（DLi3、3N）の第２の導線が第３
    のスイッチングトランジスタ（４）により差動増幅器
    （３）の反転入力端（２）に接続可能であり、 第４のスイッチングトランジスタ（７）のゲートがレジ
    スタ出力端対（TPB3、3N）の第１の出力端と接続されて
    おり、またデータ線対（DLi3、3N）の第２の導線が第４
    のスイッチングトランジスタ（７）により差動増幅器
    （３）の非反転入力端（２）に接続可能であり、 レジスタ出力端対においてそれぞれ第２の出力端が第１
    の出力端の反転された信号を、またデータ線対において
    それぞれ第２の導線が第１の導線の反転された信号を導
    き、 メモリセルの検査の際に、メモリセルの書込まれた検査
    ビットがメモリセルの読出されたビットと合致するなら
    ば、データ線対（DLi3、3N）の第１の導線がレジスタ出
    力端対（TPB3、3N）の第２の出力端（TPB3）と等しい論
    理信号を導き、そして 比較器出力端（Mi3）が差動増幅器（３）の出力端と接
    続されている ことを特徴とする半導体メモリの検査回路装置。
JP3513847A 1990-09-11 1991-08-29 種々の検査パターンを有する並列検査による半導体メモリの検査回路装置 Expired - Lifetime JP3022990B2 (ja)

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ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＵＴＥＲＳ，ｖｏｌｕｍｅ ３８，Ｎｏ ３，Ｍａｒｃｈ １９８９，Ｎｅｗ Ｙｏｒｋ，ＵＳ，ｐａｇｅｓ ３９４−４０７，Ｐ．ＭＡＺＵＭＤＥＲ ｅｔ ａｌ："Ｐａｒａｌｌｅｌ ｔｅｓｔｉｎｇ ｆｏｒ ｐａｔｔｅｒｎ−ｓｅｎｓｉｔｉｖｅ ｆａｕｌｔｓ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｉｅｓ"
ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ ＣＯＮＦＥＲＥＮＣＥ １−３ Ｓｅｐｔｅｍｂｅｒ １９８７，ｐａｇｅｓ １０６６−１０７１，ＩＥＥＥ，Ｎｅｗ Ｙｏｒｋ，ＵＳ，Ｊ．ＩＮＯＵＥ ｅｔ ａｌ．："Ｐａｒａｌｌｅｌ ｔｅｓｔｉｎｇ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ｍｅｍｏｒｉｅｓ"
ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ ＣＯＮＦＥＲＥＮＣＥ ２９−３１ Ａｕｇｕｓｔ １９８９，ｐａｇｅｓ ３２２−３２６，ＩＥＥＥ，Ｎｅｗ Ｙｏｒｋ，ＵＳ，Ｙ．ＭＡＴＳＵＤＡ ｅｔ ａｌ．："Ａ ｎｅｗ ａｒｒａｙ ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ｐａｒａｌｌｅｌ ｔｅｓｔｉｎｇ ｉｎ ＶＬＳＩ ｍｅｍｏｒｉｅｓ"

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