JP3545535B2 - 半導体メモリ試験方法および装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体メモリを試験する半導体メモリ試験装置に関する。
【0002】
【従来の技術】
図7は従来の半導体メモリ試験装置の構成図である。この半導体メモリ試験装置はタイミング発生器51とパターン発生器52と不良解析メモリ53と波形整形器54と論理比較器55により構成され、被試験メモリ56の試験を行う。
【0003】
タイミング発生器51で発生する基準クロックに従ってパターン発生器52は被試験メモリ56に与えるアドレス信号、試験データ、制御信号を出力する。これらの信号は波形整形器54に与えられ、ここで試験に必要な波形に整形されて被試験メモリ56に印加される。被試験メモリ56は、制御信号によって試験データの書き込み/読み出しの制御が行われている。被試験メモリ56から読み出された試験データは論理比較器55に与えられ、ここでパターン発生器52から出力された期待値データと比較され、その一致/不一致により被試験メモリ56の良否判定が行われ、不一致のときは、不良解析メモリ53に“1”のフェイルデータが格納される。
【0004】
図8は不良解析メモリ53の構成図である。不良解析メモリ53はアドレス選択部61とメモリコントロール部62とメモリ部63で構成されている、アドレス選択部61はパターン発生器52からのアドレス信号を上位アドレスと下位アドレスに分け、上位アドレスはメモリコントロール部62に出力し、下位アドレスはメモリ部63に出力する、ここで、メモリ部63は上位アドレスの個数分存在する。メモリコントロール部62は論理比較器55からファイルデータが出力されると、上位アドレスで示されるメモリ部63に書き込み信号を出力し、メモリ部63に被試験メモリ56のフェイルデータを格納する。試験終了後、不良解析メモリ53の内容を調べることにより、被試験メモリ56の不良アドレスの解析を行う。
【0005】
【発明が解決しようとする課題】
従来の不良解析メモリのフェイルデータ高速読み出し方法の1つに圧縮メモリを利用した方法がある。圧縮メモリとはあるアドレス領域を圧縮したフェイルデータを蓄えておくメモリで、圧縮したアドレス領域(ブロック)に1つでも不良セルが存在すると圧縮メモリに“1”を格納する。
【0006】
図9は不良解析メモリと圧縮メモリの一例を示す図である。不良解析メモリは1つのブロックが4×4のセルからなる4×4のブロックに分割され、圧縮メモリは不良解析メモリの各ブロックのX方向、Y方向のアドレスに対応して16個の領域からなっている。そして不良解析メモリの各領域には不良解析メモリの対応するブロック内に1つでも不良セルが存在すれば、“1”のデータが格納される。
【0007】
図9の場合、不良解析メモリの(0,0),(1,1),(2,1)(2,2)のブロックに不良セルが存在するため、圧縮メモリの対応する領域に“1”のデータが書き込まれている。そして圧縮メモリを読み出して“1”が格納されている領域に対応する、不良解析メモリのブロックのみデータを読み出すことにより、読み出しの回数を減らし、読み出しの高速化が図られている。
【0008】
しかしながら、不良解析メモリの圧縮メモリブロックに不良セルが1つでもあると、そのブロック内全てのフェイル情報を不良解析メモリから読み出すため、図10のように、全ての圧縮メモリブロックに不良セルが存在すると、不良解析メモリの全ブロックの読み出しを行うことになり、読み出し回数が増え、読み出し速度が遅くなる、
また、被試験メモリであるDRAM等が大容量化することによってブロック単位の容量が大きくなり、圧縮メモリで不良ブロックが数ブロックだとしても読み出し時間がかかる。また、1ブロック単位の容量を小さくすると圧縮メモリの容量が大きくなるため、圧縮メモリの読み出しに時間がかかってしまい、全体的な読み出し時間は大きくなる。
【0009】
本発明の目的は、不良解析メモリからのフェイルデータの読み出しの高速化を図った半導体メモリ試験方法および装置を提供することにある。
【0010】
【課題を解決するための手段】
本発明の半導体メモリ試験方法は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスを求め、不良解析メモリからのフェイルデータの読出し時、各ブロックの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことを特徴とする。
【0011】
また、本発明の半導体メモリ試験装置は、
不良解析メモリの各ブロック内に存在する不良セルのアドレスのうちでそれぞれ最小のアドレス、最大のアドレスが格納される最小アドレスレジスタ、最大アドレスレジスタと、
不良解析メモリの各ブロックの読み出しアドレスを最小アドレスレジスタ、最大アドレスレジスタにそれぞれ格納されている最小のアドレス、最大のアドレスとそれぞれ比較する第1、第2の大小比較手段と、
前記読み出しアドレスが最小のアドレスより小さく、かつ不良解析メモリの、前記読み出しアドレスのファイルデータが不良セルを示しているとき、前記読み出しアドレスを最小アドレスレジスタに格納する手段と、
前記読み出しアドレスが最大のアドレスより大きく、かつ不良解析メモリの、前記読み出しアドレスのフェイルデータが不良セルを示しているとき、前記読み出しアドレスを最大アドレスレジスタに格納する手段と、
不良解析メモリからフェイルデータを読み出すとき、各ブロックの前記最小アドレスレジスタに格納されている最小アドレスと最大アドレスレジスタに格納されている最大アドレスの範囲のデータのみ読み出す手段を有する。
【0012】
本発明は、圧縮メモリを使用した半導体メモリ試験方法において、圧縮されたブロック内に存在する不良セルのアドレスのうちで最小のアドレスと最大のアドレスをデバイス試験中に見つけて、各ブロック内で最小と最大のアドレスの間だけデータの読み出しを行うことによって、不良ブロックの読み出し回数を減らし、読み出しの高速化を計るものである。
【0013】
従来の方法では、図6に示すような不良セルがあった場合、ブロック内全てのアドレスのフェイルデータを不良解析メモリから読み出すため16回の読み出しを行わなければならない。これはフェイルデータがアドレス圧縮されているためブロック内のどこに不良セルが何個あるか分からないためであり、このブロック内の不良セルの正確な情報を得るために不良解析メモリからこのブロックで圧縮されたアドレスのフェイルデータを全て読み出す。これを解決するためにはブロック内のどこに不良セルがあるかを見つけるようにする。そしてブロック内の全アドレスのフェイルデータを読み出すのではなく、不良セルがあるアドレスのみを読み出し対象として読み出し回数を減らす。不良ブロック内の不良セル全てのアドレス値は格納できないため(不良解析メモリと同じくらいハードウェア量が大きくなる)ブロック内の不良セルの最小アドレス、最大アドレスを見つけてこの間のアドレスのフェイルデータを読み出し対象とする。図6の例ではアドレスY−#E,X−#0(以下#EOとする)と#E3に不良セルがあるため、#E0を最小アドレス、#E3を最大アドレスにしてその間の領域を読み出すとすると、従来の方法では16回の読み出しが必要だったのが、本発明では4回の読み出しで十分であり、これで読出しの高速化が行われたことになる。
【0014】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【0015】
図1は本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの構成図である。
【0016】
AFM(Address Fail Memory)1は被試験メモリと同等の容量を持ち、フェイルデータが格納される不良解析メモリで、m個のブロックに分割されている。CFM(Compact Fail Memory)2はAFM1のアドレス圧縮したフェイルデータが格納される圧縮メモリである。CFMアドレス選択器3はパターン発生器からのアドレスをデコードして、CFM2のアドレス(#0〜#m−1)を選択する。圧縮アドレス選択器4は被試験メモリの圧縮されるアドレスを選択する。CFMアドレス選択器3で選択されたアドレスはDフリップフロップ5にラッチされた後、テコーダ6でデコードされる。圧縮アドレス選択器4で選択されたアドレスはDフリップフロップ7にラッチされる。CFM2の各ブロック#1,#2,…,#m(CFMアドレス#0,#1,…,#m−1)に対応して、アンドゲート8,11と、最小アドレスジスタ9と、最大アドレスレジスタ12と、大小比較器10、13が設けられている。最小アドレスレジスタ9、最大アドレスレジスタ12には、それぞれデバイス試験開始後、圧縮されるアドレスの最大値、#0がパターン発生器からの試験スタート信号によってセット、リセットされる。そして圧縮されたあるブロックで“1”のフェイルデータが存在すると、CFM2にアドレス圧縮されたフェイルデータが格納される。そして大小比較器10、13で、圧縮されたアドレスはそれぞれ最小アドレスレジスタ9、最大アドレスレジスタ10に保持されている最小アドレス、最大アドレスと比較され、最小アドレスより小さいとき、アンドゲート8の出力が“1”となって、そのアドレスが最小アドレスレジスタ9に格納され、最大アドレスより大きいとき、アンドゲート11の出力が“1”となって、そのアドレスが最大アドレスレジスタ12に格納される。そして試験終了後不良セルのあった(CFM2の読み出しデータが“1”)ブロックの読み出し範囲は最小アドレスレジスタ9に格納されている最小アドレスと、最大アドレスレジスタ12に格納されている最大アドレスの間となる。
【0017】
図2はCFM2の読み出し時の処理を示すフローチャートである。まず、ブロックポインタBPを#0として(ステップ21)、圧縮メモリであるCFM2から#1番目の圧縮されたフェイルデータを読み出す(ステップ22)。フェイルデータが“1”か“0”か判定する(ステップ23)。フェイルデータが“0”であれば、ブロックポインタBPが最終ブロックアドレスBPSPAかどうか判定する(ステップ24)。最終ブロックアドレスBPSPAであれば、最後のブロックまで処理が済んだので、処理を終了し、そうでなければブロックポインタBPをインクリメントし(ステップ25)、ステップ22に戻る。ステップ23でフェイルデータが“1”であったならば、ブロックポインタBPが示すブロックの最小アドレスレジスタ9、最大アドレスレジスタ13にそれぞれ格納されている最小アドレス、最大アドレスをアドレスポインタAP、ストップアドレスSPAにロードし(ステップ26)、AFM1のデータを読み出す(ステップ27)。次に、アドレスポインタAPの値をストップアドレスSPAの値と比較する(ステップ28)。アドレスポインタAPの値がストップアドレスSPAに等しくなければ、アドレスポインタAPをインクリメントし(ステップ29)、ステップ27に戻る。アドレスポインタAPの値がストップアドレスSPAに等しければ、ステップ22に戻る。
【0018】
図3はポインタ制御のブロック図である。デコータ6で当該ブロックがデコードされると、最小アドレスレジスタ9に格納されている最小アドレス、最大アドレスレジスタ12に格納されている最大アドレスがそれぞれアンドゲート31、32を経てそれぞれSTAレジスタ33、SPAレジスタ34に格納される。STAレジスタ33に格納された最小アドレスはCFM2からフェイル信号によってAPレジスタ35にロードされる。SPAレジスタ34の値とAPレジスタ35の値は排他的ノアゲート36に入力される。APレジスタ35に格納されているアドレスポインタAPの値はアドレスポインタ選択器4に入力される。BPSTA37にはブロックスタートアドレスがセットされ、これはさらにBPレジスタ38にセットされる。BPSPAレジスタ39にはブロックストップアドレスBPSPAが格納されている。BPレジスタ38に格納されているブロックポインタBPの値とBPSPAレジスタ39に格納されているブロックストップアドレスBPSPAは排他的ノアゲート40に入力され、BPレジスタ38に格納されているBPポインタの値はアドレスポインタ選択器41に入力される。アドレスポインタ41はAPレジスタ35に格納されているAPポインタまたはBPレジスタ38に格納されているBPポインタを選択し、メモリ部およびCFMアドレス選択器3に出力される。アンドゲート42は排他的ノアゲート36と40の出力を入力し、両出力が共に“1”のとき、CFM2の読み出しが終了したことを示すリードエンド信号を出力する。
【0019】
図4に示すようなフェイル情報が格納された不良解析メモリを本発明を用いてアクセスしたときの回数は図5に示すようになる。従来の方法では、全ブロックが不良ブロックなため、圧縮メモリのアクセス回数は16回、不良解析メモリのアクセス回数は16×16=256回となるが、本発明によれば不良解析メモリのアクセス回数は43回であり、大幅に減っており、不良解析メモリの読出しの高速化が図れたことがわかる。
【0020】
【発明の効果】
以上説明したように、本発明は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことにより、不良解析メモリからのフェイルデータの読み出しが高速化される効果がある
。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの回路図である。
【図2】図1の実施形態におけるAFM1からのフェイルデータの読み出し処理を示すフローチャートである。
【図3】図1の実施形態におけるポインタ制御回路の回路図である。
【図4】不良解析メモリのフェイル情報の例を示す図である。
【図5】図4の不良解析メモリに対して本発明を実施したときの不良解析メモリのアクセス回数を示す図である。
【図6】本発明の原理を示す、アドレス圧縮された不良解析メモリと圧縮メモリに格納された、さらに他のデータ例を示す図である。
【図7】従来の半導体メモリ試験装置の構成図である。
【図8】図7中の不良解析メモリ53の構成図である。
【図9】アドレス圧縮された不良解析メモリと圧縮メモリに格納されたデータ例を示す図である。
【図10】アドレス圧縮された不良解析メモリと圧縮メモリに格納された他のデータ例を示す図である。
【符号の説明】
1 AFM
2 CFM
3 CFMアドレス選択器
4 圧縮アドレス選択器
5,7 Dフリップフロップ
6 デコーダ
8,11 アンドゲート
9 最小アドレスレジスタ
10,13 大小比較器
12 最大アドレスレジスタ
21〜29 ステップ
31,32 アンドゲート
33 STAレジスタ
34 SPAレジスタ
35 APレジスタ
36,40 排他的ノアゲート
37 BPSTAレジスタ
38 BPレジスタ
39 BPSPAレジスタ
41 アドレスポインタ選択器
42 アンドゲート
51 タイミング発生器
52 パターン発生器
53 不良解析メモリ
54 波形整形器
55 論理比較器
56 被試験メモリ
61 アドレス選択部
62 メモリコントロール部
63 メモリ部
【発明の属する技術分野】
本発明は、半導体メモリを試験する半導体メモリ試験装置に関する。
【0002】
【従来の技術】
図7は従来の半導体メモリ試験装置の構成図である。この半導体メモリ試験装置はタイミング発生器51とパターン発生器52と不良解析メモリ53と波形整形器54と論理比較器55により構成され、被試験メモリ56の試験を行う。
【0003】
タイミング発生器51で発生する基準クロックに従ってパターン発生器52は被試験メモリ56に与えるアドレス信号、試験データ、制御信号を出力する。これらの信号は波形整形器54に与えられ、ここで試験に必要な波形に整形されて被試験メモリ56に印加される。被試験メモリ56は、制御信号によって試験データの書き込み/読み出しの制御が行われている。被試験メモリ56から読み出された試験データは論理比較器55に与えられ、ここでパターン発生器52から出力された期待値データと比較され、その一致/不一致により被試験メモリ56の良否判定が行われ、不一致のときは、不良解析メモリ53に“1”のフェイルデータが格納される。
【0004】
図8は不良解析メモリ53の構成図である。不良解析メモリ53はアドレス選択部61とメモリコントロール部62とメモリ部63で構成されている、アドレス選択部61はパターン発生器52からのアドレス信号を上位アドレスと下位アドレスに分け、上位アドレスはメモリコントロール部62に出力し、下位アドレスはメモリ部63に出力する、ここで、メモリ部63は上位アドレスの個数分存在する。メモリコントロール部62は論理比較器55からファイルデータが出力されると、上位アドレスで示されるメモリ部63に書き込み信号を出力し、メモリ部63に被試験メモリ56のフェイルデータを格納する。試験終了後、不良解析メモリ53の内容を調べることにより、被試験メモリ56の不良アドレスの解析を行う。
【0005】
【発明が解決しようとする課題】
従来の不良解析メモリのフェイルデータ高速読み出し方法の1つに圧縮メモリを利用した方法がある。圧縮メモリとはあるアドレス領域を圧縮したフェイルデータを蓄えておくメモリで、圧縮したアドレス領域(ブロック)に1つでも不良セルが存在すると圧縮メモリに“1”を格納する。
【0006】
図9は不良解析メモリと圧縮メモリの一例を示す図である。不良解析メモリは1つのブロックが4×4のセルからなる4×4のブロックに分割され、圧縮メモリは不良解析メモリの各ブロックのX方向、Y方向のアドレスに対応して16個の領域からなっている。そして不良解析メモリの各領域には不良解析メモリの対応するブロック内に1つでも不良セルが存在すれば、“1”のデータが格納される。
【0007】
図9の場合、不良解析メモリの(0,0),(1,1),(2,1)(2,2)のブロックに不良セルが存在するため、圧縮メモリの対応する領域に“1”のデータが書き込まれている。そして圧縮メモリを読み出して“1”が格納されている領域に対応する、不良解析メモリのブロックのみデータを読み出すことにより、読み出しの回数を減らし、読み出しの高速化が図られている。
【0008】
しかしながら、不良解析メモリの圧縮メモリブロックに不良セルが1つでもあると、そのブロック内全てのフェイル情報を不良解析メモリから読み出すため、図10のように、全ての圧縮メモリブロックに不良セルが存在すると、不良解析メモリの全ブロックの読み出しを行うことになり、読み出し回数が増え、読み出し速度が遅くなる、
また、被試験メモリであるDRAM等が大容量化することによってブロック単位の容量が大きくなり、圧縮メモリで不良ブロックが数ブロックだとしても読み出し時間がかかる。また、1ブロック単位の容量を小さくすると圧縮メモリの容量が大きくなるため、圧縮メモリの読み出しに時間がかかってしまい、全体的な読み出し時間は大きくなる。
【0009】
本発明の目的は、不良解析メモリからのフェイルデータの読み出しの高速化を図った半導体メモリ試験方法および装置を提供することにある。
【0010】
【課題を解決するための手段】
本発明の半導体メモリ試験方法は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスを求め、不良解析メモリからのフェイルデータの読出し時、各ブロックの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことを特徴とする。
【0011】
また、本発明の半導体メモリ試験装置は、
不良解析メモリの各ブロック内に存在する不良セルのアドレスのうちでそれぞれ最小のアドレス、最大のアドレスが格納される最小アドレスレジスタ、最大アドレスレジスタと、
不良解析メモリの各ブロックの読み出しアドレスを最小アドレスレジスタ、最大アドレスレジスタにそれぞれ格納されている最小のアドレス、最大のアドレスとそれぞれ比較する第1、第2の大小比較手段と、
前記読み出しアドレスが最小のアドレスより小さく、かつ不良解析メモリの、前記読み出しアドレスのファイルデータが不良セルを示しているとき、前記読み出しアドレスを最小アドレスレジスタに格納する手段と、
前記読み出しアドレスが最大のアドレスより大きく、かつ不良解析メモリの、前記読み出しアドレスのフェイルデータが不良セルを示しているとき、前記読み出しアドレスを最大アドレスレジスタに格納する手段と、
不良解析メモリからフェイルデータを読み出すとき、各ブロックの前記最小アドレスレジスタに格納されている最小アドレスと最大アドレスレジスタに格納されている最大アドレスの範囲のデータのみ読み出す手段を有する。
【0012】
本発明は、圧縮メモリを使用した半導体メモリ試験方法において、圧縮されたブロック内に存在する不良セルのアドレスのうちで最小のアドレスと最大のアドレスをデバイス試験中に見つけて、各ブロック内で最小と最大のアドレスの間だけデータの読み出しを行うことによって、不良ブロックの読み出し回数を減らし、読み出しの高速化を計るものである。
【0013】
従来の方法では、図6に示すような不良セルがあった場合、ブロック内全てのアドレスのフェイルデータを不良解析メモリから読み出すため16回の読み出しを行わなければならない。これはフェイルデータがアドレス圧縮されているためブロック内のどこに不良セルが何個あるか分からないためであり、このブロック内の不良セルの正確な情報を得るために不良解析メモリからこのブロックで圧縮されたアドレスのフェイルデータを全て読み出す。これを解決するためにはブロック内のどこに不良セルがあるかを見つけるようにする。そしてブロック内の全アドレスのフェイルデータを読み出すのではなく、不良セルがあるアドレスのみを読み出し対象として読み出し回数を減らす。不良ブロック内の不良セル全てのアドレス値は格納できないため(不良解析メモリと同じくらいハードウェア量が大きくなる)ブロック内の不良セルの最小アドレス、最大アドレスを見つけてこの間のアドレスのフェイルデータを読み出し対象とする。図6の例ではアドレスY−#E,X−#0(以下#EOとする)と#E3に不良セルがあるため、#E0を最小アドレス、#E3を最大アドレスにしてその間の領域を読み出すとすると、従来の方法では16回の読み出しが必要だったのが、本発明では4回の読み出しで十分であり、これで読出しの高速化が行われたことになる。
【0014】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【0015】
図1は本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの構成図である。
【0016】
AFM(Address Fail Memory)1は被試験メモリと同等の容量を持ち、フェイルデータが格納される不良解析メモリで、m個のブロックに分割されている。CFM(Compact Fail Memory)2はAFM1のアドレス圧縮したフェイルデータが格納される圧縮メモリである。CFMアドレス選択器3はパターン発生器からのアドレスをデコードして、CFM2のアドレス(#0〜#m−1)を選択する。圧縮アドレス選択器4は被試験メモリの圧縮されるアドレスを選択する。CFMアドレス選択器3で選択されたアドレスはDフリップフロップ5にラッチされた後、テコーダ6でデコードされる。圧縮アドレス選択器4で選択されたアドレスはDフリップフロップ7にラッチされる。CFM2の各ブロック#1,#2,…,#m(CFMアドレス#0,#1,…,#m−1)に対応して、アンドゲート8,11と、最小アドレスジスタ9と、最大アドレスレジスタ12と、大小比較器10、13が設けられている。最小アドレスレジスタ9、最大アドレスレジスタ12には、それぞれデバイス試験開始後、圧縮されるアドレスの最大値、#0がパターン発生器からの試験スタート信号によってセット、リセットされる。そして圧縮されたあるブロックで“1”のフェイルデータが存在すると、CFM2にアドレス圧縮されたフェイルデータが格納される。そして大小比較器10、13で、圧縮されたアドレスはそれぞれ最小アドレスレジスタ9、最大アドレスレジスタ10に保持されている最小アドレス、最大アドレスと比較され、最小アドレスより小さいとき、アンドゲート8の出力が“1”となって、そのアドレスが最小アドレスレジスタ9に格納され、最大アドレスより大きいとき、アンドゲート11の出力が“1”となって、そのアドレスが最大アドレスレジスタ12に格納される。そして試験終了後不良セルのあった(CFM2の読み出しデータが“1”)ブロックの読み出し範囲は最小アドレスレジスタ9に格納されている最小アドレスと、最大アドレスレジスタ12に格納されている最大アドレスの間となる。
【0017】
図2はCFM2の読み出し時の処理を示すフローチャートである。まず、ブロックポインタBPを#0として(ステップ21)、圧縮メモリであるCFM2から#1番目の圧縮されたフェイルデータを読み出す(ステップ22)。フェイルデータが“1”か“0”か判定する(ステップ23)。フェイルデータが“0”であれば、ブロックポインタBPが最終ブロックアドレスBPSPAかどうか判定する(ステップ24)。最終ブロックアドレスBPSPAであれば、最後のブロックまで処理が済んだので、処理を終了し、そうでなければブロックポインタBPをインクリメントし(ステップ25)、ステップ22に戻る。ステップ23でフェイルデータが“1”であったならば、ブロックポインタBPが示すブロックの最小アドレスレジスタ9、最大アドレスレジスタ13にそれぞれ格納されている最小アドレス、最大アドレスをアドレスポインタAP、ストップアドレスSPAにロードし(ステップ26)、AFM1のデータを読み出す(ステップ27)。次に、アドレスポインタAPの値をストップアドレスSPAの値と比較する(ステップ28)。アドレスポインタAPの値がストップアドレスSPAに等しくなければ、アドレスポインタAPをインクリメントし(ステップ29)、ステップ27に戻る。アドレスポインタAPの値がストップアドレスSPAに等しければ、ステップ22に戻る。
【0018】
図3はポインタ制御のブロック図である。デコータ6で当該ブロックがデコードされると、最小アドレスレジスタ9に格納されている最小アドレス、最大アドレスレジスタ12に格納されている最大アドレスがそれぞれアンドゲート31、32を経てそれぞれSTAレジスタ33、SPAレジスタ34に格納される。STAレジスタ33に格納された最小アドレスはCFM2からフェイル信号によってAPレジスタ35にロードされる。SPAレジスタ34の値とAPレジスタ35の値は排他的ノアゲート36に入力される。APレジスタ35に格納されているアドレスポインタAPの値はアドレスポインタ選択器4に入力される。BPSTA37にはブロックスタートアドレスがセットされ、これはさらにBPレジスタ38にセットされる。BPSPAレジスタ39にはブロックストップアドレスBPSPAが格納されている。BPレジスタ38に格納されているブロックポインタBPの値とBPSPAレジスタ39に格納されているブロックストップアドレスBPSPAは排他的ノアゲート40に入力され、BPレジスタ38に格納されているBPポインタの値はアドレスポインタ選択器41に入力される。アドレスポインタ41はAPレジスタ35に格納されているAPポインタまたはBPレジスタ38に格納されているBPポインタを選択し、メモリ部およびCFMアドレス選択器3に出力される。アンドゲート42は排他的ノアゲート36と40の出力を入力し、両出力が共に“1”のとき、CFM2の読み出しが終了したことを示すリードエンド信号を出力する。
【0019】
図4に示すようなフェイル情報が格納された不良解析メモリを本発明を用いてアクセスしたときの回数は図5に示すようになる。従来の方法では、全ブロックが不良ブロックなため、圧縮メモリのアクセス回数は16回、不良解析メモリのアクセス回数は16×16=256回となるが、本発明によれば不良解析メモリのアクセス回数は43回であり、大幅に減っており、不良解析メモリの読出しの高速化が図れたことがわかる。
【0020】
【発明の効果】
以上説明したように、本発明は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことにより、不良解析メモリからのフェイルデータの読み出しが高速化される効果がある
。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの回路図である。
【図2】図1の実施形態におけるAFM1からのフェイルデータの読み出し処理を示すフローチャートである。
【図3】図1の実施形態におけるポインタ制御回路の回路図である。
【図4】不良解析メモリのフェイル情報の例を示す図である。
【図5】図4の不良解析メモリに対して本発明を実施したときの不良解析メモリのアクセス回数を示す図である。
【図6】本発明の原理を示す、アドレス圧縮された不良解析メモリと圧縮メモリに格納された、さらに他のデータ例を示す図である。
【図7】従来の半導体メモリ試験装置の構成図である。
【図8】図7中の不良解析メモリ53の構成図である。
【図9】アドレス圧縮された不良解析メモリと圧縮メモリに格納されたデータ例を示す図である。
【図10】アドレス圧縮された不良解析メモリと圧縮メモリに格納された他のデータ例を示す図である。
【符号の説明】
1 AFM
2 CFM
3 CFMアドレス選択器
4 圧縮アドレス選択器
5,7 Dフリップフロップ
6 デコーダ
8,11 アンドゲート
9 最小アドレスレジスタ
10,13 大小比較器
12 最大アドレスレジスタ
21〜29 ステップ
31,32 アンドゲート
33 STAレジスタ
34 SPAレジスタ
35 APレジスタ
36,40 排他的ノアゲート
37 BPSTAレジスタ
38 BPレジスタ
39 BPSPAレジスタ
41 アドレスポインタ選択器
42 アンドゲート
51 タイミング発生器
52 パターン発生器
53 不良解析メモリ
54 波形整形器
55 論理比較器
56 被試験メモリ
61 アドレス選択部
62 メモリコントロール部
63 メモリ部
Claims (2)
- 被試験メモリの試験結果であるフェイル情報が格納される不良解析メモリをアドレス圧縮して複数のブロックに分割し、一方各領域が前記不良解析メモリの各ブロックに対応する圧縮メモリを用意し、前記ブロック内に1つでも不良セルがあると、前記圧縮メモリの、該ブロックに対応する領域にその旨を示すデータを書き込み、前記不良解析メモリからのフェイルデータの読み出し時、前記圧縮メモリの、不良セルがある旨のデータが書き込まれている領域に対応するブロックに対してのみデータの読み出しを行う半導体メモリ試験方法において、
各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスを求め、前記不良解析メモリからのフェイルデータの読出し時、各ブロックの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことを特徴とする半導体メモリ試験方法。 - 被試験メモリの試験結果であるフェイル情報が格納される不良解析メモリがアドレス圧縮されて複数のブロックに分割され、各領域が前記不良解析メモリの各ブロックに対応する圧縮メモリを有し、前記ブロック内に1つでも不良セルがあると、前記圧縮メモリの、該ブロックに対応する領域にその旨を示すデータを書き込み、前記不良解析メモリからのフェイルデータの読み出し時、前記圧縮メモリの、不良セルがある旨のデータが書き込まれている領域に対応するブロックに対してのみデータの読み出しを行う、半導体メモリ試験装置において、
各ブロック内に存在する不良セルのアドレスのうちでそれぞれ最小のアドレス、最大のアドレスが格納される最小アドレスレジスタ、最大アドレスレジスタと、
前記不良解析メモリの各ブロックの読み出しアドレスを前記最小アドレスレジスタ、前記最大アドレスレジスタにそれぞれ格納されている最小のアドレス、最大のアドレスとそれぞれ比較する第1、第2の大小比較手段と、
前記読み出しアドレスが前記最小のアドレスより小さく、かつ前記不良解析メモリの、前記読み出しアドレスのファイルデータが不良セルを示しているとき、前記読み出しアドレスを前記最小アドレスレジスタに格納する手段と、
前記読み出しアドレスが前記最大のアドレスより大きく、かつ前記不良解析メモリの、前記読み出しアドレスのフェイルデータが不良セルを示しているとき、前記読み出しアドレスを前記最大アドレスレジスタに格納する手段と、
前記不良解析メモリからフェイルデータを読み出すとき、各ブロックの、前記最小アドレスレジスタに格納されている最小アドレスと前記最大アドレスレジスタに格納されている最大アドレスの範囲のデータのみ読み出す手段を有することを特徴とする半導体メモリ試験装置。
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