JP2899374B2 - 半導体メモリのデコーダチェック回路 - Google Patents
半導体メモリのデコーダチェック回路Info
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- JP2899374B2 JP2899374B2 JP2187624A JP18762490A JP2899374B2 JP 2899374 B2 JP2899374 B2 JP 2899374B2 JP 2187624 A JP2187624 A JP 2187624A JP 18762490 A JP18762490 A JP 18762490A JP 2899374 B2 JP2899374 B2 JP 2899374B2
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- test
- address signal
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- G11C—STATIC STORES
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、スタテックRAM（ランダム・アクセス・メ
モリ）やダイナミックRAM等といった半導体メモリに設
けられるデコーダの正否のチェックを行う半導体メモリ
のデコーダチェック回路に関するものである。
モリ）やダイナミックRAM等といった半導体メモリに設
けられるデコーダの正否のチェックを行う半導体メモリ
のデコーダチェック回路に関するものである。
（従来の技術） ダイナミックRAM等の半導体メモリは、集積度の増大
にともなってその信頼性を確保するためのテストが重要
となり、そのテストの簡略化を図るための種々の提案が
行われている。この種の半導体メモリのテスト技術に関
しては、例えば1989年電子情報通信学会春季全国大会講
演論文集［分冊５］高田・竹島等「Ｃ−376 ROM内蔵セ
ルフテストメモリ（１）−DRAMへの適用−」P.5−327に
記載されるものがあった。以下その構成を、図を用いて
説明する。
にともなってその信頼性を確保するためのテストが重要
となり、そのテストの簡略化を図るための種々の提案が
行われている。この種の半導体メモリのテスト技術に関
しては、例えば1989年電子情報通信学会春季全国大会講
演論文集［分冊５］高田・竹島等「Ｃ−376 ROM内蔵セ
ルフテストメモリ（１）−DRAMへの適用−」P.5−327に
記載されるものがあった。以下その構成を、図を用いて
説明する。
第２図は、従来のセルフテスト・ダイナミックRAMの
一構成例を示すブロック図である。
一構成例を示すブロック図である。
このセルフテスト・ダイナミックRAMは、通常のダイ
ナミックRAMにセルフテスト機能を付加したものであ
る。
ナミックRAMにセルフテスト機能を付加したものであ
る。
即ち、複数のメモリセルを有するメモリセルアレイ１
には、アドレス信号ADをデコードして行方向のメモリセ
ルを選択する行デコーダ２と、列方向のメモリセルを選
択する列デコーダ３とが接続されている。さらに、この
メモリセルアレイ１には、入出力バス４が接続されてい
る。
には、アドレス信号ADをデコードして行方向のメモリセ
ルを選択する行デコーダ２と、列方向のメモリセルを選
択する列デコーダ３とが接続されている。さらに、この
メモリセルアレイ１には、入出力バス４が接続されてい
る。
このような通常のダイナミックRAMには、マイクロROM
（リード・オンリー・メモリ）10と、通常のメモリ動作
モードとセルフテストモードとを切換信号TEにより切換
えるテスト制御回路11と、パターン比較回路12とで構成
されるセルフテスト機能が付加されている。
（リード・オンリー・メモリ）10と、通常のメモリ動作
モードとセルフテストモードとを切換信号TEにより切換
えるテスト制御回路11と、パターン比較回路12とで構成
されるセルフテスト機能が付加されている。
マイクロROM10には、マーチングテスト（Marching T
eat）や、チェッカボードテストを行うためのテストパ
ターンの発生・比較手順がマイクロコードとして格納さ
れている。
eat）や、チェッカボードテストを行うためのテストパ
ターンの発生・比較手順がマイクロコードとして格納さ
れている。
このダイナミックRAMでは、切換信号TEにより、通常
のメモリ動作モードとセルフテストモードとを切換える
ようになっている。通常のメモリ動作モードでは、アド
レス信号ADが行デコーダ２に及び列デコーダ３でデコー
ドされ、そのデコード結果に基づきメモリセルアレイ１
中のメモリセルを選択し、その選択されたメモリセルに
対するデターの書込み、あるいは読出しを入出力バス４
を介して行う。
のメモリ動作モードとセルフテストモードとを切換える
ようになっている。通常のメモリ動作モードでは、アド
レス信号ADが行デコーダ２に及び列デコーダ３でデコー
ドされ、そのデコード結果に基づきメモリセルアレイ１
中のメモリセルを選択し、その選択されたメモリセルに
対するデターの書込み、あるいは読出しを入出力バス４
を介して行う。
セルフテストモード時には、マイクロROM10に格納さ
れたテストパターンに従って、セルフテスト機能の初期
化を行った後、メモリセルアレイ１中の各メモリセルに
対する書込みを行い、その書込まれたデータを読出し、
パターン比較回路12で期待値と比較して一致／不一致の
テスト結果を出力する。このテスト結果により、メモリ
セルアレイ１、行デコーダ２及び列デコーダ３を含めた
ダイナミックRAM全体の動作の正常／異常状態をテスト
することが可能となる。
れたテストパターンに従って、セルフテスト機能の初期
化を行った後、メモリセルアレイ１中の各メモリセルに
対する書込みを行い、その書込まれたデータを読出し、
パターン比較回路12で期待値と比較して一致／不一致の
テスト結果を出力する。このテスト結果により、メモリ
セルアレイ１、行デコーダ２及び列デコーダ３を含めた
ダイナミックRAM全体の動作の正常／異常状態をテスト
することが可能となる。
（発明が解決しようとする課題） しかしながら、従来のセルフテスト・ダイナミックRA
Mでは、次のような課題があった。
Mでは、次のような課題があった。
従来のセルフテスト方式では、テストパターンの発生
・比較手順をマイクロコードの形でマイクロROM10に格
納しておき、そのテストパターンに従ってダイナミック
RAM全体の良否のテストを行うようになっている。
・比較手順をマイクロコードの形でマイクロROM10に格
納しておき、そのテストパターンに従ってダイナミック
RAM全体の良否のテストを行うようになっている。
ところが、ダイナミックRAMの信頼性の向上を図るた
めには、ダイナミックRAM中の各構成回路の良否のテス
トを行い、各構成回路の動作状態の解析を行うことが必
要となる。特に半導体メモリでは、その主要部分である
メモリセルアレイ１と、行デコーダ２及び列デコーダ３
とを、それぞれチェックすることが必要となる。この
際、メモリセルアレイ１の良否のチェックを行うことは
比較的簡単である。
めには、ダイナミックRAM中の各構成回路の良否のテス
トを行い、各構成回路の動作状態の解析を行うことが必
要となる。特に半導体メモリでは、その主要部分である
メモリセルアレイ１と、行デコーダ２及び列デコーダ３
とを、それぞれチェックすることが必要となる。この
際、メモリセルアレイ１の良否のチェックを行うことは
比較的簡単である。
しかし、行デコーダ２及び列デコーダ３をテストする
ためには、マーチングテストやチェッカボードテストの
ように、メモリプレーン上に特定なビットパターンをマ
ッピングしなければならない。そのため、長大なテスト
パターンを必要とし、しかもそのテストパターンを実行
して行デコーダ２あるいは列デコーダ３をテストする
と、非常に多くのテスト時間を必要とし、デコーダテス
トに手間がかかるという問題があり、それを解決するこ
とが困難であった。
ためには、マーチングテストやチェッカボードテストの
ように、メモリプレーン上に特定なビットパターンをマ
ッピングしなければならない。そのため、長大なテスト
パターンを必要とし、しかもそのテストパターンを実行
して行デコーダ２あるいは列デコーダ３をテストする
と、非常に多くのテスト時間を必要とし、デコーダテス
トに手間がかかるという問題があり、それを解決するこ
とが困難であった。
本発明は前記従来技術が持っていた課題として、デコ
ーダのテストに長大なテストパターンを必要とし、テス
ト時間の長時間化によってデコーダテストに手間がかか
るという点について解決した半導体メモリのデコーダチ
ェック回路を提供するものである。
ーダのテストに長大なテストパターンを必要とし、テス
ト時間の長時間化によってデコーダテストに手間がかか
るという点について解決した半導体メモリのデコーダチ
ェック回路を提供するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、半導体メモリの
デコーダチェック回路において、複数のメモリセルが配
列されたメモリセルアレイと、アドレス信号をデコード
するデコーダとを有し、前記デコーダの出力に基づき前
記メモリセルに対するアクセスを行う半導体メモリを備
えている。
デコーダチェック回路において、複数のメモリセルが配
列されたメモリセルアレイと、アドレス信号をデコード
するデコーダとを有し、前記デコーダの出力に基づき前
記メモリセルに対するアクセスを行う半導体メモリを備
えている。
さらに、テスト用アドレス信号を発生するアドレス信
号発生器と、切換信号に基づき前記アドレス信号を前記
テスト用アドレス信号に切換えて前記デコーダへ出力す
る第１の切換手段と、前記テスト用アドレス信号に基づ
く前記デコーダの出力を、前記切換信号によって前記メ
モリセルアレイ側から切換える第２の切換手段と、前記
テスト用アドレス信号に基づく前記デコーダの出力の期
待値を発生する期待値発生器と、前記第２の切換手段で
切換えられた前記デコーダの出力と前記期待値とを比較
する比較回路とが、設けられている。
号発生器と、切換信号に基づき前記アドレス信号を前記
テスト用アドレス信号に切換えて前記デコーダへ出力す
る第１の切換手段と、前記テスト用アドレス信号に基づ
く前記デコーダの出力を、前記切換信号によって前記メ
モリセルアレイ側から切換える第２の切換手段と、前記
テスト用アドレス信号に基づく前記デコーダの出力の期
待値を発生する期待値発生器と、前記第２の切換手段で
切換えられた前記デコーダの出力と前記期待値とを比較
する比較回路とが、設けられている。
（作 用） 本発明によれば、以上のように半導体メモリのデコー
ダチェック回路を構成したので、切換信号により第１及
び第２の切換手段を切換えてテストモードにすると、ア
ドレス信号発生器からテスト用アドレス信号が発生し、
そのテスト用アドレス信号が第１の切換手段を介してデ
コーダに与えられる。すると、デコーダはテスト用アド
レス信号をデコードし、そのデコード結果を第２の切換
手段を介して比較回路に送る。
ダチェック回路を構成したので、切換信号により第１及
び第２の切換手段を切換えてテストモードにすると、ア
ドレス信号発生器からテスト用アドレス信号が発生し、
そのテスト用アドレス信号が第１の切換手段を介してデ
コーダに与えられる。すると、デコーダはテスト用アド
レス信号をデコードし、そのデコード結果を第２の切換
手段を介して比較回路に送る。
一方、期待値発生器からは、前記テスト用アドレス信
号に基づく前記デコーダの出力に対応する期待値を発生
し、それを比較回路に与える。比較回路では、第２の切
換手段からのデコーダ出力と、期待値発生器からの期待
値とを比較し、その比較結果に応じた信号を出力する。
号に基づく前記デコーダの出力に対応する期待値を発生
し、それを比較回路に与える。比較回路では、第２の切
換手段からのデコーダ出力と、期待値発生器からの期待
値とを比較し、その比較結果に応じた信号を出力する。
これにより、デコーダのチェックに長大なテストパタ
ーンを必要とせず、簡単かつ容易にデコーダの正否のチ
ェックが行える。従って、前記課題を解決できるのであ
る。
ーンを必要とせず、簡単かつ容易にデコーダの正否のチ
ェックが行える。従って、前記課題を解決できるのであ
る。
（実施例） 第１図は、本発明の実施例を示すもので、半導体メモ
リにおけるデコーダチェック回路の構成ブロック図であ
る。
リにおけるデコーダチェック回路の構成ブロック図であ
る。
このデコーダチェック回路は、例えば通常のダイナミ
ックRAMに設けられるものである。即ち、ダイナミックR
AMは、複数のメモリセルがマトリクス上に配列されたメ
モリセルアレイ20を備え、そのメモリセルアレイ20の行
方向が、アドレス信号ADXをデコードする行デコーダ22
のデコード結果に基づきワード線21を介して選択され
る。さらに、このメモリセルアレイ20には、ビット線23
を介して、データの入出力を行う入出力回路24と、アド
レス信号ADYをデコードしてメモリセルアレイ20の列方
向を選択する列デコーダ25とが、接続されている。
ックRAMに設けられるものである。即ち、ダイナミックR
AMは、複数のメモリセルがマトリクス上に配列されたメ
モリセルアレイ20を備え、そのメモリセルアレイ20の行
方向が、アドレス信号ADXをデコードする行デコーダ22
のデコード結果に基づきワード線21を介して選択され
る。さらに、このメモリセルアレイ20には、ビット線23
を介して、データの入出力を行う入出力回路24と、アド
レス信号ADYをデコードしてメモリセルアレイ20の列方
向を選択する列デコーダ25とが、接続されている。
このような通常のダイナミックRAMに設けられるデコ
ーダチェック回路は、アドレス信号発生器30、セレクタ
からなる第１の切換手段40、スイッチやゲート回路から
なる第２の切換手段50、シフトレジスタからなる期待値
発生器60、及び比較回路70より構成されている。
ーダチェック回路は、アドレス信号発生器30、セレクタ
からなる第１の切換手段40、スイッチやゲート回路から
なる第２の切換手段50、シフトレジスタからなる期待値
発生器60、及び比較回路70より構成されている。
アドレス信号発生器30は、初期化信号CRにより初期化
され、クロック信号CLKに基づきテスト用アドレス信号T
Aを出力する回路であり、その出力側には第１の切換手
段40が接続されている。第１の切換手段40は、切換信号
TEに基づき、通常のアドレス信号ADXとテスト用アドレ
ス信号TAのいずれか一方を選択する回路であり、その出
力側には行デコーダ22が接続されている。
され、クロック信号CLKに基づきテスト用アドレス信号T
Aを出力する回路であり、その出力側には第１の切換手
段40が接続されている。第１の切換手段40は、切換信号
TEに基づき、通常のアドレス信号ADXとテスト用アドレ
ス信号TAのいずれか一方を選択する回路であり、その出
力側には行デコーダ22が接続されている。
第２の切換手段50は、行デコーダ22の出力側に接続さ
れ、切換信号TEによってその行デコーダ22の出力をワー
ド線21側、または比較回路70側のいずれか一方に切換え
る回路であり、その出力側に該比較回路70が接続されて
いる。期待値発生器60は、初期化信号CRにより初期化さ
れ、クロック信号CLKにより、テスト用アドレス信号TA
に基づく行デコーダ22の出力の期待値を発生する回路で
あり、その出力側に比較回路70が接続されている。比較
回路70は、第２の切換手段50の出力と期待値TBとを比較
し、それに応じたエラー信号ERを出力する回路である。
れ、切換信号TEによってその行デコーダ22の出力をワー
ド線21側、または比較回路70側のいずれか一方に切換え
る回路であり、その出力側に該比較回路70が接続されて
いる。期待値発生器60は、初期化信号CRにより初期化さ
れ、クロック信号CLKにより、テスト用アドレス信号TA
に基づく行デコーダ22の出力の期待値を発生する回路で
あり、その出力側に比較回路70が接続されている。比較
回路70は、第２の切換手段50の出力と期待値TBとを比較
し、それに応じたエラー信号ERを出力する回路である。
第３図は、第１図のアドレス信号発生器30の構成例を
示すブロック図である。
示すブロック図である。
このアドレス信号発生器30は、JK型フリップフロップ
（以下、JK−FFという）31,32、及びアンドゲート（以
下、ANDゲートという）33よりなる２ビットのバイナリ
カウンタで構成されている。
（以下、JK−FFという）31,32、及びアンドゲート（以
下、ANDゲートという）33よりなる２ビットのバイナリ
カウンタで構成されている。
JK−FF31,32は、制御入力Ｊを“H"レベル、制御入力
Ｋを“L"レベルにすると、出力Ｑが“H"レベルとなる。
逆に、制御入力Ｊを“L"レベル、制御入力Ｋを“H"レベ
ルにすると、出力Ｑが“L"レベルとなる。制御入力J,K
が共に“L"レベルであれば、出力Ｑの状態は変化しな
い。制御入力J,Kが共に“H"レベルのときは、Ｑ出力の
状態が反転する機能を有している。
Ｋを“L"レベルにすると、出力Ｑが“H"レベルとなる。
逆に、制御入力Ｊを“L"レベル、制御入力Ｋを“H"レベ
ルにすると、出力Ｑが“L"レベルとなる。制御入力J,K
が共に“L"レベルであれば、出力Ｑの状態は変化しな
い。制御入力J,Kが共に“H"レベルのときは、Ｑ出力の
状態が反転する機能を有している。
ここで、JK−FF31の制御入力J,Kは“1"に固定され、
ダイレクトリセットRdが“0"に固定され、さらにダイレ
クトセットSdが初期化信号CRに接続されている。JK−FF
32では、制御入力J,KがANDゲート33の出力に接続され、
ダイレクトリセットRdが“0"に固定され、さらにダイレ
クトセットSdが初期F31,32は、クロック信号CLKに同期
して両出力Ｑからテスト用アドレス信号TA0,TA1がそれ
ぞれ出力される構成になっている。
ダイレクトリセットRdが“0"に固定され、さらにダイレ
クトセットSdが初期化信号CRに接続されている。JK−FF
32では、制御入力J,KがANDゲート33の出力に接続され、
ダイレクトリセットRdが“0"に固定され、さらにダイレ
クトセットSdが初期F31,32は、クロック信号CLKに同期
して両出力Ｑからテスト用アドレス信号TA0,TA1がそれ
ぞれ出力される構成になっている。
第４図は、第１図の期待値発生器60の構成例を示すブ
ロック図である。
ロック図である。
この期待値発生器60は、４段の遅延型フリップフロッ
プ（以下、Ｄ−FFという）61〜64からなるシフトレジス
タで構成されている。各Ｄ−FF61〜64では、入力Ｄの
“H"レベルまたは“L"レベルが、そのまま次のクロック
信号CLKでの出力Ｑの状態になり、その各Ｄ−FF61〜64
の出力Ｑからそれぞれ４ビットの期待値TB0〜TB3が出力
される構成になっている。
プ（以下、Ｄ−FFという）61〜64からなるシフトレジス
タで構成されている。各Ｄ−FF61〜64では、入力Ｄの
“H"レベルまたは“L"レベルが、そのまま次のクロック
信号CLKでの出力Ｑの状態になり、その各Ｄ−FF61〜64
の出力Ｑからそれぞれ４ビットの期待値TB0〜TB3が出力
される構成になっている。
第５図は、第１図の比較回路70の構成例を示す図であ
る。
る。
この比較回路70は、４個の排他的論理和ゲート（以
下、ExORゲートという）71〜74、及びオアゲート（以
下、ORゲートという）75で構成され、行デコーダ22の出
力D0〜D3と期待値TB0〜TB3とを１ビットずつ比較し、そ
の比較結果であるエラー信号ERを出力する構成になって
いる。
下、ExORゲートという）71〜74、及びオアゲート（以
下、ORゲートという）75で構成され、行デコーダ22の出
力D0〜D3と期待値TB0〜TB3とを１ビットずつ比較し、そ
の比較結果であるエラー信号ERを出力する構成になって
いる。
次に、通常のメモリ動作モード（１）と、テストモー
ド（２）の動作について説明する。
ド（２）の動作について説明する。
（１）通常のメモリ動作モード 通常のメモリ動作モードでは、切換信号TEにより、第
１の切換手段40によってアドレス信号ADXを選択すると
共に、第２の切換手段50によって行デコーダ22の出力を
メモリセルアレイ20側へ切換える。
１の切換手段40によってアドレス信号ADXを選択すると
共に、第２の切換手段50によって行デコーダ22の出力を
メモリセルアレイ20側へ切換える。
例えば、メモリセルアレイ20中のデータを読出す場
合、アドレス信号ADXを第１の切換手段40を介して行デ
コーダ22へ入力すると共に、アドレス信号ADYを列デコ
ーダ25へ供給する。すると、行デコーダ22では、アドレ
ス信号ADXをデコードし、そのデコード結果を第２の切
換手段50及びワード線21を介してメモリセルアレイ20へ
送り、そのメモリセルアレイ20内の行方向のメモリセル
を選択する。
合、アドレス信号ADXを第１の切換手段40を介して行デ
コーダ22へ入力すると共に、アドレス信号ADYを列デコ
ーダ25へ供給する。すると、行デコーダ22では、アドレ
ス信号ADXをデコードし、そのデコード結果を第２の切
換手段50及びワード線21を介してメモリセルアレイ20へ
送り、そのメモリセルアレイ20内の行方向のメモリセル
を選択する。
選択された行方向のメモリセルのデータは、ビット線
23へ読出され、アドレス信号ADYをデコードする列デコ
ーダ25のデコード結果によって列方向のメモリセルのデ
ータが選択され、該選択されたデータが、入出力回路24
を介して外部へ読出される。
23へ読出され、アドレス信号ADYをデコードする列デコ
ーダ25のデコード結果によって列方向のメモリセルのデ
ータが選択され、該選択されたデータが、入出力回路24
を介して外部へ読出される。
（２）テストモード 第６図（ａ）〜（ｃ）は、第１図のテストモード時の
動作波形図であり、同図（ａ）は初期化時の波形、同図
（ｂ）はエラー無しの波形、同図（ｃ）はエラー有りの
波形である。
動作波形図であり、同図（ａ）は初期化時の波形、同図
（ｂ）はエラー無しの波形、同図（ｃ）はエラー有りの
波形である。
テストモードでは、切換信号TEにより、第１の切換手
段40によってアドレス信号発生器30から発生されるテス
ト用アドレス信号TAを選択すると共に、第２の切換手段
50によって行デコーダ22の出力を比較回路70側へ切換え
る。
段40によってアドレス信号発生器30から発生されるテス
ト用アドレス信号TAを選択すると共に、第２の切換手段
50によって行デコーダ22の出力を比較回路70側へ切換え
る。
例えば、行デコーダ22が、次の表１に示すように、２
ビットのテスト用アドレス信号TA0,TA1を入力し、４ビ
ットの出力D0〜D3を出力する場合について説明する。
ビットのテスト用アドレス信号TA0,TA1を入力し、４ビ
ットの出力D0〜D3を出力する場合について説明する。
まず、第６図（ａ）に示すように、第１図のクロック
信号CLKを“L"レベルにすると共に、初期化信号CRを
“H"レベルにすると、アドレス信号発生器30及び期待値
発生器60が初期化され、本実施例のデコーダチェック回
路が第６図（ｂ）に示すように初期状態となる。
信号CLKを“L"レベルにすると共に、初期化信号CRを
“H"レベルにすると、アドレス信号発生器30及び期待値
発生器60が初期化され、本実施例のデコーダチェック回
路が第６図（ｂ）に示すように初期状態となる。
次に、切換信号TEを第６図（ａ）に示すように“H"レ
ベルにし、第１及び第２の切換手段40,50を切換えてテ
ストモードにする。そして、第６図（ｂ）に示すよう
に、クロック信号CLKをアドレス信号発生器30及び期待
値発生器60に供給すると、そのアドレス信号発生器30か
らテスト用アドレス信号TA0,TA1が発生すると共に、期
待値発生器60から期待値TB0〜TB3が発生する。すると、
アドレス信号発生器30から発生されたテスト用アドレス
信号TA0,TA1が、第１の切換手段40を介して行デコーダ2
2へ入力される。
ベルにし、第１及び第２の切換手段40,50を切換えてテ
ストモードにする。そして、第６図（ｂ）に示すよう
に、クロック信号CLKをアドレス信号発生器30及び期待
値発生器60に供給すると、そのアドレス信号発生器30か
らテスト用アドレス信号TA0,TA1が発生すると共に、期
待値発生器60から期待値TB0〜TB3が発生する。すると、
アドレス信号発生器30から発生されたテスト用アドレス
信号TA0,TA1が、第１の切換手段40を介して行デコーダ2
2へ入力される。
行デコーダ22は、表１の真理値表に示すように、テス
ト用アドレス信号TA0,TA1をデコードし、そのデコード
結果である出力D0〜D3を、第２の切換手段50を介して比
較回路70へ送る。比較回路70では、行デコーダ22の出力
D0〜D3と、期待値発生器60からの期待値TB0〜TB3とを比
較する。行デコーダ22が正常動作を行う場合、第６図
（ｂ）に示すように、行デコーダ20の出力D0〜D3と期待
値TB0〜TB3とが一致するので、比較器70から出力される
エラー信号ERが“L"レベルとなる。
ト用アドレス信号TA0,TA1をデコードし、そのデコード
結果である出力D0〜D3を、第２の切換手段50を介して比
較回路70へ送る。比較回路70では、行デコーダ22の出力
D0〜D3と、期待値発生器60からの期待値TB0〜TB3とを比
較する。行デコーダ22が正常動作を行う場合、第６図
（ｂ）に示すように、行デコーダ20の出力D0〜D3と期待
値TB0〜TB3とが一致するので、比較器70から出力される
エラー信号ERが“L"レベルとなる。
次に、行デコーダ22内に故障があり、例えばその行デ
コーダ22の出力D0が０に固定された場合、第６図（ｃ）
に示すように、行デコーダ22の出力D0と期待値TB0とが
不一致となるので、比較回路70ではその不一致箇所でエ
ラー信号ERを“H"レベルにする。
コーダ22の出力D0が０に固定された場合、第６図（ｃ）
に示すように、行デコーダ22の出力D0と期待値TB0とが
不一致となるので、比較回路70ではその不一致箇所でエ
ラー信号ERを“H"レベルにする。
このように、本実施例のデコーダチェック回路では、
比較回路70から出力されるエラー信号ERを判定するのみ
で、従来のような長大なテストパターンを必要とせず、
短時間でかつ容易に行デコーダ22の良否のチェックが行
える。
比較回路70から出力されるエラー信号ERを判定するのみ
で、従来のような長大なテストパターンを必要とせず、
短時間でかつ容易に行デコーダ22の良否のチェックが行
える。
なお、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（１） 上記実施例では２ビット入力、４ビット出力の
行デコーダ22のチェックについて説明したが、その行デ
コーダ22のビット数はメモリセルアレイ20の規模に応じ
て任意の数にすることができる。
行デコーダ22のチェックについて説明したが、その行デ
コーダ22のビット数はメモリセルアレイ20の規模に応じ
て任意の数にすることができる。
（２） 上記実施例では、アドレス信号発生器30から発
生されるアドレス遷移は、シーケンシャルな遷移とした
が、例えばアドレスコンプリメントのようなアドレス遷
移であってもよく、それに応じて期待値発生器60の回路
構成を変更すればよい。
生されるアドレス遷移は、シーケンシャルな遷移とした
が、例えばアドレスコンプリメントのようなアドレス遷
移であってもよく、それに応じて期待値発生器60の回路
構成を変更すればよい。
（３） 上記実施例では、行デコーダ22のチェックを行
う場合について説明したが、第１図のデコーダチェック
回路を用いて列デコーダ25をチエックすることも可能で
ある。
う場合について説明したが、第１図のデコーダチェック
回路を用いて列デコーダ25をチエックすることも可能で
ある。
（４） 上記実施例のデコーダチェック回路は、ダイナ
ミックRAM以外のスタティックRAMやROM等の他の半導体
メモリにおけるデコーダのチェックに適用可能である。
ミックRAM以外のスタティックRAMやROM等の他の半導体
メモリにおけるデコーダのチェックに適用可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、第１及
び第２の切換手段を用いてテストモードに切換え、アド
レス信号発生器から発生されるテスト用アドレス信号を
デコーダに与え、そのデコーダの出力と期待値発生器か
ら発生する期待値とを、比較回路で比較するようにして
いる。そのため、従来のようなデコーダのテストに長大
なテストパターンを必要とせず、短時間で、かつ簡単に
デコーダの良否のチェックが可能となる。従って、集積
度の大きな大規模の半導体メモリにおけるデコーダの良
否のチェックが簡単に行え、テスト時間の短縮化及び容
易化によって半導体メモリの信頼性をより向上させるこ
とができる。
び第２の切換手段を用いてテストモードに切換え、アド
レス信号発生器から発生されるテスト用アドレス信号を
デコーダに与え、そのデコーダの出力と期待値発生器か
ら発生する期待値とを、比較回路で比較するようにして
いる。そのため、従来のようなデコーダのテストに長大
なテストパターンを必要とせず、短時間で、かつ簡単に
デコーダの良否のチェックが可能となる。従って、集積
度の大きな大規模の半導体メモリにおけるデコーダの良
否のチェックが簡単に行え、テスト時間の短縮化及び容
易化によって半導体メモリの信頼性をより向上させるこ
とができる。
第１図は本発明の実施例を示す半導体メモリにおけるデ
コーダチェック回路の構成ブロック図、第２図は従来の
セルフテスト・ダイナミックRAMの構成ブロック図、第
３図は第１図のアドレス信号発生器の構成ブロック図、
第４図は第１図の期待値発生器の構成ブロック図、第５
図は第１図の比較回路の構成図、第６図（ａ）〜（ｃ）
は第１図のテストモード時における動作波形図である。 20……メモリセルアレイ、22……行デコーダ、25……列
デコーダ、30……アドレス信号発生器、40,50……第1,
第２の切換手段、60……期待値発生器、70……比較回
路。
コーダチェック回路の構成ブロック図、第２図は従来の
セルフテスト・ダイナミックRAMの構成ブロック図、第
３図は第１図のアドレス信号発生器の構成ブロック図、
第４図は第１図の期待値発生器の構成ブロック図、第５
図は第１図の比較回路の構成図、第６図（ａ）〜（ｃ）
は第１図のテストモード時における動作波形図である。 20……メモリセルアレイ、22……行デコーダ、25……列
デコーダ、30……アドレス信号発生器、40,50……第1,
第２の切換手段、60……期待値発生器、70……比較回
路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/413 G11C 11/401 G11C 16/06 G01R 31/28
Claims (1)
- 【請求項１】複数のメモリセルが配列されたメモリセル
アレイと、アドレス信号をデコードするデコーダとを有
し、前記デコーダの出力に基づき前記メモリセルに対す
るアクセスを行う半導体メモリと、 テスト用アドレス信号を発生するアドレス信号発生器
と、 切換信号に基づき前記アドレス信号を前記テスト用アド
レス信号に切換えて前記デコーダへ出力する第１の切換
手段と、 前記テスト用アドレス信号に基づく前記デコーダの出力
を、前記切換信号によって前記メモリセルアレイ側から
切換える第２の切換手段と、 前記テスト用アドレス信号に基づく前記デコーダの出力
の期待値を発生する期待値発生器と、 前記第２の切換手段で切換えられた前記デコーダの出力
と前記期待値とを比較する比較回路とを、 備えたことを特徴とする半導体メモリのデコーダチェッ
ク回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187624A JP2899374B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリのデコーダチェック回路 |
| US07/727,990 US5331644A (en) | 1990-07-16 | 1991-07-10 | Decoder checking circuits suitable for semiconductor memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187624A JP2899374B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリのデコーダチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474388A JPH0474388A (ja) | 1992-03-09 |
| JP2899374B2 true JP2899374B2 (ja) | 1999-06-02 |
Family
ID=16209367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187624A Expired - Fee Related JP2899374B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリのデコーダチェック回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331644A (ja) |
| JP (1) | JP2899374B2 (ja) |
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| DE69323076T2 (de) * | 1993-07-26 | 1999-06-24 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Erkennung fehlerhafter Elemente eines redundanten Halbleiterspeichers |
| US6885994B1 (en) * | 1995-12-26 | 2005-04-26 | Catalina Marketing International, Inc. | System and method for providing shopping aids and incentives to customers through a computer network |
| JP3204450B2 (ja) * | 1998-04-15 | 2001-09-04 | 日本電気株式会社 | アドレスデコード回路及びアドレスデコード方法 |
| US6247151B1 (en) | 1998-06-30 | 2001-06-12 | Intel Corporation | Method and apparatus for verifying that data stored in a memory has not been corrupted |
| US6111801A (en) * | 1999-04-30 | 2000-08-29 | Stmicroelectronics, Inc. | Technique for testing wordline and related circuitry of a memory array |
| EP1727156B1 (en) | 2005-05-18 | 2015-01-07 | STMicroelectronics Pvt. Ltd. | An improved area efficient memory architecture with decoder self test and debug capability |
| US8516315B2 (en) * | 2010-09-03 | 2013-08-20 | Stmicroelectronics International N.V. | Testing of non stuck-at faults in memory |
| US10645002B2 (en) * | 2014-06-20 | 2020-05-05 | Hewlett Packard Enterprise Development Lp | System, apparatus and method for managing redundancy elimination in packet storage during observation of data movement |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61133873A (ja) * | 1984-12-03 | 1986-06-21 | Mitsubishi Electric Corp | 半導体試験装置 |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| JPH0820967B2 (ja) * | 1987-09-25 | 1996-03-04 | 三菱電機株式会社 | 集積回路 |
| JP2938470B2 (ja) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5224101A (en) * | 1990-05-16 | 1993-06-29 | The United States Of America As Represented By The Secretary Of The Air Force | Micro-coded built-in self-test apparatus for a memory array |
| US5177745A (en) * | 1990-09-26 | 1993-01-05 | Intel Corporation | Memory device with a test mode |
| JPH04178580A (ja) * | 1990-11-14 | 1992-06-25 | Ando Electric Co Ltd | 半導体メモリの故障自己診断装置 |
-
1990
- 1990-07-16 JP JP2187624A patent/JP2899374B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-10 US US07/727,990 patent/US5331644A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474388A (ja) | 1992-03-09 |
| US5331644A (en) | 1994-07-19 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |