JPH06500419A - 種々の検査パターンを有する並列検査による半導体メモリの検査回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 種々の検査パターンを有する並列検査による半導体メモリの検査回路装置本発明 は、請求の範囲１および８の前文による半導体メモリを検査するための種々の検 査パターンを育する並列検査により半導体メモリを検査するための回路装置に関 する。

この形式の回路装置は！ＥＥＥ会誌・固体回路線、第２４巻、第５号、１９８９ 年１０月（第１１８４〜１１９０頁）のアリモトはか（三菱電機）の論文「多目 的レジスタを有する６０ｎｓ　３．３Ｖオンリー１６メガビツトドラム」から公 知である。これは、ランダムなビットパターンが多目的レジスタ（ＭＰＲ）およ びメモリセルのなかに書込まれ、誤りの生起の際にアドレス指定されたワード線 を代替ワード線（冗長）に切換えるため、これらのメモリセルの読出されたビッ トパターンがＭＰＲのビットパターンと比較器回路で比較され、また比較器出力 端の信号が配線オア演算により一括される並列ラインモード検査（ＬＭＴ）のた めの回路装置である。

本発明の課題は、最小の費用で誤りのある個別メモリセルまたはメモリセル−ｎ −）ラベルの位置発見を可能にする回路装置を提供することにある。誤りのある メモリセル−ｎ−）ラベルの位置発見は、誤りのあるメモリセル−ｎ−トウベル へのメモリアクセスを誤りのないメモリセル−ｎ−トウベル（冗長アドレス）へ 切換可能にするのに役立ち得る。

この課題は、本発明によれば、請求の範囲１および８の特徴部分の構成により解 決される。

本発明により達成可能な利点は特に、本発明により構成された回路装置の場合に は公知の回路装置の場合よりも良好な誤り位置発見が可能であること、その際に 個別誤りが多重誤りから区別可能であること、また本発明による比較器回路によ り比較器回路の入力端と接続されるデータ線上にＣＭＯＳレベルを必要とせず数 １０ミリボルトしか必要としないことにある。

請求の範囲２ないし７は本発明による回路装置の好ましい実施態様に間するもの である。

以下、図面により本発明を一層詳細に説明する。

第１図は本発明による回路装置の原理的な機能の仕方を説明するための半導体メ モリのブロック回路図、 第２図は４つの比較器回路を有する装置の回路図、第３図はバリティドレイヤー の形態の４つの比較器回路を有する装置の回路図、第４図は第３図中に示されて いる差動増幅器の詳細な回路図、第５図は４つの配線オア論理による比較器出力 端の一括回路図、第６図は本発明による回路装置の配線オア導線の対を有する誤 りアドレスマトリックスの回路図、 第７図は誤りアドレス信号の同時反転の際に個別誤り認識を有する誤り形式認識 回路を含んでいる本発明による回路装置の回路図、第８図は配線オア導線の対を 有する冗長アドレスマトリックスと、その後に接続されており誤りアドレス信号 の同時反転の際に個別および多重誤り認識を有する誤り形式認識回路とを含んで いる本発明による回路装置の回路図である。

第１図に示されている半導体メモリのブロック回路図には、個別メモリセルＳＰ Ｚから構成されたメモリセルｊｌＪｆｉ　Ｓ　Ｐ　Ｚ　Ｆが簡略化して示されて おり、その際に共通のワード線ＷＬを有する個別メモリセルＳＰＺはメモリセル −ｎ−）ラベルＮ５ＰＺにグループ化されており、また誤りの場合にはワード線 ＷＬの冗長なメモリセル−ｎ−トウペルＲＮＳＰＺにより代替可能である０個別 メモリセル領域Ｚのアドレス指定はワード線ＷＬおよびビット線により行われ、 その際にそれぞれビット線のただ１つの選択はハイアラーキデータ構造の上位の データ線ＤＬ上で可能である。メモリセル領域５ＰＺＦと上位のデータ線ＤＬと の間のデータフローはデータ線ＤＬｉ’により、また上位のデータ線ＤＬと多数 の比較器回路ＭＣとの間のデータフローはデータ線ＤＬｉにより可能である。多 数の比較器回路は、それらの前に接続されているレジスタＲＥＧのように、既に 半導体メモリを検査するためのオン−チップ回路装置の構成部分である。レジス タＲＥＧは場合によっては多くのｎビット幅のレジスタの代表であり、またレジ スタ入力端ＴＢＰ′およびレジスタ出力端ＴＢＰを有し、その際にレジスタ出力 端は多数の比較器回路ＭＣとも上位のデータ線ＤＬとも接続されている。多数の レジスタは場合によっては設計上の理由から、または種々の検査パターンによる 検査のために必要であり得る。多数の比較器回路ＭＣの後に接続されている本発 明によるアドレスマトリックスＡＭは配線オア導線ＰＴＢの形態で比較器出力端 Ｍｉｋを一括しており、またアドレスマトリックスＡＭの後に接続されている本 発明による誤り形式認識回路ＦＴＥはアドレス出力ＰＴＦ、個別誤り出力ＰＴＳ Ｆおよび多重誤り出力ＰＴＭＦを供給する。

半導体メモリを検査するため、レジスタ入力端ＴＢＰ’を介して任意の検査パタ ーンがｎビット幅のレジスタＲＥＧに書込まれる。特定の検査パターンがレジス タＲＥＧに位置するならば、この検査ビットパターンはレジスタ出力端ＴＢＰか らデータ線ＤＬおよびＤＬｉ゛を介して共通のワード線ＷＬを有する多数のメモ リセル−ｎ−）ラベルにコピーされる。このことが行われると、メモリ誤りに基 づいて検査ビットパターンから区別され得る多数のメモリセル−ｎ−トウペルの ビットパターンはデータ線ＤＬｉ’、ＤＬ、ＤＬｉを介して多数の比較器回路に 供給され、そこでそれらはレジスタ出力端ＴＢＰに与えられている検査ビットパ ターンと比較される。ビットパターンが検査ビットパターンから区別されると、 確実に誤りが存在する。逆推論は許容されない、なぜならば、望ましくなく選ば れた検査パターンに基づいて、たとえば隣接するメモリセルの間の短絡のような 誤りが認識されないからである。いますべての比較器出力端Ｍｉ　ｋが配線オア 導線により一括されているとすれば、比較的粗い誤り位置発見しかワード線ＷＬ により可能でないであろう、しかし、第１図中に示されているように、多くの配 線オア導線ＰＴＢを有するアドレスマトリックスＡＭが比較器出力端Ｍｉｋの一 括のために使用されるならば、誤りのあるメモリセル−ｎ−）ラベルＮ５ＰＺま たは誤りのある個別メモリセルＳＰＺが位置発見され得る。配線オア導線ＰＴＢ の信号から誤り形式認識回路ＦＴＥの論理供電によりそれぞれ個別誤り信号およ び多重誤り信号が形成され、また相応の出力端ＦＴＳＦおよびＰＴＭＦに供給さ れる。

第２図には半導体メモリを検査するための４つの比較器回路から成る装置が示さ れており、その際にデータ線対ＤＬｉＯ，ＯＮ・・・ＤＬｉ３．３Ｎはレジスタ 出力端対ＴＰＢＯ，ＯＮ・・・ＴＢＰ３．３Ｎと比較可能であり、また比較器は 比較器出力端ＭｉＯ・・・Ｍ＋３を有する０個別の比較器回路はその際に主とし て、冒頭に記載したアリモトはかの文献中の回路装置においても使用されるコン パレータＣＭＰから成っている。コンパレータＣＭＰは６つのｎチャネルＭＯ３ ）ランジスタ１４ないし１９から成っており、その際にトランジスタ１４および １７から成る直列回路、データ線ＤＬｉ３、およびトランジスタ１５および１６ から成る直列回路、データ線ＤＬｉ３の反転された信号を導くデータ線ＤＬｉ３ Ｎはトランジスタ１９のゲートと接続されている。トランジスタ１６のゲートは レジスタ出力端ＴＰＢ３と、またトランジスタ１７のゲートはレジスタ出力端Ｔ Ｐ８３Ｎと接続されている。トランジスタ１４および１５の両ゲートは制御線Ｃ ＯＭＰを介して駆動され、またトランジスタ１９のゲートを基準電位に接続する トランジスタ１８のゲートは別の制御線ＡＴＤＴＰを介して駆動される。トラン ジスタ１９は基準電位とｐチャネルＭＯＳトランジスタ２０を介して供給電圧■ と接続されている比較器出力端Ｍｉ３との間に位置している。トランジスタ２０ のゲートは、インバータ■を介して制御線ＡＴＤＴＰと接続されている制御線Ａ ＴＤＴＰＮと接続されている。

たとえばデータ線ＤＬｉ３が高電位を、従ってまたデータ線ＤＬ　ｉ　３Ｎが低 電位を導くと、制御線ＣＯＭＰが高電位を導くならば、トランジスタ１９のゲー トは、レジスタ出力端ＴＰ８３Ｎが高電位を、従ってまたレジスタ出力端ＴＰＢ ３が低電位を導くときにのみ、高電位を得る。相応のことが、データ線ＤＬｉ３ が低電位を、またレジスタ出力端ＴＰＢ３が高い電位を導く場合にも当てはまる 。

すなわちトランジスタ１９のゲートは、レジスタからの検査ビットが続出された メモリセルのビットと合致しないときにのみ、高電位を得る。トランジスタ１９ はその際に導通しており、また比較器出力端Ｍｉ３は誤りの場合に低電位を得る 。

比較器回路のリセットは、制御線ＡＴＤＴＰが高電位を得て、それによってトラ ンジスタ１８が導通状態になり、それによってトランジスタ１９のゲートが低電 位を得て、またそれによりトランジスタ１９を遮断状態にすることにより行われ る。インバータ■を介して制御線ＡＴＤＴＰＮは低電位を得て、それによってト ランジスタ２０は導通状態になり、また比較器出力端Ｍｉ３は定義されて高電位 を得る。

第３図には半導体メモリを検査するための本発明による回路装置の４つの比較器 回路から成る装置が示されており、その際にデータ線対ＤＬｉＯ，ＯＮ・・・Ｄ Ｌｉ３，３Ｎの信号はレジスタ出力端対ＴＰＢＯ，ＯＮ・・・ＴＰＢ３．３Ｎの 信号と比較可能であり、また比較器回路は比較器出力端ＭｉＯ・・・Ｍｉ３を有 する０個別の比較器回路はその際に４つのｎチャネルＭＯＳトランジスタ４ない し７および差動増幅器３から成るバリティドレイヤー回路ＰＤにより形成される 。このノ＜リティドレイヤー回路においてデータ線ＤＬｉ３がトランジスタ４を 介して差動増幅器３の反転入力端１に、またトランジスタ５を介して非反転入力 端２に接続可能である。相応に、データ線ＤＬｉ３の反転された信号を導くデー タ線ＤＬｉ３Ｎもトランジスタ６を介して差動増幅器３の反転入力端１に、また トランジスタ７を介して非反転入力端２に接続可能である。そのためにトランジ スタ５および６のゲートはレジスタ出力端ＴＰＢ３と、またトランジスタ４およ び７のゲートはレジスタ出力端ＴＰＢ３の反転された信号を導くレジスタ出力端 ＴＰ８３Ｎと接続されている。その出力端が比較器出力端Ｍｉ３である差動増幅 器３は、制御線ＡＴＤＴＰＮと接続されているリセット入力端を有する。

データ線ＤＬｉ３が高電位を、従ってまたデータ線ＤＬｉ３Ｎが低電位を導くと 、誤りの場合に、すなわちレジスタ出力端ＴＰＢ３が低電位を、またレジスタ出 力８ＩｔｉＴＰ８３Ｎが低電位を導くとき、高電位はトランジスタ４を介して差 動増幅器３の反転入力端」に、また低電位はトランジスタ７を介して非反転入力 端２に到達する。差動増幅器３は誤りの場合にデータ１ｉＤＬｉ３の信号を反転 （回転）し、またその出力端において低電位をとる。誤りが生じないならば、ト ランジスタ５および６は導通状態になり、差動増幅器は反転せず、また差動増幅 器３の出力端Ｍ＋３は高い電位をとる。

第４図には、第３図中に示されている差動増幅器が一層詳細に示されてし）る。

差動増幅器は反転入力端１、非反転入力端２、リセット入力端Ｒ１出力端Ｍを存 し、また３つのｎチャネルＭＯＳトランジスタ８．９および１３および３つのｐ チャスルＭＯＳトランジスタ１０．１１および１２から構成されており、その際 にそれぞれトランジスタ１０、Ｌｌおよび１２のドレイン端子は供給電圧■と接 続されている。トランジスタ８ないし１１はブリッジ回路を形成しており、その 際にトランジスタ１０．１１は負荷要素としての役割をする。トランジスタ８． ９のソース端子はトランジスタ１３のドレイン端子と接続されており、トランジ スタ１３はそのソース端子で基準電位と接続されている。トランジスタ８のゲー トは非反転入力端２と、またトランジスタＪのゲートは反転入力端１と接続され ている。トランジスタ８と負荷要素としての役割をするトランジスタ１０との間 の接続節点はトランジスタ１０および１１のゲートと接続されており、またトラ ンジスタ９と負荷要素としての役割をするトランジスタ１１との間の接続節点は 増幅器出力端Ｍとして導き出されている。リセット入力端Ｒはトランジスタ１３ のゲートおよびトランジスタ１２のゲートと接続されており、その際にトランジ スタ１２はトランジスタ１１に対して並列に接続されている。

入力端１が高電位を、また入力端２が低電位を与えられると、トランジスタ９は 導通状態に、またトランジスタ８は遮断状態になり、それによって出力端Ｍに低 電位が生ずる０反転入力端１が低電位を、また非反転入力端２が高電位を与えら れると、トランジスタ９は遮断状態に、またトランジスタ８は導通状態になり、 それによって出力端Ｍに高電位が生ずる。リセットを行うためには、リセット入 力端Ｒが高電位から低電位に切換えられ、それによりトランジスタ１３が遮断し 、また出力端Ｍが低抵抗で供給電圧Ｖと接続され、また高電位におかれる。

第５図に示されている回路図は配線オア導線による比較器出力端ＭＯＯ・・・Ｍ ２Ｓの一括であり、その際に一層良好な誤り位置発見のために４つの配線オア導 線が設けられており、また論理供電がアリモトほか文献の場合のように導線の簡 単な接続によってではなくｐチャネルスイッチングトランジスタＴ００・・−Ｔ ３３を介して行われる。比較器出力端ＭＯＯ・・・ＭＯ３はたとえば四重対を形 成しており、またトランジスタＴ００・・・ＴＯ３のゲートと接続されており、 これらのトランジスタはそれらのソース端子で供給電圧■と、またそれらのドレ イン端子で配線オア導線と接続されており、その際に配線オア導線はアドレス出 力端ＰＴＦＯと接続されている。アドレス出力端ＰＴＦＯと接続されている配線 オア導線は、ゲートで制御線ＡＴＤＴＰと接続されているｎチャネルスイッチン グトランジスタＴ１により基Ｙｓｔ位に接続可能であり、またインバータ１１を 介してアドレス出力端ＰＴＦＯＮと接続されている。相応の仕方で、各別の四重 対ＭｌないしＭ３はアドレス出力端ＰＴＦ１ないしＰｒＦ３への正確に配線オア 導線と接続されており、これらの配線オア導線はそれぞれトランジスタＴ２ない しＴ４により基準電位に接続可能であり、またこれらの配線オア導線はインバー タＩ２ないしＴ４を介してアドレス出力端ＰＴＦ１ないしＰｒＦ３と接続されて いる。１６の比較器出力端が４つの四重対に一括されているので、１６／４＝４ の配線オア導線、１６の２チヤネルスイツチングトランジスタ、１６／４＝４の ｎチャネルスイッチングトランジスタおよび１６／４＝４のインバータが必要と される。誤りは四重対レベルに至るまで位１発見可能であり、また各四重対が固 有のアドレス出力端に対応付けられているので多重誤りも一義的に対応付けられ 得る。しかし、この回路装置の決定的な欠点は、比較的多くの比較器出力端にお いて非常に多数の配線オア導線が必要とされることである。たとえば２５６の比 較器出力端が四重対に一括されているならば、既に２５６／４＝−６４の配線オ ア導線が必要とされる。

制御信号ＮＩＡＡＴＤＴＰが高電位を保つと、トランジスタｌないし４は導通状 態となり、また配線オア導線は基Ｙｓｔ位（低）に放電し得る。その後に検査の 際にたとえば比較器出力端ＭＯＯ・・・ＭＯ３の四重対のなかで１つまたはそれ 以上の誤りが生ずると、四重対ＭＯは誤りがあり、また出力端ＰＴＦＯと接続さ れている配線オア導線はトランジスタＴＯＯ・・・ＴＯ３の少なくとも１つによ り供給電圧■と接続されており、それによって出力端ＰＴＦＯは高電位を受け、 またこうして誤りのある四重対ＭＯを指示する。

第６図には半導体メモリを検査するための本発明による回路装置の誤りアドレス マトリックスが示されており、その際に比較器出力端は配線オア導線ＰＴＢｍ、 ＰＴＢｍＮの対により、誤り位置発見が個別メモリセルレベルで可能であるよう に一括される。誤りのある個別メモリセルから冗長の個別メモリセルへの切換は 非常に費用がかかるので、誤りアドレスマトリックスの形態のアドレスマトリッ クスは一線に誤り解析のためにのみ有意義である。第６図中に示されているよう に、たとえば１６の比較器出力端ＭＯＯ・・・Ｍ２Ｓが４つの四重対ＭＯ・・・ Ｍ３にグループ化され（４ビツトのワード幅を有する検査ビットパターン）、た だし個別メモリセルレヘルに結び付けられているならば、最小１ｄ（１６）＝４ の対の配線オア導線ＰＴＢＯ２ＰＴＢＯＮ・・・ＰｒＢ６、ＰＴＢ３Ｎが誤りア ドレスを一義的にめるためにゼ・要である。配線オア導線の対はｎチャネルスイ ッチングトランジスタＴＩＡ、ＴＩＢ・・・Ｔ４Ａ、Ｔ４Ｂを介して基準電位と 接続可能であり、その際にこれらのスイッチングトランジスタのゲートは制御線 ＡＴＤＴＰと接続されている。配線オア導線ＰＴＢｍ、ＰＹＢｍＮの対のそれぞ れの導線、たとえば導線ＰＴＢｍは１導線であり、また他方の導線は０導線であ る。比較器出力端、たとえばＭＯはいま＋ａ　（１６）＝４のＰチャネルスイッ チングトランジスタ、たとえばＴｏｏｏ・・・ＴＯＯ３を介して、一義的に対応 付けられている２進コード、たとえば００００によりＯ導線ＰＴＢｍＮとのみ結 び付けられており、その際に結び付けは、比較器出力端が４つのｐチャネルスイ ッチングトランジスタのゲートと、供給電圧■がソース端子と、また配線オア導 線がドレイン端子と接続されていることにより行われる。別の比較器出力端Ｍｏ ｌはその場合にたとえば２進コード０００１に対応付けられており、また、比較 器出力端ＭＯＯと異なり、いまはｐチャネルスイッチングトランジスタＴ０１０ のソース端子は０導線とではなく１導線と接続されており、またトランジスタＴ ０１１・・・Ｔ０１３のみが、トランジスタＴ００・・・Ｔ００３のように、０ 導線と接続されている。相応の仕方で、すべての比較器出力端ＭＯＯ・・・Ｍ２ Ｓがそれらに対応付けられている２進コードによりトランジスタを介して１導線 および／または０導線と結び付けられている。

１６の比較器出力端を結び付けるための誤りアドレスマトリックスに対して１ｄ （１６）−４の対の配線オア導線、２・１ｄ（１６）−８のｎチャネルスイッチ ングトランジスタＴＩＡ・・・Ｔ４Ｄおよび１６・ｌｄ　（１６）＝６４のｐチ ャネルスイッチングトランジスタＴ０００・・・Ｔ３３３が必要である。

制御線ＡＴＤＴＰ上に高電位が与えられていると、ｎチャネルスイッチングトラ ンジスタＴＩＡ・・・７４Ｂは導通状態となり、また、場合によりては充電され ている配線オア導線が基ｉｓ電位に放電し得るので、低電位が１導線上にも０導 線上にも生ずる。たとえば比較器出力端ＭＯＩが低電位を供給すると、検査ビッ トおよび読出されたと７）が合致せず、また誤りが存在する。ｐチャネルスイッ チングトランジスタＴＯＩＯ・・・ＴＯ１３のゲートにおける低電位によりこれ らが導通状態となり、それによって１導線ＰＴＢＯおよび０導線ＰＴＢＩＮ・・ ・ＰＴ８３　Ｎが高電位にされ、このことは誤りアドレス０００１に相当する。

ｏｏｏｏに等しくない各誤りアドレスは、少なくとも誤りのある個別メモリセル が存在することを意味する。誤りアドレスが００００に等しいならば、このこと は、誤りのある個別メモリセルが存在しないこと、または誤りアドレス００００ を有する個別メモリセルが誤りを有することを意味する。４ビツトにより１６の 状態のみが一義的にマークされ得るし、また１６の個別メモリセルが誤りを有し 得るので、たとえば別のビットが誤りのない場合に対して設けられていなければ ならない０個別誤り（１６の個別メモリセルのただ１つの個別メモリセルが誤り を有する）が存在することが確かめられていると、誤りアドレスは一義的に誤り のある個別メモリセルのアドレスを指示する。多くの誤りのある個別メモリセル が生ずると、誤リアドレスは個別誤りアドレスのビットごとのオア演算で生じ、 また誤りアドレスはこの場合に常に００００に等しくない。

第７図には、誤リアドレス信号の同時の反転の際に個別誤り認識を有する誤り形 式認識回路を含んでいる本発明による回路装置の回路図が示されている。その際 にたとえば４つの対の配線オア導線ＰＴＢＯ，ＰＴＢＯＮ・・・ＰＴＢ３、ＰＴ Ｂ３Ｎおよび４つの対の誤りアドレス出力端ＰＴＦＯ，ＰＴＦＯＮ・・・ＰｒＦ ３、ＰＴＦ３Ｎに対する入力端が設けられており、その酸に配線オア導線の１つ の対ＰＴＢｍ、ＰＴＢｍＮの１つの導線、たとえばＰＴＢｍは直接に１つの対の 誤りアドレス出力端ＰＴＦｍ、ＰＴＦｍＮの１つの出力端と接続されており、ま た誤りアドレス出力端の対の他方の出力端はインバータ、たとえばＩＡを介して 配線オア導線の対の導線、たとえばＰＴＢｍと接続されている。配線オア導線の 対ＰＴＢ３、ＰＴ８３Ｎはたとえば回路ＥＸＩＮにより結び付けられており、出 力側で誤りアドレス出力端の対ＰＴＦ３、ＰＴＦ３Ｎと接続されており、またナ ンド回路ＮＡＮＤに対する入力信号ＥＸ３を供給する０等しい仕方で配線オア導 線の対ＰＴＢＯ１ＰＴＢＯＮ・・・ＰＴＢ２、ＰＴＢ２Ｎが結び付けられており 、またナンド回路ＮＡＮＤに対する別の入力信号ＥＸＯ・・・ＥＸ２を供給する 。ナンド回路ＮＡＮＤの出力端はインバータを介して個別誤り出力端ＰＴＳＦと 接続されており、また直接に、個別誤り出力端の反転された信号を導く出力端Ｐ ＴＳＦＮと接続されている。回路ＥＸＩＮは、２つのインバータＩＡ、ＩＢおよ び３つの２重ナンド要素Ｎ１・・・Ｎ３から構成されているＥＸＯＲ回路である 。導線ＰＴ８３Ｎの信号はそのためにたとえばインバータＩＡにより反転された 導線ＰＴＢ３の信号とナンド要素Ｎ１により論理演算され、導線ＰＴＢ３の信号 はナンド要素Ｎ２により論理演算され、また両ナンド要素Ｎ１およびＮ２の出力 端は、出力端ＥＸ３に導線ＰＴＢ３、ＰＴＢ３Ｎの信号のＥＸＯＲ論理演算を供 給する別のナンド要素Ｎ３の入力端を形成している０回路ＥＸＩＮの利点は、イ ンバータＩＡが反転された誤り出力信号の形成のために利用可能であることであ る。

アドレス形成の際に個々の配線オア導線ではなく配線オア導線の対（０および１ 導線）が利用されるので、たとえば誤りなし、個別誤りおよび多重誤りのような 追加的な情報が０および１導線からの論理的結び付きにより形成され得る０個別 誤りが生ずると、低電位に充電された配線オア導線の対ＰＴＢｍ、ＰＴＢｍＮが 誤りアドレスにより部分的に高電位と接続される。誤り形式認識回路の前に接続 されているアドレスマトリックスのなかで等しい出力端がｐチャネルスイッチン グトランジスタを介して０導線もしくは１導線と個別誤りアドレスにより結び付 けられる。その結果、個別誤りの場合にはすべての０導線ＰＴＢｍＮの信号はそ れぞれ付属の１導線の信号と異なっていなければならない、従って、個別誤りを めるため、それぞれ０導線が付属の１導線とＥＸＯＲ論理演真さ供電またＥＸＯ ＲＸＯＲ論理演算出力端Ｏ・・・ＥＸ３）はアンド回路により一括される。なぜ ならば、このことは配線オア導線のすべての対において同時に満たされていなけ ればならないからである。

第８図には、配線オア導線の対ＢＴＰｍＳＢＰＴｍＮと、その後に接続されてお り、誤りアドレス信号の同時の反転の際に個別および多重誤り認識を育する誤り 形式認識回路とを有する冗長マトリックスを含んでいる本発明による回路装置の 回路図が示されている。冗長アドレスマトリックスは、誤り位置発見が個別メモ リセルレベルで行われずに、誤りのあるメモリセル−ｎ−１−ラベルのみがめら れ、また次いで冗長な誤りのないメモリセル−ｎ−トウベルに切換可能であるこ とにより、誤りアドレスマトリックスは異なっている。たとえば第８図中に示さ れているように、２５６の比較器出力端Ｍ００・・・Ｍ２Ｂ５が６４の四重対Ｍ Ｏ・・・Ｍ６３にグループ化されており（４ビツト幅を育する検査パターン）、 また四重対として結び付けられているならば、最小＋ａ　（２５６／４）＝６対 の配線オア導線ＰＴＢＯ，ＰＴＢＯＮ・−ＰＴＢ５、ＰＴＥ５Ｎが誤りアドレス をめるために必要である。配線オア導線の対はｎチャネルスイッチングトランジ スタＴＩＡ、ＴＩＢ・・・Ｔ６Ａ、７６Ｂを介して基！ｓｔ位と接続可能であり 、その際にこれらのスイッチングトランジスタのゲートは制御線ＡＴＤＴＰと接 続されている。

配線オア導線ＰＴＢｍ、ＰＴＢｍＮの１つの対のそれぞれの導線、たとえば導線 ＰＴＢｍは１導線であり、また他方の導線はＯＮＸ線である。比較器出力端の四 重対、たとえばＭｌはいま４・ｌｄ　（２５６／４）＝２４のｐチャ不ルスイッ チングトランジスタＴ　１００−＝Ｔ　１０５、Ｔｌ　１０・Ｔｌ　１５、Ｔｌ ２Ｏ・Ｔ１２５およびＴ１３０・・・Ｔ１３５を介して一義的に対応付けられて いる２進コード、対応付けられている０００００１により個別導線ＰＴＢＯおよ び５つの０導線ＰＴＢＩＮ・・・ＰＴ８５Ｎと結び付けられており、その際に結 び付けは、それぞれ比較器出力端がそれぞれＩｄ（２５６／４）＝６のＰチャネ ルスイッチングトランジスタのゲートと、供給電圧■がドレイン端子と、また配 線オア導線がソース端子と接続されていることにより行われる。比較器出力端の 四重対の４つの比較器出力端はそれらの共通の四重対アドレスにより同時にＯお よび１導線と結び付けられている。相応の仕方ですべての比較器出力端ＭＯＯな いしＭ２Ｂ５は一義的に対応付けられている２進コードによりトランジスタを介 して１導線および／または０導線と結び付けられている。比較器出力端の６４の 四重対を結び付けるための冗長アドレスマトリックスに対してｌ　ｄ　（２５６ ／４）　−６対の配線オア導線、２・Ｉｄ（２５６／４）−１２のｎチャネルス イッチングトランジスタＴＩＡ・・・７６Ｂおよび２５６・ｌｄ　（２５６／４ ）＝１５３６のｐチャ不ルスイッチングトランジスタＴＯＯＯ・・・Ｔ８３５５ が必要である。

冗長アドレスマトリックスの後に接続されている誤り形式認識回路は入力側で６ 対の配線オア導線と接続されており、また出力側に６対の冗長アドレス出力端Ｐ ＴＦＯ，ＰＴＦＯＮ・・・ＰｒＦ３、ＰＴＦ５Ｎを設けられており、その際に冗 長アドレス出力端の１つの対ＰＴＦｍ、ＰＴＦｍＮのそれぞれの導線、たとえば ＰＴＢｍは接続されており、また冗長アドレス出力端の対のそれぞれ他方の出力 端はインバータを介して配線オア導線の対の他方の導線、たとえばＰＴＢｍと接 続されている０個別誤り信号を形成するため、第７図の説明で既に説明したよう に、それぞれ配線オア導線の１つの対の両導線はＥＸＯＲＸＯＲ演算おり、また ＥＸ○Ｒ演算の出力端は、出力側で個別誤り出力端ＰＴＳＦと接続されているア ンド演算により一括されている。２つのインバータおよび３つのナンド要素から 成るＥＸＩＮのＥＸＯＲ−インバータ回路は、第７図の場合のように、アドレス 出力端を反転するためのインバータ機能も１つの対の配線オア導線のＥＸＯＲＸ ＯＲ演算する。６対の配線オア導線はＥＸＯＲ−インバータ回路ＥＸＩＮにより ＥＸＯＲ演算されている。ＥＸＯＲ演算出力端のアンド演算は２つの二重ナンド 要素ＮＡＮＤＩおよびＮＡＮＤ２により行われ、それらの出力端は二重ノア要素 Ｎ０Ｒ１により演算されており、その際にノア要素は出力側で直接に個別誤り出 力端ＰＴＳＦと、またインバータを介して反転された個別誤り出力端ＰＴＳＦＮ と接続されている。たとえば個別誤り出力端のようなただ１つの追加的な出力端 が誤リアドレスｏｏｏｏｏｏが存在するか誤りなしかの決定を許すので、最小１ ｄ（２５６／４）＋１−７の出力端が一義的な供述に対して必要である。

必要な個別誤り認識回路に追加して、第８図に示されている誤り形式認識回路は 、場合によっては検査自動化装置の負担軽減の役割をし得る多重誤り出力端ＰＴ ＭＦを有する。配線オア導線の１つの対のそれぞれ両導線が低信号を導くならば 、誤りなしが存在しており、配線オア導線のすべての対のそれぞれ両導線が互い に異なる信号を導くならば、少なくとも２つの誤り、少なくとも多重誤りが存在 している。その結果、配線オア導線の１つの対の両導線はそれぞれアンド要素に より結び付けられるべきであり、またアンド要素の出力端はオア要素により多重 誤り出力端に一括されるべきである。第８図に示されている回路装置ではこのこ とは、配線オア導線の１つの対のそれぞれ両導線が二重ナンド要素により結び付 けられており、二重ナンド要素の出力端が２つの三重ナンド要素ＮＡＮＤ３およ びＮＡＮＤ４により結び付けられており、三重ナンド要素の出力端が二重ノア要 素により結び付けられており、その際に二重ノア要素の出力端がインバータを介 して多重誤り出力端ＰＴＭＦと、また直接に反転された多重誤り出力端ＰＴＭＦ Ｎと接続されていることにより達成される。

制御線ＡＴＤＴＰが高電位（リセット）を与えられると、ｎチャネルスイノチン グトランジスタＴＩＡ・・・７６Ｂは導通状態となり、また配線オア導線の対は 、それらが基準電位と接続されるので、低電位を受ける。リセットが行われた後 に、制御線ＡＴＤＴＰは低電位を受け、また比較器出力端ＭＯＯ・・・Ｍ２Ｂ５ に有効な比較器結果が与えられる。誤りが比較器出力端Ｍｌの四重対に対応付け られているメモリセル四重対のなかに生ずると、６．１２．１８もしくは２４の トランジスタ、たとえば２４のトランジスタＴ１００ＤＴ１３５が導通状態とな り、また配線オア導線の対の０および１導線を、メモリセル四重対に対応付けら れているそのつどの２進コードにより供給電圧■（高電位）と接続する。たとえ ば比較器出力端ＭＩＯおよびＭｌｌが低電位（誤り）を供給すると、両方の場合 に、共通の四重対アドレスＭ１により、等しいＯおよびｌ導線が高電位におかれ 、また誤り形式認識回路がこのことを個別誤りとして認識する。なぜならば、た だ１つの個別のメモリセル四重対が誤りを有するからである。しかし、たとえば 相い異なる四重対ＭＯおよびＭｌに属する比較器出力端ＭＯＯおよびＭＩＯが低 信号を供給すると、たとえばトランジスタＴＯＯＯおよびＴ１００が導通状態と なり、またＯ導線ＰＴＢＯＮも１導線ＰＴＢＯも高電位を受ける。導線ＰＴＢＯ およびＰＴＢＯＮのナンド論理供電は低電位を供給し、三重ナンド要素ＮＡＮＤ ３は出力端に高電位を供給する。なぜならば、少なくとも１つの入力端が低電位 を有し、またノア要素Ｎ０Ｒ１が低電位を供給し、このことがインバータにより 多重誤り出力端において高い電位になるからである。導線ＰＴＢＯおよびＰＴＢ ＯＮの信号がもはや異なっていないので、個別誤り認識のＥＸＯＲ論理演算は低 電位を供給し、ＮＡＮＤＩの出力端は高電位を受け、またＮ０Ｒ１の出力端、従 ってまたＰＴＳＦは低電位を受ける（個別誤りなし）。

上述のことは、ｎチャネルスイッチングトランジスタの代わりにｎチャネルスイ ッチングトランジスタを、またｎチャネルスイッチングトランジスタの代わりに ｎチャネルスイッチングトランジスタを有し、またそれらの供給電圧の極性が相 応の仕方で適合されている回路装置に対しても当てはまる。

国際調査報告 １．、、、−＾１７．−　訂／ＤＥ　９１１００６８５

Claims (8)

【特許請求の範囲】
1. １．種々の検査パターンを有する並列検査により半導体メモリを検査するための 回路装置であって、 任意のｎ−トゥベルの検査ビットが少なくとも１つのｎビット幅のレジスタ（Ｒ ＥＧ）に書込み可能であり、 それぞれレジスタ（ＲＥＧ）内に位置しているｎ−トゥベルの検査ビットが半導 体メモリのデータ線（ＤＬ、ＤＬｉ′）を介して共通のワード線（ＷＬ）を有す る多数のメモリセル−ｎ−トゥベル（ＮＳＰＺ）に書込み可能であり、それぞれ レジスタ（ＲＥＧ）内に位置しているｎ−トゥベルの検査ビットが多数の比較器 回路（ＭＣ）に供給可能であり、共通のワード線（ＷＬ）を有するメモリセル− ｎ−トゥベルのビットパターンが半導体メモリのデータ線（ＤＬｉ′、ＤＬ、Ｄ Ｌｉ）を介して読出し可能であり、またｎ−トゥベルの検査ビットと多数の比較 器回路（ＭＣ）で比較可能であり、 また多数の比較器回路（ＭＣ）の比較器出力端（Ｍｉｋ）が配線オア導線（ＰＴ Ｂ）により一括されている回路装置において、多数の比較器回路（ＭＣ）の比較 器出力端（Ｍｉｋ）が配線オア導線（ＰＴＢｍ、ＰＴＢｍＮ）の対によりアドレ スマトリックス（ＡＭ）に一括されており、その際に配線オア導線のそれぞれ１ つの対は１つのアドレスビットに相当しており、 配線オア導線（ＰＴＢｍ、ＰＴＢｍＮ）の対のそれぞれの導線（たとえばＰＴＢ ｍ）がアドレス出力端（ＰＴＦｍ）と接続されており、配線オア導線の１つの対 のそれぞれ第１の導線が０導線（ＰＴＢｍＮ）を、また第２の導線が１導線（Ｐ ＴＢｍ）を形成しており、それぞれ０導線も１導線も第１の伝導形式（ｎ）のス イッチングトランジスタ（ＴｌＡ…Ｔ６Ｂ）により基準電位にある導線に接続可 能であり、また第２の伝導形式（ｐ）のスイッチングトランジスタ（Ｔ０００… Ｔ６３３５）を介して０導線および／または１導線が供給零圧（Ｖ）に接続可能 であり、またこれらのスイッチングトランジスタ（Ｔ０００…Ｔ６３３５）のゲ ートが比較器出力端（Ｍ００…Ｍ６３３）と接続されていることを特徴とする半 導体メモリの検査回路装置。
2. ２．アドレスマトリックス（ＡＭ）が、誤りのある個別メモリセル（ＳＰＺ）を 位置発見するために、誤りアドレスマトリックスとして構成されており、その際 に各比較器出力端（たとえばＭ０１）に一義的に２進コード（たとえば０００１ ）が対応付けられており、また供給電圧（Ｖ）が第２の伝導形式のスイッチング トランジスタ（たとえばＴ０１０…Ｔ０１３）を介してそのつどの２進コード（ たとえば０００１）に相当する１導線（たとえばＰＴＢ０）および０導線（たと えばＰＴＢ１Ｎ…ＰＴＢ３Ｎ）の組み合わせに接続可能であることを特徴とする 請求の範囲１記載の回路装置。
3. ３．アドレスマトリックス（ＡＭ）が、誤りのあるメモリセル−ｎ−トゥベル（ ＮＳＰＺ）を位置発見するために、冗長アドレスマトリックスとして構成されて おり、その際に各ｎ−トゥベルの比較器出力端（たとえばＭ１）に一義的に２進 コード（たとえば０００００１）が対応付けられており、また供給電圧（Ｖ）が 第２の伝導形式のスイッチングトランジスタ（Ｔ１００…Ｔ１３６）を介してそ のつどの２進コード（たとえば０００００１）に相当する１導線（たとえばＰＴ Ｂ０）および０導線（たとえばＰＴＢ１Ｎ…ＰＴＢ５Ｎ）の組み合わせに接続可 能であることを特徴とする請求の範囲１記載の回路装置。
4. ４．配線オア導線（ＰＴＢｍ、ＰＴＢｍＮ）の対が誤り形式認識回路（ＦＴＥ） の入力端と接続されていることを特徴とする請求の範囲１記載の回路装置。
5. ５．誤り形式認識回路（ＦＴＥ）が個別誤りを認識するための回路部分を含んで おり、この回路部分が配線オア導線（ＰＴＢｍ、ＰＴＢｍＮ）の対をそれぞれＥ ＸＯＲ論理演算に供給し、またＥＸＯＲ論理演算の出力端が、出力側で個別誤り 出力端（ＰＴＳＦ）と接続されているアンド論理演算により一括されていること を特徴とする請求の範囲４記載の回路装置。
6. ６．誤り形式認識回路（ＦＴＥ）のＥＸＯＲ論理演算が３つの二重ナンド要素（ Ｎ１、Ｎ２およびＮ３）および２つのインバータ（ＩＡおよびＩＢ）を有する回 路（ＥＸＩＮ）により実現されていることを特徴とする請求の範囲５記載の回路 装置。
7. ７．誤り形式認識回路（ＦＴＥ）が多重誤りを認識するための回路部分を含んで おり、この回路部分が配線オア導線（ＰＴＢｍ、ＰＴＢｍＮ）の対をそれぞれＥ ＸＯＲ論理演算に供給し、またＥＸＯＲ論理演算の出力端が、出力側で多重誤り 出力端（ＰＴＭＦ）と接続されているオア論理演算により一括されていることを 特徴とする請求の範囲４記載の回路装置。
8. ８．種々の検査バクーンを有する並列検査により半導体メモリを検査するための 回路装置であって、 任意のｎ−トゥペルの検査ビットが少なくとも１つのｎビット幅のレジスタ（Ｒ ＥＧ）に書込み可能であり、 それぞれレジスタ（ＲＥＧ）内に位置しているｎ−トゥベルの検査ビットが半導 体メモリのデータ線（ＤＬ、ＤＬｉ′）を介して共通のワード線（ＷＬ）を有す る多数のメモリセル−ｎ−トゥベル（ＮＳＰＺ）に書込み可能であり、それぞれ レジスタ（ＲＥＧ）内に位置しているｎ−トゥベルの検査ビットが多数の比較器 回路（ＭＣ）に供給可能であり、共通のワード線（ＷＬ）を有するメモリセル− ｎ−トゥベルのビットパターンが半導体メモリのデータ線（ＤＬｉ′、ＤＬ、Ｄ Ｌｉ）を介して読出し可能であり、またｎ−トゥベルの検査ビットと多数の比較 器回路（ＭＣ）で比較可能であり、 また多数の比較器回路（ＭＣ）の比較器出力端（Ｍｉｋ）が配線オア導線（ＰＴ Ｂ）により一括されている回路装置において、少なくとも１つの比較器回路が４ つのスイッチングトランジスタ（４、５、６、７）および１つの差動増幅器（３ ）を有するパリティドレイヤー回路（ＰＤ）として構成されており、 第１のスイッチングトランジスタ（４）のゲートがレジスタ出力端対（ＴＰＢ３ 、３Ｎ）の第１の出力端と接続されており、またデータ線対（ＤＬｉ３、３Ｎ） の第１の導線が第１のスイッチングトランジスタ（４）により差動増幅器（３） の反転入力端（１）に接続可能であり、第２のスイッチングトランジスタ（５） のゲートがレジスタ出力端対（ＴＰＢ３、３Ｎ）の第２の出力端と接続されてお り、またデータ線対（ＤＬｉ３、３Ｎ）の第１の導線が第２のスイッチングトラ ンジスタ（４）により差動増幅器（３）の非反転入力端（２）に接続可能であり 、第３のスイッチングトランジスタ（６）のゲートがレジスタ出力端対（ＴＰＢ ３、３Ｎ）の第２の出力端と接続されており、またデータ線対（ＤＬｉ３、３Ｎ ）の第２の導線が第３のスイッチングトランジスタ（４）により差動増幅器（３ ）の反転入力端（２）に接続可能であり、第４のスイッチングトランジスタ（７ ）のゲートがレジスタ出力端対（ＴＰＢ３、３Ｎ）の第１の出力端と接続されて おり、またデータ線対（ＤＬｉ３、３Ｎ）の第２の導線が第４のスイッチングト ランジスタ（７）により差動増幅器（３）の非反転入力端（２）に接続可能であ り、レジスタ出力端対においてそれぞれ第２の出力端が第１の出力端の反転され た信号を、またデータ線対においてそれぞれ第２の導線が第１の導線の反転され た信号を導き、 メモリセルの検査の際に、メモリセルの書込まれた検査ビットがメモリセルの読 出されたビットと合致するならば、データ線対（ＤＬｉ３、３Ｎ）の第１の導線 がレジスタ出力端対（ＴＰＢ３、３Ｎ）の第２の出力端（ＴＰＢ３）と等しい論 理信号を導き、 また比較器出力端（Ｍｉ３）が差動増幅器（３）の出力端と接続されていること を特徴とする半導体メモリの検査回路装置。