JPH06500419A - 種々の検査パターンを有する並列検査による半導体メモリの検査回路装置 - Google Patents
種々の検査パターンを有する並列検査による半導体メモリの検査回路装置Info
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Abstract
Description
Claims (8)
- 1.種々の検査パターンを有する並列検査により半導体メモリを検査するための 回路装置であって、 任意のn−トゥベルの検査ビットが少なくとも1つのnビット幅のレジスタ(R EG)に書込み可能であり、 それぞれレジスタ(REG)内に位置しているn−トゥベルの検査ビットが半導 体メモリのデータ線(DL、DLi′)を介して共通のワード線(WL)を有す る多数のメモリセル−n−トゥベル(NSPZ)に書込み可能であり、それぞれ レジスタ(REG)内に位置しているn−トゥベルの検査ビットが多数の比較器 回路(MC)に供給可能であり、共通のワード線(WL)を有するメモリセル− n−トゥベルのビットパターンが半導体メモリのデータ線(DLi′、DL、D Li)を介して読出し可能であり、またn−トゥベルの検査ビットと多数の比較 器回路(MC)で比較可能であり、 また多数の比較器回路(MC)の比較器出力端(Mik)が配線オア導線(PT B)により一括されている回路装置において、多数の比較器回路(MC)の比較 器出力端(Mik)が配線オア導線(PTBm、PTBmN)の対によりアドレ スマトリックス(AM)に一括されており、その際に配線オア導線のそれぞれ1 つの対は1つのアドレスビットに相当しており、 配線オア導線(PTBm、PTBmN)の対のそれぞれの導線(たとえばPTB m)がアドレス出力端(PTFm)と接続されており、配線オア導線の1つの対 のそれぞれ第1の導線が0導線(PTBmN)を、また第2の導線が1導線(P TBm)を形成しており、それぞれ0導線も1導線も第1の伝導形式(n)のス イッチングトランジスタ(TlA…T6B)により基準電位にある導線に接続可 能であり、また第2の伝導形式(p)のスイッチングトランジスタ(T000… T6335)を介して0導線および/または1導線が供給零圧(V)に接続可能 であり、またこれらのスイッチングトランジスタ(T000…T6335)のゲ ートが比較器出力端(M00…M633)と接続されていることを特徴とする半 導体メモリの検査回路装置。
- 2.アドレスマトリックス(AM)が、誤りのある個別メモリセル(SPZ)を 位置発見するために、誤りアドレスマトリックスとして構成されており、その際 に各比較器出力端(たとえばM01)に一義的に2進コード(たとえば0001 )が対応付けられており、また供給電圧(V)が第2の伝導形式のスイッチング トランジスタ(たとえばT010…T013)を介してそのつどの2進コード( たとえば0001)に相当する1導線(たとえばPTB0)および0導線(たと えばPTB1N…PTB3N)の組み合わせに接続可能であることを特徴とする 請求の範囲1記載の回路装置。
- 3.アドレスマトリックス(AM)が、誤りのあるメモリセル−n−トゥベル( NSPZ)を位置発見するために、冗長アドレスマトリックスとして構成されて おり、その際に各n−トゥベルの比較器出力端(たとえばM1)に一義的に2進 コード(たとえば000001)が対応付けられており、また供給電圧(V)が 第2の伝導形式のスイッチングトランジスタ(T100…T136)を介してそ のつどの2進コード(たとえば000001)に相当する1導線(たとえばPT B0)および0導線(たとえばPTB1N…PTB5N)の組み合わせに接続可 能であることを特徴とする請求の範囲1記載の回路装置。
- 4.配線オア導線(PTBm、PTBmN)の対が誤り形式認識回路(FTE) の入力端と接続されていることを特徴とする請求の範囲1記載の回路装置。
- 5.誤り形式認識回路(FTE)が個別誤りを認識するための回路部分を含んで おり、この回路部分が配線オア導線(PTBm、PTBmN)の対をそれぞれE XOR論理演算に供給し、またEXOR論理演算の出力端が、出力側で個別誤り 出力端(PTSF)と接続されているアンド論理演算により一括されていること を特徴とする請求の範囲4記載の回路装置。
- 6.誤り形式認識回路(FTE)のEXOR論理演算が3つの二重ナンド要素( N1、N2およびN3)および2つのインバータ(IAおよびIB)を有する回 路(EXIN)により実現されていることを特徴とする請求の範囲5記載の回路 装置。
- 7.誤り形式認識回路(FTE)が多重誤りを認識するための回路部分を含んで おり、この回路部分が配線オア導線(PTBm、PTBmN)の対をそれぞれE XOR論理演算に供給し、またEXOR論理演算の出力端が、出力側で多重誤り 出力端(PTMF)と接続されているオア論理演算により一括されていることを 特徴とする請求の範囲4記載の回路装置。
- 8.種々の検査バクーンを有する並列検査により半導体メモリを検査するための 回路装置であって、 任意のn−トゥペルの検査ビットが少なくとも1つのnビット幅のレジスタ(R EG)に書込み可能であり、 それぞれレジスタ(REG)内に位置しているn−トゥベルの検査ビットが半導 体メモリのデータ線(DL、DLi′)を介して共通のワード線(WL)を有す る多数のメモリセル−n−トゥベル(NSPZ)に書込み可能であり、それぞれ レジスタ(REG)内に位置しているn−トゥベルの検査ビットが多数の比較器 回路(MC)に供給可能であり、共通のワード線(WL)を有するメモリセル− n−トゥベルのビットパターンが半導体メモリのデータ線(DLi′、DL、D Li)を介して読出し可能であり、またn−トゥベルの検査ビットと多数の比較 器回路(MC)で比較可能であり、 また多数の比較器回路(MC)の比較器出力端(Mik)が配線オア導線(PT B)により一括されている回路装置において、少なくとも1つの比較器回路が4 つのスイッチングトランジスタ(4、5、6、7)および1つの差動増幅器(3 )を有するパリティドレイヤー回路(PD)として構成されており、 第1のスイッチングトランジスタ(4)のゲートがレジスタ出力端対(TPB3 、3N)の第1の出力端と接続されており、またデータ線対(DLi3、3N) の第1の導線が第1のスイッチングトランジスタ(4)により差動増幅器(3) の反転入力端(1)に接続可能であり、第2のスイッチングトランジスタ(5) のゲートがレジスタ出力端対(TPB3、3N)の第2の出力端と接続されてお り、またデータ線対(DLi3、3N)の第1の導線が第2のスイッチングトラ ンジスタ(4)により差動増幅器(3)の非反転入力端(2)に接続可能であり 、第3のスイッチングトランジスタ(6)のゲートがレジスタ出力端対(TPB 3、3N)の第2の出力端と接続されており、またデータ線対(DLi3、3N )の第2の導線が第3のスイッチングトランジスタ(4)により差動増幅器(3 )の反転入力端(2)に接続可能であり、第4のスイッチングトランジスタ(7 )のゲートがレジスタ出力端対(TPB3、3N)の第1の出力端と接続されて おり、またデータ線対(DLi3、3N)の第2の導線が第4のスイッチングト ランジスタ(7)により差動増幅器(3)の非反転入力端(2)に接続可能であ り、レジスタ出力端対においてそれぞれ第2の出力端が第1の出力端の反転され た信号を、またデータ線対においてそれぞれ第2の導線が第1の導線の反転され た信号を導き、 メモリセルの検査の際に、メモリセルの書込まれた検査ビットがメモリセルの読 出されたビットと合致するならば、データ線対(DLi3、3N)の第1の導線 がレジスタ出力端対(TPB3、3N)の第2の出力端(TPB3)と等しい論 理信号を導き、 また比較器出力端(Mi3)が差動増幅器(3)の出力端と接続されていること を特徴とする半導体メモリの検査回路装置。
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